JP3351642B2 - 位相ジッタ抽出回路及び位相ジッタキャンセル回路 - Google Patents

位相ジッタ抽出回路及び位相ジッタキャンセル回路

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    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3845—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier
    • H04L27/3854—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier using a non - coherent carrier, including systems with baseband correction for phase or frequency offset
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Description

【発明の詳細な説明】
【０００１】
【０００２】
【産業上の利用分野】本発明は、電話又は専用回線を使
用してデータ伝送する際に用いられるモデム等の伝送装
置における受信部に用いられる、位相ジッタ抽出回路及
び位相ジッタキャンセル回路に関する。
【０００３】
【従来の技術】従来より、データを伝送する際に使用す
るモデム（変復調装置）として、各種の伝送速度に対応
したものが提供されている。一般的には、勧告Ｖ．２９
で示される通信速度が９６００ｂｉｔ／ｓｅｃ（９．６
ｋｂｐｓ）に対応するモデムや、１４．４ｋｂｐｓの通
信速度のモデムが広く実用化されているが、近年の通信
速度の高速化という要求に応えるべく、２８．８ｋｂｐ
ｓという超高速モデムの開発，研究も活発に行なわれて
いる。
【０００４】ところで、モデムから伝送信号を送信する
際においては、所要のアイパターン（位相平面上でのデ
ータ点配置パターン）を持つ信号点を発生させて、デー
タを変調して送信するとともに、受信信号を復調してデ
ータを再生することが行なわれる。また、上述したよう
な２８．８ｋｂｐｓの高速な通信速度を持つモデムで
は、通信速度が９．６ｋｂｐｓ又は１４．４ｋｂｐｓの
一般的なモデムと比較すると、アイパターン上の信号点
数が非常に多くなるので、信号点の位相がふらつく位相
ジッタ等が、回線劣化や通信エラーを引き起こす大きな
要因となる。
【０００５】従って、一般的なモデムにおいては、受信
部に、位相ジッタを抑圧する位相ジッタキャンセル回路
を設け、上述の回線劣化や通信エラーを引き起こすこと
を防止している。図１２は一般的な位相ジッタキャンセ
ル回路を示すブロック図であり、この図１２に示す位相
ジッタキャンセル回路９１は、後述するように、モデム
等の伝送装置の受信部における、自動等化器（自動等化
部）と信号判定器（信号判定部）との間に介装されるキ
ャリア位相制御回路（キャリア位相補正部）を構成する
ものであり、正規化部９２，非線形リミッタ部９３，予
測フィルタ９４，エラー正規化部９５及び変換部９６を
そなえている。
【０００６】正規化部９２は、例えば自動等化部からの
等化出力信号と信号判定部からのノーマライズ信号とを
入力し、等化残信号をイマジナル成分に出力するもので
あり、非線形リミッタ部９３は、予め設定された所定の
スレッショルド値より大きなノイズをリミッタで抑圧し
出力するものであり、これら正規化部９２と非線形リミ
ッタ部９３とにより、位相ジッタを抽出する位相ジッタ
抽出部（位相ジッタ抽出回路）として機能するようにな
っている。
【０００７】また、エラー正規化部９５は、図示しない
信号判定部からの判定結果からエラー信号とノーマライ
ズ信号を入力し、エラー信号をイマジナル成分に出力す
るものである。さらに、予測フィルタ部９４は非線形リ
ミッタ部９３からの出力とエラー正規化部９５からの出
力から位相ジッタ値を算出し、この位相ジッタ値に相当
する値を逆回転する位相ジッタ補正値θを出力するもの
である。
【０００８】また、変換部９６は、予測フィルタ９４か
らの位相ジッタ補正値θを入力され、このθの値からｓ
ｉｎθ，ｃｏｓθに変換するものであり、位相ジッタ補
正信号（位相ジッタをキャンセルするための信号）とし
て出力するものである。なお、乗算器９７において、変
換部９６からの位相ジッタ補正信号と、等化出力信号と
が乗算されることにより、位相ジッタがキャンセルされ
るようになっている。
【０００９】このような構成により、図１２に示す一般
的な位相ジッタキャンセル回路においては、正規化部９
２で等化出力信号とノーマライズ信号とが乗算される
が、この乗算結果が一点になるようにノーマライズ信号
が計算され、非線形リミッタ部９３にて大きなノイズが
抑圧されることにより、位相ジッタが抽出されている。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな一般的な位相ジッタキャンセル回路では、正規化部
９２において、乗算結果が一点になるようにノーマライ
ズ信号が計算されているため、例えば、等化出力信号が
原点に近い信号であった場合にはノーマライズ信号は大
きな信号が出力され、等化出力信号が原点から遠い信号
であった場合にはノーマライズ信号は小さな信号が出力
される。
【００１１】即ち、等化出力信号が原点に近い信号であ
った場合、信号のノイズを大きくする方向に制御が働い
てしまうという課題がある。さらに、上述の非線形リミ
ッタ９３においては、スレショールド値が固定であるた
め、例えばノイズを含む信号波が、図１３における
（Ａ）に示すような波形である場合は、スレショールド
値を超えているので、ノイズ成分を抑圧することができ
る反面、図１４における（Ａ′）に示すような、小さい
入力レベルの波形である場合は、ノイズ成分が大きいに
もかかわらず、スレショールド値に満たないのでノイズ
を抑圧することができない、という課題もある。
【００１２】本発明はこのような課題に鑑み創案された
もので、信号のノイズが大きくなることを防止すること
により、精度高く位相ジッタを抑圧するとともに、リミ
ッタ部においてノイズを抑圧するためのスレショールド
値を、入力信号のパワーに応じて可変とすることによ
り、入力信号のパワーにかかわらず、大きいノイズ成分
を抑圧することができるようにした、位相ジッタ抽出回
路及び位相ジッタキャンセル回路を提供することを目的
とする。
【００１３】
【課題を解決するための手段】図１は第１の発明の原理
ブロック図であり、この図１に示す位相ジッタ抽出回路
は、伝送装置の受信側に設けられ、自動等化器と信号判
定器との間に介装されることにより、伝送路で生じた位
相ジッタを抽出するものであり、位相ジッタ検出部４−
１，位相ジッタ予測部４−２，セレクタ４−３及びセレ
クタ制御部４−４をそなえている。
【００１４】ここで、位相ジッタ検出部４−１は、信号
判定器の入出力情報から位相ジッタを検出するものであ
り、位相ジッタ予測部４−２は、位相ジッタ検出部４−
１で検出された位相ジッタから以降に生じる位相ジッタ
を予測するものである。また、セレクタ４−３は、位相
ジッタ検出部４−１で検出された位相ジッタ又は位相ジ
ッタ予測部４−２で得られた予測位相ジッタをキャンセ
ルすべき上記の抽出位相ジッタとして選択的に出力する
ものであるが、このセレクタ４−３は、セレクタ制御部
４−４において、伝送路を通じて送られてきた信号点の
領域を判定して、判定結果に基づいて制御されるように
なっている。更に、セレクタ制御部４−４は、信号判定
器の出力を正規化した信号の基づき、伝送路を通じて送
られてきた信号点の領域を判定する領域判定部をそなえ
ている（請求項１）。
【００１５】また、位相ジッタ検出部４−１を、信号判
定器の入出力情報からベクトル平面上の所定位置に正規
化された位相ジッタを検出すべく構成することができる
（請求項２）。さらに、位相ジッタ予測部４−２を、位
相ジッタ検出部４−１で検出された位相ジッタについて
加算平均を施すことにより以降に生じる位相ジッタを予
測するように構成することができる（請求項３）。
【００１６】
【００１７】また、図２は第２の発明の原理ブロック図
であり、この図２に示す位相ジッタ抽出回路において
も、伝送装置の受信側に設けられ、自動等化器と信号判
定器との間に介装されることにより、伝送路で生じた位
相ジッタを抽出するものであるが、位相ジッタ検出部４
−１，リミッタ部４−５，パワー検出部４−６及びスレ
ショールド値変更部４−７をそなえている。
【００１８】ここで、位相ジッタ検出部４−１は、信号
判定器の入出力情報から位相ジッタを検出するものであ
り、リミッタ処理部４−５は、位相ジッタ検出部４−１
からの出力が所要のスレショールド値で規定される範囲
内となるようなリミッタ処理を施すものである。さら
に、パワー検出部４−６は、位相ジッタ検出部４−１で
検出された位相ジッタについてのパワーを検出するもの
であり、スレショールド値変更部４−７は、パワー検出
部４−６で検出された位相ジッタのパワーに基づいてリ
ミッタ部４−５のスレショールド値を変更するものであ
る（請求項４）。
【００１９】また、図３は第３の発明の原理ブロック図
であり、この図３において、１は位相ジッタキャンセル
回路であり、この位相ジッタキャンセル回路１は、伝送
装置の受信側に設けられ、自動等化器２と信号判定器３
との間に介装されることにより、伝送路で生じた位相ジ
ッタを抽出して、位相ジッタをキャンセルするための信
号を出力するものであり、位相ジッタ抽出部４，予測フ
ィルタ５及び変換部６をそなえている。
【００２０】ここで、位相ジッタ抽出部４は、信号判定
器３の入出力情報から位相ジッタを抽出するものであ
り、予測フィルタ５は、位相ジッタ抽出部で抽出された
位相ジッタをキャンセルするための位相情報を演算する
ものであり、変換部６は、予測フィルタ５の出力をベク
トル化するものである。また、位相ジッタ抽出部４は、
位相ジッタ検出部４−１，位相ジッタ予測部４−２，セ
レクタ４−３，セレクタ制御部４−４，リミッタ部４−
５，パワー検出部４−６及びスレショールド値変更部４
−７をそなえている。
【００２１】さらに、位相ジッタ検出部４−１は、信号
判定器３の入出力情報からベクトル平面上の所定位置に
正規化された位相ジッタを検出するものであり、位相ジ
ッタ予測部４−２は、位相ジッタ検出部４−１で検出さ
れた正規化位相ジッタから以降に生じる位相ジッタを予
測するものである。また、セレクタ４−３は、位相ジッ
タ検出部４−１で検出された位相ジッタ又は位相ジッタ
予測部４−２で得られた予測位相ジッタを選択的に出力
するものであるが、このセレクタ４−３は、セレクタ制
御部４−４において、伝送路を通じて送られてきた信号
点の領域を判定して、判定結果に基づいて制御されるよ
うになっている。
【００２２】また、リミッタ部４−５は、セレクタ４−
３からの出力が所要のスレショールド値で規定される範
囲内となるようなリミッタ処理を施して、予測フィルタ
５へ出力するものである。さらに、パワー検出部４−６
は、位相ジッタ検出部４−１で検出された正規化位相ジ
ッタについてのパワーを検出するものであり、スレショ
ールド値変更部４−７は、パワー検出部４−６で検出さ
れた正規化位相ジッタのパワーに基づいてリミッタ部４
−５のスレショールド値を変更するものである（請求項
５）。
【００２３】なお、この図３において、乗算器７におい
ては、上述の変換部６にてベクトルに変換された、位相
ジッタをキャンセルするための位相情報と、自動等化器
２からの信号とが乗算されて、位相ジッタをキャンセル
できるようになっている。
【００２４】
【作用】上述の第１の発明の位相ジッタ抽出回路では、
図１に示すように、位相ジッタ検出部４−１において、
信号判定器の入出力情報から位相ジッタを検出し、位相
ジッタ予測部４−２で、位相ジッタ検出部４−１で検出
された位相ジッタから以降に生じる位相ジッタを予測す
る。
【００２５】また、セレクタ制御部４−４においては、
領域判定部により、信号判定器の出力を正規化した信号
に基づいて伝送路を通じて送られてきた信号点の領域を
判定し、この判定結果に基づいてセレクタ４−３を制御
することにより、位相ジッタ検出部４−１で検出された
位相ジッタ又は位相ジッタ予測部４−２で得られた予測
位相ジッタを選択的に出力することにより、伝送路で生
じた位相ジッタを抽出している（請求項１）。
【００２６】また、位相ジッタ検出部４−１では、信号
判定器の入出力情報からベクトル平面上の所定位置に正
規化された位相ジッタを検出することができる（請求項
２）。さらに、位相ジッタ予測部４−２では、位相ジッ
タ検出部４−１で検出された位相ジッタについて加算平
均を施すことにより以降に生じる位相ジッタを予測する
ことができる（請求項３）。
【００２７】また、上述の第２の発明の位相ジッタ抽出
回路では、図２に示すように、位相ジッタ検出部４−１
において、信号判定器の入出力情報から位相ジッタを検
出し、パワー検出部４−６では、位相ジッタ検出部４−
１で検出された位相ジッタについてのパワーを検出す
る。
【００２８】そして、リミッタ部４−５では、位相ジッ
タ検出部１からの出力が所要のスレショールド値で規定
される範囲内となるようなリミッタ処理を施すことによ
り、伝送路で生じた位相ジッタを抽出することができる
が、このスレショールド値は、スレショールド値変更部
４−７において、パワー検出部４−６で検出された位相
ジッタのパワーに基づいて変更される（請求項４）。
【００２９】また、上述の第３の発明の位相ジッタキャ
ンセル回路では、図３に示すように、位相ジッタ抽出部
４−１では、信号判定器３の入出力情報からベクトル平
面上の所定位置に正規化された位相ジッタを検出し、位
相ジッタ予測部４−２は、位相ジッタ検出部４−１で検
出された正規化位相ジッタから以降に生じる位相ジッタ
を予測する。
【００３０】また、セレクタ制御部４−４においては、
伝送路を通じて送られてきた信号点の領域を判定し、こ
の判定結果に基づいてセレクタ４−３を制御することに
より、位相ジッタ検出部４−１で検出された位相ジッタ
又は位相ジッタ予測部４−２で得られた予測位相ジッタ
を選択的に出力する。さらに、リミッタ部４−５では、
セレクタ４−３からの出力が所要のスレショールド値で
規定される範囲内となるようなリミッタ処理を施して、
予測フィルタ５へ出力するが、上述のスレショールド値
は、スレショールド値変更部４−７により、パワー検出
部４−６において検出された、位相ジッタ検出部４−１
からの正規化位相ジッタについてのパワーに基づいて変
更される。
【００３１】これにより、位相ジッタ抽出部４では、信
号判定器３の入出力情報から位相ジッタを抽出している
が、予測フィルタ５においては、位相ジッタ抽出部４で
抽出された位相ジッタをキャンセルするための位相情報
を演算し、変換部６では、予測フィルタ５の出力をベク
トル化することにより、位相ジッタをキャンセルするた
めの信号を出力している。
【００３２】なお、この図３において、乗算器７では、
上述の変換部６にてベクトルに変換された、位相ジッタ
をキャンセルするための位相情報と、自動等化器２から
の信号とが乗算されて、位相ジッタをキャンセルしてい
る。
【００３３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）本発明の一実施例の説明 さて、図４は本発明が適用されるオンラインシステムの
ブロック図であるが、この図４に示すオンラインシステ
ムでは、ホスト（コンピュータ）１０に通信制御装置
（ＣＣＰ）（図示せず）を介しモデム１２が接続されて
おり、更にこのモデム１２には、アナログ回線（専用回
線）１４を介して他の場所に設置されたモデム１２′が
接続されている。そして、モデム１２′に、ワークステ
ーションとしての端末１６Ａ〜１６Ｃが接続されてい
る。
【００３４】ここで、モデム１２，１２′は、伝送速度
が例えば２８．８ｋｂｐｓという超高速モデムとして構
成され、例えば３つのメインデータのためのメインチャ
ネルと、ネットワーク監視用セカンダリデータのための
セカンダリチャネルとを時分割処理し更に変調処理を施
して、非ナイキスト伝送方式で送信するとともに、受信
信号を復調して各データ（メインデータ，セカンダリデ
ータ）を再生するものである。また、モデム１２，１
２′は、データを送信する前に、所望のトレーニングパ
ターンを有するトレーニングデータを送信し、このトレ
ーニングデータを使用して、受信部の初期化処理を施す
ことができるようにもなっている。
【００３５】そして、親局としてのモデム１２は、上記
のような機能を発揮するために、図６に示すように、変
調機能付き送信部２０及び復調機能付き受信部２２をそ
なえ、送信部２０の出力側に、図示しない送信用ローパ
スフィルタや送信増幅器が設けられるとともに、受信部
２２の入力側に、図示しない受信増幅器や受信用ローパ
スフィルタが設けられている。
【００３６】また、送信部２０や受信部２２は、図５に
示すように、マイクロプロセッサユニット（ＭＰＵ）２
４やデジタルシグナルプロセッサ（ＤＳＰ）２６，Ｄ／
Ａ変換器２８，Ａ／Ｄ変換器２９をそなえて構成されて
いる。なお、送信部２０や受信部２２を構成するＭＰＵ
２４やＤＳＰ２６は、その容量や処理能力によって、適
宜複数個設けられる。
【００３７】さらに、このモデム１２の要部を詳細に説
明する。すなわち、図６に示すように、まず、このモデ
ム１２の送信部２０は、シリアル／パラレル変換器（Ｓ
／Ｐ変換器）３０，スクランブラ（ＳＣＲ）３２Ａ，３
２Ｂ，和分演算部３４Ａ，３４Ｂ，トレリスコード変調
部（ＴＣＭ）３６，信号点発生部３８Ａ，３８Ｂ，フレ
ーム回転部４０，ロールオフフィルタ（ＲＯＦ）４２，
変調部４４，固定等化部（ＥＱＬ）４６，アテネータ
（ＡＴＴ）４８，制御部としてのシーケンサ（ＳＥＱ）
５０等をそなえている。
【００３８】ここで、シリアル／パラレル変換器３０は
メインチャネルデータＳＤｍをシリアル／パラレル変換
するもので、スクランブラ３２Ａ，３２Ｂは信号（メイ
ンチャネルデータＳＤｍやセカンダリデータＳＤｓ，プ
リエンファシスデータ）をランダム化するものである。
また、和分演算部３４Ａはスクランブラ３２Ａの出力に
ついて和分演算を施すものであり、和分演算部３４Ｂは
スクランブラ３２Ｂの出力について和分演算を施すもの
であり、更にこの和分演算部３４Ｂはトレーニング時に
使用するグレー／ナチュラル変換機能も有しているが、
このように和分演算部３４Ａ，３４Ｂにおいて両データ
についてそれぞれ和分演算を施すのは送信データを前後
の相対差データとして送信するためである。また、トレ
リスコード変調部３６は誤り訂正するための処理を施す
ものである。
【００３９】信号点発生部３８Ａ，３８Ｂは、メインデ
ータＳＤｍ及びセカンダリデータＳＤｓについて所望の
信号点を発生させるもので、初期化時には、シーケンサ
５０からの制御信号を受けて、トレーニングデータを生
成する。フレーム回転部４０は同期外れの場合に引き込
み直すためにフレームを回転させるもので、ロールオフ
フィルタ４２は、デジタル出力について所定周波数範囲
の信号だけを通過させるもので、ローパスフィルタの機
能を有する。
【００４０】変調部４４は、ロールオフフィルタ４２の
出力について変調処理を施すもので、そのキャリア周波
数は例えば１８５０Ｈｚに設定される。固定等化部４６
は遅延や回線上の振幅成分等を等化するもので、アテネ
ータ４８は固定等化部４６の出力についてレベル調整を
行なうものである。また、制御部としてのシーケンサ５
０は、送信部２０の各機能部３０〜４８の制御を行なう
ものであるが、初期化時には、信号点発生部３８Ａ，３
８Ｂに、所定のトレーニングデータを生成させるような
制御も行なう。
【００４１】なお、送信部２０におけるスクランブラ３
２Ａ，３２Ｂ，和分演算部３４Ａ，３４Ｂ，トレリスコ
ード変調部３６，信号点発生部３８Ａ，３８Ｂ，フレー
ム回転部４０，シーケンサ５０は、ＭＰＵ２４がその機
能を有し、ロールオフフィルタ４２，変調部４４，固定
等化部４６，アテネータ４８は、ＤＳＰ２６がその機能
を有する。
【００４２】また、このモデム１２の受信部２２は、固
定等化器５２，復調部５４，ロールオフフィルタ（帯域
分離フィルタ）５６，自動利得制御部（ＡＧＣ）５８，
自動等化部（ＥＱＬ）６０，キャリア位相補正部（ＣＡ
ＰＣ）６２，硬判定部６４Ａ，フレーム逆回転部６６，
軟判定部６４Ｂ，信号点判定部６８Ａ，６８Ｂ，差分演
算部７０Ａ，７０Ｂ，デスクランブラ７２Ａ，７２Ｂを
そなえるとともに、キャリア検出部（ＣＤ）８０，トレ
ーニングデータ検出部（ＴＲＧ）８２，インパルス再生
部８４，インパルス検出部８４Ａ，タイミング抽出部８
６，タイミングロック部８８及び制御部としてのシーケ
ンサ９０等をそなえている。
【００４３】ここで、固定等化器５２は遅延や回線上の
振幅成分等を等化するもので、復調部５４はＡ／Ｄ変換
器２９でデジタル変換された受信信号に復調処理を施す
もので、ロールオフフィルタ５６は、復調部５４からの
デジタル出力について所定周波数範囲の信号だけを通過
させるもので、デシメーションフィルタが使用される。
【００４４】自動利得制御部５８は、ロールオフフィル
タ５６によって帯域制限された復調信号のレベルが所定
の参照値となるようにループゲインを調整して後段の自
動等化部６０へ入力する受信レベル自動調整手段を構成
するもので、後段の自動等化部６０を正確に動作させる
ために必要なものである。自動等化部（自動等化器）６
０は、回線の伝送歪み等を補正するために等化処理を施
すものであり、キャリア位相制御回路としてのキャリア
位相補正部６２は、後述するように、自動等化部６０の
出力から周波数オフセットや位相ジッタあるいは位相切
片変動を予測しこれらを除去（あるいは抑制）してキャ
リア位相を補正するものである。
【００４５】硬判定部６４Ａは入力信号に対応する疑似
参照信号を出力するもので、軟判定部６４Ｂは硬判定部
６４Ａからの疑似参照信号を受けてビタビ復号等を施し
て誤り訂正を施すもので、これらの硬判定部６４Ａ，軟
判定部６４Ｂは前置の信号判定部６４として機能する。
フレーム逆回転部６６は同期外れを保護するために設け
られるもので、信号点判定部６８Ａはメインデータにつ
いての信号点を判定するもので、信号点判定部６８Ｂ
は、通常時にはセカンダリデータについての信号点を判
定する一方、トレーニング時にはフレーム逆回転部６６
の出力（軟判定部６４Ｂでの判定は行なっていないセカ
ンダリデータ）について４値を判定するものである。
【００４６】差分演算部７０Ａは信号点判定部６８Ａか
らの出力について差分演算を施すものであり、差分演算
部７０Ｂは信号点判定部６８Ｂからの出力について差分
演算を施すものであり、更に加えて、この差分演算部７
０Ｂはトレーニング時に使用するナチュラル／グレー変
換機能も有しているが、これらの差分演算部７０Ａ，７
０Ｂは、送信相対差データを元に戻す機能を有する。
【００４７】デスクランブラ７２Ａ，７２Ｂはスクラン
ブラ３２Ａ，３２Ｂでランダム処理された信号を元に戻
して、メインデータＲＤｍ，セカンダリデータＲＤｓと
して出力するものである。キャリア検出部８０は、キャ
リアを検出してデータが受信されたかどうかを検出する
もので、このキャリア検出部８０の出力はシーケンサ９
０へ供給されるようになっている。
【００４８】トレーニングデータ検出部８２は、トレー
ニングデータを検出してトレーニングの始まりを検出す
るもので、やはりこのトレーニングデータ検出部８２の
出力もシーケンサ９０へ供給されるようになっている。
インパルス再生部８４は、トレーニングデータからイン
パルスを再生するものであり、インパルス検出部８４Ａ
は、インパルス再生部８４で再生されたインパルスを検
出するもので、このインパルス検出部８４Ａの出力もシ
ーケンサ９０へ供給されるようになっている。
【００４９】タイミング再生部８６は、自動利得制御部
５８の出力から信号タイミングを抽出して、信号タイミ
ングがどこにあるのかを判定するもので、タイミングロ
ック部８８はタイミング再生部８６からの出力をＰＬＬ
回路を用いてロックするものである。また、制御部とし
てのシーケンサ９０は、受信部２２の各機能部５２〜８
８の制御を行なうものである。
【００５０】なお、図４のセカンダリデータ送受信系に
おいて、鎖線で示すラインはトレーニング時のものを示
す。また、受信部２２における固定等化器５２，復調部
５４，ロールオフフィルタ５６，自動利得制御部５８，
自動等化部６０，キャリア位相補正部６２，硬判定部６
４Ａ，フレーム逆回転部６６，軟判定部６４Ｂ，キャリ
ア検出部８０，トレーニングデータ検出部８２，インパ
ルス再生部８４，インパルス検出部８４Ａ，タイミング
抽出部８６，タイミングロック部８８は、ＤＳＰ２６が
その機能を有し、受信部２２における信号点判定部６８
Ａ，６８Ｂ，差分演算部７０Ａ，７０Ｂ，デスクランブ
ラ７２Ａ，７２Ｂは、ＭＰＵ２４がその機能を有する。
【００５１】なお、子局としてのモデム１２′の構成
も、親局としてのモデム１２の構成と同じであるので、
その構成についての説明は省略する。次に、キャリア位
相補正部６２を構成する位相ジッタキャンセル回路６２
Ａについて以下に詳述する。即ち、図７は位相ジッタキ
ャンセル回路を示す図であり、この位相ジッタキャンセ
ル回路６２Ａは、伝送路における位相ジッタを抽出し
て、この位相ジッタを抑圧するための信号を出力するも
のであるが、詳細には、例えば図８に示すような構成を
有している。
【００５２】なお、この位相ジッタキャンセル回路の前
段においては、位相ジッタキャンセル回路６２Ａと同様
にキャリア位相補正部６２を構成する周波数オフセット
回路が設けられている。ところで、この図７に示す位相
ジッタキャンセル回路６２Ａにおいて、４は位相ジッタ
抽出部であり、この位相ジッタ抽出部４は、信号判定器
の入出力情報から位相ジッタを抽出するものであり、位
相ジッタ検出部４−１，位相ジッタ予測部４−２，セレ
クタ４−３，セレクタ制御部４−４，リミッタ部４−
５，パワー計算部４−６及びスレショールド値変更部４
−７をそなえている。
【００５３】また、５は位相ジッタ抽出部で抽出された
位相ジッタをキャンセルするための位相情報を演算する
予測フィルタであり、６は予測フィルタ５の出力をベク
トル化する変換部である。また、乗算部７では、変換部
６からの位相ジッタをキャンセルするための信号と周波
数オフセット回路からの信号とを乗算して出力し、加算
部８では、乗算部７の出力と信号判定部６４からの出力
とを加算し、エラー正規化部９では、乗算部８からの出
力とノーマライズ信号とを入力され、エラー情報を正規
化する。
【００５４】また、位相ジッタ抽出部４は、詳細には図
９，図１０に示すような構成を有している。なお、図８
〜図１０において、“＋”の符号で示すものは加算部、
“×”の符号で示すものは乗算部、“Ｔ”の符号で示す
ものは遅延部、“＋”と“ＲＮ”の符号で示すものは丸
め処理部、“｜｜2 ”の符号で示すものは絶対値の２乗
演算部、“Σ”の符号で示すものは総和演算部、“Ｌ
Ｍ”の符号で示すものはリミッタである。
【００５５】ここで、位相ジッタ抽出部４の位相ジッタ
検出部（正規化部）４−１は、信号判定器の入出力情報
からベクトル平面上の所定位置に正規化された位相ジッ
タを検出するものであり、詳細には、図９に示すよう
に、遅延部４−１１，乗算部４−１２，加算部４−１
３，丸め処理部４−１４，及び浮動演算部４−１５をそ
なえている。
【００５６】即ち、この図９に示す位相ジッタ抽出部４
においては、遅延部４−１１では、周波数オフセット回
路からの信号を遅延し、乗算部４−１２では、遅延され
た信号とノーマライズ信号とを乗算し、加算部４−１３
では乗算された信号をＸ軸上（0.0625＋j0）上に正規化
し、丸め処理部４−１４では正規化された信号に丸め処
理を施し、浮動演算部４−１５では丸め処理部４−１４
からの正規化されたベクトル信号について、半径を１．
０とするために虚数成分のみに対して１６倍演算を行な
い、これを位相ジッタ検出部４−１の出力として出力す
るようになっている。
【００５７】また、位相ジッタ予測部４−２は、位相ジ
ッタ検出部４−１で検出された正規化位相ジッタから現
在生じる位相ジッタを予測するものである。換言すれ
ば、過去のリミッタ部４−５からの出力を格納してお
き、この過去のリミッタ部４−５からの出力の加算平均
をとることにより現在の正規化出力を予測するようにな
っている。
【００５８】また、この位相ジッタ予測部４−２は、詳
細には、図１０に示すように、遅延部４−２１，４−２
２と加算部４−２３〜４−２５と乗算部４−２６と加算
部４−２７とをそなえている。即ち、この位相ジッタ予
測部４−２では、位相ジッタ検出部４−１からの正規化
位相ジッタとしての、過去のリミッタ部４−５からの出
力に基づいて、遅延部４−２１及び加算部４−２３によ
り、過去のリミッタ出力の位相変化を算出するととも
に、遅延部４−２２及び加算部４−２４により、遅延部
４−２１と加算部４−２３とで算出した過去のリミッタ
出力よりも古いリミッタ出力の位相変化を算出する。
【００５９】そして、加算部４−２５と乗算部４−２６
とにより、上述の２種類の位相変化について平均をと
り、これを加算部４−２７において最新のリミッタ出力
に加えることにより、現在の正規化部出力を予測した値
として出力するようになっている。また、セレクタ４−
３は、図１０に示すように、セレクタ制御部４−４から
の制御信号に基づき、位相ジッタ検出部４−１からの位
相ジッタｂ又は位相ジッタ予測部４−２で得られた予測
位相ジッタｃの何れか一方を選択的に出力するようにな
っており、これにより、位相ジッタ検出部４−１から
の、等化出力信号における周波数オフセットをキャンセ
ルした信号と、ノーマライズ信号との乗算によるノイズ
拡大を防ぐことができる。
【００６０】セレクタ制御部４−４は、伝送路を通じて
送られてきた信号点の領域を判定して、判定結果に基づ
いてセレクタ４−３を制御するものであり、詳細には、
図１０に示すように、絶対値の２乗演算部４−４１，加
算部４−４２及び判定部４−４３をそなえている。即
ち、信号判定部６４からのノーマライズ信号を入力さ
れ、絶対値の２乗演算部４−４１においてノーマライズ
信号についての絶対値の２乗を計算することによりパワ
ーを計算し、加算部４−４２において、この計算結果と
スレショールド値とを加える。
【００６１】加算部４−４２において加算された結果ａ
は判定部４−４３に入力され、この計算結果ａの値に基
づいて、ノーマライズ信号とスレショールド値との大小
関係を判定する。即ち、計算結果ａの値が「０」以上で
ある場合、即ちノーマライズ信号のパワーがスレショー
ルド値よりも大きい場合は、セレクタ４−３にて、位相
ジッタ予測部４−２からの信号を選択して出力する一
方、計算結果ａの値が「０」よりも小さい場合、即ちノ
ーマライズ信号のパワーがスレショールド値よりも小さ
い場合は、セレクタ４−３にて、位相ジッタ検出部４−
１からの信号を選択して出力するように制御する。
【００６２】パワー計算部（パワー検出部）４−６は、
位相ジッタ検出部４−１で検出された正規化位相ジッタ
についてのパワーを検出（計算）するものであり、詳細
には、図１０に示すように、絶対値の２乗演算部４−６
１，加算部４−６２，絶対値の２乗演算部４−６３，乗
算部４−６４，タップ部４−６５，絶対値演算部４−６
６，丸め処理部４−６７，加算部４−６８及び乗算部４
−６９をそなえている。
【００６３】具体的には、以下に示すような計算を行な
うことにより、位相ジッタ検出部４−１の出力（Ａｓｉ
ｎθ）に含まれるノイズについて、後述するリミッタ部
４−５にてＡ，−Ａでリミッタをかけることができるよ
うにＡの値を求める。即ち、位相ジッタ検出部４−１か
らの信号（イマジナル成分）を入力され、絶対値の２乗
演算部４−６１にて、式（１）に示すような絶対値の２
乗演算を行ない、タップ部４−６５，絶対値演算部４−
６６，丸め処理部４−６７及び加算部４−６８において
これを積分することにより、タップ部４−６５にてＡの
値が得られるようになっている。
【００６４】 （Ａｓｉｎθ）2 ＝Ａ2 ｓｉｎ2 θ ここで、ｓｉｎ2 θ＝−（１／２）＊（ｃｏｓ２θ−１）であるから、 Ａ2 ｓｉｎ2 θ＝−（Ａ2 ／２）＊（ｃｏｓ２θ−１） ＝−Ａ2 ｃｏｓ（２θ）／２＋（Ａ2 ／２） ここで、ｃｏｓ２θは積分すると０であるから、 （Ａｓｉｎθ）2 ＝Ａ2 ／２となる。 ・・・（１） また、タップ部４−６５に格納されているタップTAP は
乗算部４−６４において（１／２）1/2 と乗算され、さ
らに絶対値の２乗演算部４−６３における演算によりTA
P2／２となる。
【００６５】そして、加算部４−６２において、式
（２）に示すように、パワー計算部４−６の入力信号の
２乗としての絶対値の２乗演算部４−６１の出力と、絶
対値の２乗演算部４−６３から出力との差を求め、エラ
ー値が出力されるようになっている。 エラー＝（Ａ2 ／２）−（TAP2／２） ・・・（２） また、加算部４−６２からのエラー値がプラスとなる
（パワー計算部４−６の入力の２乗Ａ2 ／２がTAP2／２
よりも大きい）場合は、乗算部４−６９においてエラー
値に制御力αが乗算され、タップ部４−６５のタップTA
P に加算されるため、タップTAP の値は大きくなるよう
に制御される。
【００６６】さらに、エラー値がマイナスとなる（Ａ2
／２がTAP2／２よりも小さい）場合は、乗算部４−６９
においてエラー値に制御力αが乗算され、タップ部４−
６５のタップTAP に加算されるため、タップTAP の値は
小さくなるように制御される。これにより、乗算部４−
６９においては、加算部４−６２からのエラー値を０に
するように、即ち、タップ部４−６５のタップTAP の値
がＡに近づくように制御するようになっている。
【００６７】また、リミッタ部４−５は、パワー計算部
４−６の出力に基づいてスレッショルド値（TAP ）と
し、スレッショルド値より大きなノイズを抑圧するもの
である。換言すれば、セレクタ４−３からの出力が所要
のスレショールド値で規定される範囲内となるようなリ
ミッタ処理を施して、予測フィルタ５へ出力するもので
あり、詳細には、図１０に示すように、加算部４−５
１，４−５３，４−５４，４−５６とリミッタ（ＬＭ）
４−５２，４−５４とをそなえている。
【００６８】即ち、リミッタ部４−５においては、パワ
ー計算部４−６のタップ部４−６５からのリミッタ値TA
P の値に基づき、入力された信号にリミッタ処理が施さ
れて出力されることにより、例えば、図１７における
（Ａ′）に示すような、小さい入力レベルの波形であっ
て、ノイズ成分が大きいものにおいても、ノイズ成分を
効果的に抑圧することができるようになっている。
【００６９】なお、本実施例にかかる位相ジッタキャン
セル回路を構成するＤＳＰは、「±２．０」の値を持つ
ことができるが、演算直後は「±４．０」の値をもつこ
とができる。従って、リミッタ部４−５において、ＤＳ
Ｐの命令で例えばＭＯＶ Ｄ．Ｄという命令を実行する
ことにより「±２．０」以上の値を「±２．０」でリミ
ッタをかけるようになっているのである。
【００７０】例えば、セレクタ４−３からの入力が
「１．８」であり、パワー計算部４−６のタップ部４−
６５からのTAP の値が「１．２」である場合は、TAP は
リミッタ部４−５の加算部４−５７に入力され、この加
算部４−５７において式（３）に示すように「２．０」
とTAP との差を算出する。 ２．０−１．２＝０．８ ・・・（３） また、加算器４−５１においては、式（４）に示すよう
に、セレクタ４−３からの入力と加算部４−５７からの
演算結果との差を演算し、演算結果はリミッタ４−５２
により「１．０」となる。
【００７１】 １．８−０．８＝１．０ ・・・（４） そして、加算部４−５３において、式（５）に示すよう
に、リミッタ４−５２からの出力と加算部４−５７の出
力とが加算される一方、加算部４−５４において、式
（６）に示すように、加算部４−５３からの出力と加算
部４−５７の出力とが加算される。
【００７２】 １．０＋０．８＝１．８ ・・・（５） １．８＋０．８＝２．６ ・・・（６） さらに、加算部４−５４からの出力「２．６」は、リミ
ッタ４−５５に入力されるが、スレショールド値「２．
０」でリミッタ処理が施されて「２．０」となる。
【００７３】そして、リミッタ４−５５からの出力
「２．０」は、加算部４−５６に入力れ、式（７）に示
すように、加算部４−５７の出力との差が算出される。 ２．０−０．８＝１．２ ・・・（７） これにより、セレクタ４−３からの入力（１．８）はパ
ワー計算部４−６からのTAP の値によりリミッタがかけ
られ、「１．２」として出力されるようになっている。
【００７４】従って、上述の加算部４−５７により、パ
ワー検出部４−６で検出された正規化位相ジッタのパワ
ーに基づいて、リミッタ部４−５のスレショールド値を
変更するスレショールド値変更部４−７として機能する
ようになっている。なお、リミッタ部４−５において
は、入力がマイナスであれば-TAPの値でリミッタがかか
るようになっている。即ち、セレクタ４−３からマイナ
スの値「−１．６」が入力された場合も、同様にして処
理を行なうとパワー計算部ＴＡＰの値１．２によりリミ
ッタがかけられ、「−１．２」を出力することができ
る。
【００７５】従って、位相ジッタ抽出部４においては、
セレクタ制御部４−４による信号点の領域の判定結果に
基づき、セレクタ４−３により、位相ジッタ予測部４−
２からの予測位相ジッタ又は位相ジッタ検出部４−１か
らの位相ジッタの何れかを選択的に出力することができ
る。即ち、セレクタ４−３では、ノーマライズ信号の２
乗がスレッショルド値より小さい場合には位相ジッタ検
出部４−１からの出力を選択する一方、大きい場合には
位相ジッタ予測部４−２からの出力を選択する。
【００７６】なお、位相ジッタ抽出部４からの出力は、
パワー計算部４−６において、位相ジッタ検出部４−１
で検出された位相ジッタのパワーを計算し、リミッタ部
４−５では、この位相ジッタのパワーに基づいて、位相
ジッタについてリミッタ処理を施して出力することがで
きる。ところで、本実施例にかかる位相ジッタキャンセ
ル回路６２Ａは、図８に示すように、位相ジッタ抽出部
４と予測フィルタ５との間に、雑音除去用ＬＰＦ（Low
Pass Filter)１００Ａ及び予測用ＡＧＣ１００Ｂ（図７
では図示せず）を介装することができるとともに、変換
部６と乗算部７との間に、初期値振幅正規化部１００Ｃ
を介装することもできる。
【００７７】なお、この図８において、１０１，１０３
は丸め処理部，１０２は乗算部，１０４は乗算部，１０
５は絶対値の２乗演算部，１０６は乗算部，１０７は丸
め処理部，１０８は遅延部，１０９は乗算部，１１０は
丸め処理部，１１１はエラー信号のビットを拡大させる
ためのビット拡大部，１１２は丸め処理部，１１３は遅
延部，１１４は不感帯制御部である。
【００７８】また、上述のキャリア位相補正部６２が適
用されたモデムでは、以下に示すようにデータの送受が
行なわれる。すなわち、送信部２０では、シリアル／パ
ラレル変換器３０にて、メインチャネルデータＳＤｍ
は、シリアル／パラレル変換され、更にスクランブラ３
２Ａでスクランブル化処理を施されたのち、和分演算部
３４Ａにて、スクランブラ３２Ａの出力が和分演算を施
されて、相対差データとして生成され、トレリスコード
変調部３６で誤り訂正するための処理を施され、信号点
発生部３８Ａで、所望の信号点を発生せしめられる。
【００７９】一方、セカンダリデータＳＤｓも、スクラ
ンブラ３２ｂでスクランブル化処理を施されたのち、和
分演算部３４Ｂで和分演算を施されて、相対差データと
して生成され、信号点発生部３８Ａで、所望の信号点を
発生せしめられる。その後、両信号は、フレーム回転部
４０を経由し、ロールオフフィルタ４２で、フィルタリ
ング処理を施され、変調部４４で、変調処理を施され
る。さらに、変調信号は、固定等化部４６で遅延や回線
上の振幅成分等を等化され、アテネータ４８でレベル調
整を行なわれて、Ｄ／Ａ変換器２８でＤ／Ａ変換されて
から、非ナイキスト伝送方式にて回線上に送信される。
【００８０】受信部２２では、Ａ／Ｄ変換器２９でＡ／
Ｄ変換されてから、固定等化器５２で、遅延や回線上の
振幅成分等を等化されたのち、復調部５４で、復調処理
を施され、ロールオフフィルタ５６にてフィルタリング
処理を施されたのち、自動利得制御部５８で、復調信号
のレベルが所定の参照値となるようにループゲインを調
整されて、後段の自動等化部６０へ入力する受信レベル
が自動調整される。
【００８１】さらに、自動等化部６０では、回線の伝送
歪み等を補正するために等化処理が施され、更にキャリ
ア位相補正部６２で、上述したように周波数オフセット
や位相切片変動を予測して除去することによりキャリア
位相が補正されて、硬判定部６４Ａや軟判定部６４Ｂ
で、前置の信号判定が行なわれたのち、信号点判定部６
８Ａで、メインデータについての信号点が判定されると
ともに、信号点判定部６８Ｂにて、セカンダリデータに
ついての信号点が判定される。
【００８２】その後は、メインデータ，セカンダリデー
タはそれぞれ別々に差分演算処理やデスクラランブル処
理を施される。これにより、データ圧縮機能を使用しな
いでも、安定した超高速データ伝送を実現することがで
き、高い信頼性のモデムを提供することができる。この
ように、本発明の一実施例にかかる位相ジッタキャンセ
ル回路によれば、位相ジッタ検出部４−１からの信号の
ノイズを抑圧することにより安定した位相ジッタキャン
セルが可能となり、通信装置の性能向上に寄与する利点
がある。
【００８３】また、セレクタ制御部４−４において、セ
レクタ４−３を制御することにより、ノーマライズ信号
のパワーがスレッショルド値より小さい場合にはセレク
タ４−３により位相ジッタ検出部４−１の出力を選択す
る一方、大きい場合には位相ジッタ予測部４−２からの
出力を選択するので、位相ジッタ検出部４−１におけ
る、等化出力信号から周波数オフセットをキャンセルし
た信号と、ノーマライズ信号との乗算によるノイズ拡大
を防ぐことが可能となる利点がある。
【００８４】さらに、パワー計算部４−６において、位
相ジッタ検出部４−１からの出力のパワーを計算し、こ
れをリミッタ部４−５のスレッショルド値とすることに
より、例えば、図１７における（Ａ′）に示すような、
小さい入力レベルの波形であって、ノイズ成分が大きい
ものにおいても、ノイズ成分を効果的に抑圧することが
できる利点がある。
【００８５】
【００８６】（ｂ）その他 な お、上述の図７，１１，１２，１３において、パワー
検出部及びスレーショールド値変更部を省略することが
できるほか、追加してリミッタ部をも省略することがで
き、このようにすれば、少なくとも、等化出力信号から
周波数オフセットをキャンセルした信号と、ノーマライ
ズ信号との乗算によるノイズ拡大を防ぐことが可能にな
る利点がある。
【００８７】また、図１１に示すように、図７で示した
ものについて位相ジッタ予測部，セレクタ及びセレクタ
制御部を省略することもでき、このようにすれば、少な
くとも、小さい入力レベルの波形であって、ノイズ成分
の大きいものにおいても、ノイズ成分を効果的に抑圧す
ることができる利点がある。さらに、上述の実施例にお
いては、非ナイキスト伝送方式でデータを伝送する際の
モデムの受信部に適用しているが、本発明はこれに限定
されず、ナイキスト伝送方式でデータを伝送するものに
用いても上述の実施例と同様の利点が得られる。
【００８８】
【発明の効果】このように、請求項１および５記載の本
発明によれば、セレクタ制御部により、信号判定器の出
力を正規化した信号に基づき、伝送路を通じて送られて
きた信号点の領域を判定して、判定結果に基づいてセレ
クタを制御するので、位相ジッタ検出部における、等化
出力信号から周波数オフセットをキャンセルした信号
と、ノーマライズ信号との乗算によるノイズ拡大を防ぐ
ことができ、安定した位相ジッタキャンセルが可能とな
り、通信装置の性能向上に寄与する利点がある。
【００８９】また、請求項２記載の本発明によれば、位
相ジッタ検出部が、信号判定器の入出力情報からベクト
ル平面上の所定位置に正規化された位相ジッタを検出す
べく構成されているので、回路の後段においての計算処
理等が容易になる利点がある。さらに、請求項３記載の
本発明によれば、位相ジッタ予測部が、位相ジッタ検出
部で検出された位相ジッタについて加算平均を施すこと
により以降に生じる位相ジッタを予測するように構成さ
れているので、高精度な位相ジッタを予測することがで
きる利点がある。
【００９０】また、請求項４記載の本発明によれば、ス
レショールド値変更部により、パワー検出部で検出され
た位相ジッタのパワーに基づいて、リミッタ部のスレシ
ョールド値を変更することができるので、小さい入力レ
ベルの波形であって、ノイズ成分が大きいものにおいて
も、ノイズ成分を効果的に抑圧することができる利点が
ある。
【００９１】さらに、請求項５記載の本発明の位相ジッ
タキャンセル回路によれば、位相ジッタ検出部からの信
号のノイズを抑圧することにより安定した位相ジッタキ
ャンセルが可能となり、通信装置の性能向上に寄与する
利点がある。
【図面の簡単な説明】
【図１】第１の発明の原理ブロック図である。
【図２】第２の発明の原理ブロック図である。
【図３】第３の発明の原理ブロック図である。
【図４】本発明の一実施例にかかるオンラインシステム
のブロック図である。
【図５】本発明の一実施例の要部を示すブロック図であ
る。
【図６】本発明の一実施例の要部を詳細に示すブロック
図である。
【図７】本発明の一実施例にかかる位相ジッタキャンセ
ル回路を示す図である。
【図８】本発明の一実施例にかかる位相ジッタキャンセ
ル回路を詳細に示す図である。
【図９】本発明の一実施例にかかる位相ジッタ抽出部を
詳細に示す図である。
【図１０】本発明の一実施例にかかる位相ジッタ抽出部
を詳細に示す図である。
【図１１】本発明の一実施例の他の実施例を示すブロッ
ク図である。
【図１２】一般的な位相ジッタキャンセル回路を示す図
である。
【図１３】ノイズを含む信号波を示す図である。
【図１４】ノイズを含む信号波を示す図である。
【符号の説明】
１ 位相ジッタキャンセル回路 ２ 自動等化器 ３ 信号判定器 ４ 位相ジッタ抽出回路（位相ジッタ抽出部） ４−１ 位相ジッタ検出部 ４−２ 位相ジッタ予測部 ４−２１，４−２２ 遅延部 ４−２３〜４−２５ 加算部 ４−２６ 乗算部 ４−２７ 加算部 ４−３ セレクタ ４−４ セレクタ制御部 ４−４１ 絶対値の２乗演算部 ４−４２ 加算部 ４−４３ 判定部 ４−５ リミッタ部 ４−５１ 加算部 ４−５２，４−５５ リミッタ ４−５３，４−５４ 加算部 ４−５６ 加算部 ４−６ パワー計算部（パワー検出部） ４−６１ 絶対値の２乗演算部 ４−６２ 加算部 ４−６３ 絶対値の２乗演算部 ４−６４ 乗算部 ４−６５ 遅延部 ４−６６ 絶対値演算部 ４−６７ 丸め処理部 ４−６８ 加算部 ４−６９ 乗算部 ４−７ スレショールド値変更部 ５ 予測フィルタ ６ 変換部 ７ 乗算部 ８ 加算部 ９ エラー正規化部 １０ ホスト（コンピュータ） １２，１２′ モデム １４ アナログ回線 １６Ａ〜１６Ｄ 端末 ２０ 変調機能付き送信部 ２２ 復調機能付き受信部 ２４ マイクロプロセッサユニット（ＭＰＵ） ２６ デジタルシグナルプロセッサ（ＤＳＰ） ２８ Ｄ／Ａ変換器 ２９ Ａ／Ｄ変換器 ３０ シリアル／パラレル変換器 ３２Ａ，３２Ｂ スクランブラ ３４Ａ 和分演算部 ３４Ｂ 和分演算部 ３６ トレリスコード変調部 ３８Ａ，３８Ｂ 信号点発生部 ４０ フレーム回転部 ４２ ロールオフフィルタ ４４ 変調部 ４６ 固定等化部 ４８ アテネータ ５０ シーケンサ（制御手段） ５２ 固定等化器 ５４ 復調部 ５６ ロールオフフィルタ ５８ 自動利得制御部（ＡＧＣ） ６０ 自動等化部（ＥＱＬ，自動等化器） ６２ キャリア位相補正部（ＣＡＰＣ，キャリア位相制
御回路） ６４ 前置の信号判定部 ６４Ａ 硬判定部 ６４Ｂ 軟判定部 ６６ フレーム逆回転部 ６８Ａ，６８Ｂ 信号点判定部 ７０Ａ，７０Ｂ 差分演算部 ７２Ａ，７２Ｂ デスクランブラ ８０ キャリア検出部（ＣＤ） ８２ トレーニングデータ検出部（ＴＲＧ） ８４ インパルス再生部 ８４Ａ インパルス検出部 ８６ タイミング抽出部 ８８ タイミングロック部 ９０ シーケンサ ９１ 位相ジッタキャンセル回路 ９２ 正規化部 ９３ 非線形リミッタ部 ９４ 予測フィルタ ９５ エラー正規化部 ９６ 変換部 ９７ 乗算器 １０１，１０３ 丸め処理部 １０２ 乗算部 １０４ 乗算部 １０５ 絶対値の２乗演算部 １０６ 乗算部 １０７ 丸め処理部 １０８ 遅延部 １０９ 乗算部 １１０ 丸め処理部 １１１ ビット拡大部 １１２ 丸め処理部 １１３ 遅延部 １１４ 不感帯制御部
フロントページの続き (56)参考文献 特開 平１−93951（ＪＰ，Ａ) 特開 昭62−48127（ＪＰ，Ａ) 特開 平２−143643（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 伝送装置の受信側に設けられ、自動等化
    器と信号判定器との間に介装されることにより、伝送路
    で生じた位相ジッタを抽出して、該位相ジッタをキャン
    セルするための信号を出力する位相ジッタキャンセル回
    路に設けられる位相ジッタ抽出回路において、 該信号判定器の入出力情報から位相ジッタを検出する位
    相ジッタ検出部と、 該位相ジッタ検出部で検出された位相ジッタから以降に
    生じる位相ジッタを予測する位相ジッタ予測部と、 該位相ジッタ検出部で検出された位相ジッタ又は該位相
    ジッタ予測部で得られた予測位相ジッタをキャンセルす
    べき上記の抽出位相ジッタとして選択的に出力するセレ
    クタと、 該伝送路を通じて送られてきた信号点の領域を判定し
    て、該判定結果に基づいて該セレクタを制御するセレク
    タ制御部とをそなえ、 該セレクタ制御部が、該信号判定器の出力を正規化した
    信号に基づき、該伝送路を通じて送られてきた信号点の
    領域を判定する領域判定部を有して 構成されたことを特
    徴とする、位相ジッタ抽出回路。
  2. 【請求項２】 該位相ジッタ検出部が、該信号判定器の
    入出力情報からベクトル平面上の所定位置に正規化され
    た位相ジッタを検出すべく構成されていることを特徴と
    する請求項１記載の位相ジッタ抽出回路。
  3. 【請求項３】 該位相ジッタ予測部が、該位相ジッタ検
    出部で検出された位相ジッタについて加算平均を施すこ
    とにより以降に生じる位相ジッタを予測するように構成
    されていることを特徴とする請求項１記載の位相ジッタ
    抽出回路。
  4. 【請求項４】 伝送装置の受信側に設けられ、自動等化
    器と信号判定器との間に介装されることにより、伝送路
    で生じた位相ジッタを抽出する位相ジッタ抽出回路にお
    いて、 該信号判定器の入出力情報から位相ジッタを検出する位
    相ジッタ検出部と、 該位相ジッタ検出部からの出力が所要のスレショールド
    値で規定される範囲内となるようなリミッタ処理を施す
    リミッタ部と、該位相ジッタ検出部で検出された該位相
    ジッタについてのパワーを検出するパワー検出部と、該
    パワー検出部で検出された該位相ジッタのパワーに基づ
    いて該リミッタ部の該スレショールド値を変更するスレ
    ショールド値変更部とが設けられたことを特徴とする、
    位相ジッタ抽出回路。
  5. 【請求項５】 伝送装置の受信側に設けられ、自動等化
    器と信号判定器との間に介装されることにより、伝送路
    で生じた位相ジッタを抽出して、該位相ジッタをキャン
    セルするための信号を出力する位相ジッタキャンセル回
    路において、 該信号判定器の入出力情報から位相ジッタを抽出する位
    相ジッタ抽出部と、 該位相ジッタ抽出部で抽出された該位相ジッタをキャン
    セルするための位相情報を演算する予測フィルタと、 該予測フィルタの出力をベクトル化する変換部とが設け
    られて、 該位相ジッタ抽出部が、 該信号判定器の入出力情報からベクトル平面上の所定位
    置に正規化された位相ジッタを検出する位相ジッタ検出
    部と、 該位相ジッタ検出部で検出された正規化位相ジッタから
    以降に生じる位相ジッタを予測する位相ジッタ予測部
    と、 該位相ジッタ検出部で検出された位相ジッタ又は該位相
    ジッタ予測部で得られた予測位相ジッタを選択的に出力
    するセレクタと、 該伝送路を通じて送られてきた信号点の領域を判定し
    て、該判定結果に基づいて該セレクタを制御するセレク
    タ制御部と、 該セレクタからの出力が所要のスレショールド値で規定
    される範囲内となるようなリミッタ処理を施して、該予
    測フィルタへ出力するリミッタ部と、 該位相ジッタ検出部で検出された該正規化位相ジッタに
    ついてのパワーを検出するパワー検出部と、 該パワー検出部で検出された該正規化位相ジッタのパワ
    ーに基づいて該リミッタ部の該スレショールド値を変更
    するスレショールド値変更部とをそなえて構成されたこ
    とを特徴とする、位相ジッタキャンセル回路。
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