JP2658221B2 - 位相制御方式 - Google Patents
位相制御方式Info
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- JP2658221B2 JP2658221B2 JP63185415A JP18541588A JP2658221B2 JP 2658221 B2 JP2658221 B2 JP 2658221B2 JP 63185415 A JP63185415 A JP 63185415A JP 18541588 A JP18541588 A JP 18541588A JP 2658221 B2 JP2658221 B2 JP 2658221B2
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- Japan
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- signal
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- 238000000605 extraction Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000001629 suppression Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
- H04L2027/0032—Correction of carrier offset at baseband and passband
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0053—Closed loops
- H04L2027/0057—Closed loops quadrature phase
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0071—Control of loops
- H04L2027/0079—Switching between loops
- H04L2027/0081—Switching between loops between loops of different bandwidths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータモデムにおける位相ジッタ抑圧方式に
関し，特にジッタキャンセラを使用する場合に特性向上
を図る位相制御方式に関する。
関し，特にジッタキャンセラを使用する場合に特性向上
を図る位相制御方式に関する。
従来，データモデムにおける位相ジッタ抑圧方式とし
ては，フェーズ・ロックド・ループ（PLL）により構成
される搬送波位相再生回路により，搬送波に重畳された
位相ジッタを抑圧する方式が一般的であった。この方式
は，構成が簡単であるという特徴があり，ビットレート
が9600b/s以下のデータモデムにおいて一般的に採用さ
れている。
ては，フェーズ・ロックド・ループ（PLL）により構成
される搬送波位相再生回路により，搬送波に重畳された
位相ジッタを抑圧する方式が一般的であった。この方式
は，構成が簡単であるという特徴があり，ビットレート
が9600b/s以下のデータモデムにおいて一般的に採用さ
れている。
一方，他の位相ジッタ抑圧方式として，特開昭60−17
3948号公報に開示されたジッタキャンセラ方式が知られ
ている。この方式は，位相ジッタに同調した予測フィル
タによって搬送波に重畳された位相ジッタをキャンセル
するために，搬送波再生に使用されるPLLは狭帯域で済
むため，雑音耐力を損なうことがないという特徴を有す
る。そのため，このジッタキャンセラ方式はビットレー
トが9600b/s以上の高速データモデムに採用されてい
る。
3948号公報に開示されたジッタキャンセラ方式が知られ
ている。この方式は，位相ジッタに同調した予測フィル
タによって搬送波に重畳された位相ジッタをキャンセル
するために，搬送波再生に使用されるPLLは狭帯域で済
むため，雑音耐力を損なうことがないという特徴を有す
る。そのため，このジッタキャンセラ方式はビットレー
トが9600b/s以上の高速データモデムに採用されてい
る。
しかしながら，前者のPLL方式では，充分に位相ジッ
タ（特に，高周波ジッタ）を抑圧するためには,PLLのル
ープ帯域を200〜300Hz程度にまで拡げる必要があり，そ
のためPLLの雑音特性が劣化し，データモデムの雑音耐
力を低下させてしまうという欠点がある。また，雑音の
ジッタキャンセル方式では抑圧すべき位相ジッタの周波
数の下限に反比例して予測フィルタの規模が大きくなる
ため,20Hz程度の低周波ジッタまで抑圧しようとする
と，ハードウェア規模が大きくなり過ぎ，実用的でなく
なるという欠点を有している。
タ（特に，高周波ジッタ）を抑圧するためには,PLLのル
ープ帯域を200〜300Hz程度にまで拡げる必要があり，そ
のためPLLの雑音特性が劣化し，データモデムの雑音耐
力を低下させてしまうという欠点がある。また，雑音の
ジッタキャンセル方式では抑圧すべき位相ジッタの周波
数の下限に反比例して予測フィルタの規模が大きくなる
ため,20Hz程度の低周波ジッタまで抑圧しようとする
と，ハードウェア規模が大きくなり過ぎ，実用的でなく
なるという欠点を有している。
〔課題を解決するための手段〕 本発明による位相制御方式は， 受信信号に第１の制御信号によって第１の位相回転を
与え，第１の位相回転された信号を発生する第１の位相
回転手段と，該第１の位相回転手段に結合され，前記第
１の位相回転された信号の位相を抽出し，第１の抽出さ
れた位相信号を発生する第１の位相抽出手段と，該第１
の位相抽出手段及び前記第１の位相回転手段に結合さ
れ，時定数を持ち，前記第１の抽出された位相信号を小
ならしめるような信号を前記第１の制御信号として前記
第１の位相回転手段に供給する制御手段とから構成され
る搬送波位相同期ループと， 前記第１の位相回転手段に結合され，第２の制御信号
によって前記第１の位相回転された信号に第２の位相回
転を与え，第２の位相回転された信号を発生する第２の
位相回転手段と，該第２の位相回転手段に結合され，前
記第２の位相回転された信号の位相を抽出し，第２の抽
出された位相信号を発生する第２の位相抽出手段と，該
第２の位相抽出手段，前記第１の位相抽出手段，及び前
記第２の位相回転手段に結合され，可変タップ係数のFI
Rフィルタにより実現され，前記第１の抽出された位相
信号を入力信号として受け，前記第２の抽出された位相
信号を小ならしめるように前記可変タップ係数を制御し
て，予測された信号を前記第２の制御信号として前記第
２の位相回転手段に供給する予測手段とから構成される
予測形ジッタキャンセラとを有するデータモデムに於い
て， 前記第１の位相抽出手段に係合され，前記第１の抽出
された位相信号の単位時間内のゼロクロス回数を計数
し，この計数された単位時間内のゼロクロス回数を表す
計数結果信号を単位時間経過毎に発生するゼロクロスカ
ウンタと， 該ゼロクロスカウンタに結合され，前記計数結果信号
と予め定められた回数を表す数値とを比較し，前記計数
結果信号が前記数値より大きいときは第１の比較判定結
果信号を発生し，前記計数結果信号が前記数値より小さ
いときは第２の比較判定結果信号を発生する比較手段
と， 該比較手段及び前記制御手段に結合され，前記第１の
比較判定結果信号に応答して前記制御手段の前記時定数
を大とし，前記第２の比較判定結果信号に応答して前記
制御手段の前記時定数を小とする時定数可変手段と， 前記比較手段及び前記予測手段に結合され，前記第１
の比較判定結果信号に応答して前記予測手段を動作可能
状態にし，前記第２の比較判定結果信号に応答して前記
予測手段を不動作可能状態にならしめる予測手段動作制
御手段とを有することを特徴とする。
与え，第１の位相回転された信号を発生する第１の位相
回転手段と，該第１の位相回転手段に結合され，前記第
１の位相回転された信号の位相を抽出し，第１の抽出さ
れた位相信号を発生する第１の位相抽出手段と，該第１
の位相抽出手段及び前記第１の位相回転手段に結合さ
れ，時定数を持ち，前記第１の抽出された位相信号を小
ならしめるような信号を前記第１の制御信号として前記
第１の位相回転手段に供給する制御手段とから構成され
る搬送波位相同期ループと， 前記第１の位相回転手段に結合され，第２の制御信号
によって前記第１の位相回転された信号に第２の位相回
転を与え，第２の位相回転された信号を発生する第２の
位相回転手段と，該第２の位相回転手段に結合され，前
記第２の位相回転された信号の位相を抽出し，第２の抽
出された位相信号を発生する第２の位相抽出手段と，該
第２の位相抽出手段，前記第１の位相抽出手段，及び前
記第２の位相回転手段に結合され，可変タップ係数のFI
Rフィルタにより実現され，前記第１の抽出された位相
信号を入力信号として受け，前記第２の抽出された位相
信号を小ならしめるように前記可変タップ係数を制御し
て，予測された信号を前記第２の制御信号として前記第
２の位相回転手段に供給する予測手段とから構成される
予測形ジッタキャンセラとを有するデータモデムに於い
て， 前記第１の位相抽出手段に係合され，前記第１の抽出
された位相信号の単位時間内のゼロクロス回数を計数
し，この計数された単位時間内のゼロクロス回数を表す
計数結果信号を単位時間経過毎に発生するゼロクロスカ
ウンタと， 該ゼロクロスカウンタに結合され，前記計数結果信号
と予め定められた回数を表す数値とを比較し，前記計数
結果信号が前記数値より大きいときは第１の比較判定結
果信号を発生し，前記計数結果信号が前記数値より小さ
いときは第２の比較判定結果信号を発生する比較手段
と， 該比較手段及び前記制御手段に結合され，前記第１の
比較判定結果信号に応答して前記制御手段の前記時定数
を大とし，前記第２の比較判定結果信号に応答して前記
制御手段の前記時定数を小とする時定数可変手段と， 前記比較手段及び前記予測手段に結合され，前記第１
の比較判定結果信号に応答して前記予測手段を動作可能
状態にし，前記第２の比較判定結果信号に応答して前記
予測手段を不動作可能状態にならしめる予測手段動作制
御手段とを有することを特徴とする。
次に，本発明につき図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。複素
表現される受信信号は，位相回転器101,102により位相
回転を受けたあと，判定器103により判定され，複素表
現の基準点が得られる。位相抽出手段104は位相回転器1
01の出力の位相を抽出する。位相抽出器104の出力は乗
算器105により定数K1又はK2（K1≫K2）が掛けられた
後，ループフィルタ（LF）106により平滑化され，積分
器107および三角関数発生器108により複素回転ベクトル
が生成され，位相回転器101に加えられる。この系は，
一般的なPLLを構成しており，定数K1およびK2はこのPLL
のループ利得を得るための定数である。ループ利得K1お
よびK2はセレクタ（SEL）114により選択され，本実施例
ではループ利得K1の場合のループ帯域が約50Hz,ループ
利得K2の場合のループ帯域が約1Hzに選ばれている。
表現される受信信号は，位相回転器101,102により位相
回転を受けたあと，判定器103により判定され，複素表
現の基準点が得られる。位相抽出手段104は位相回転器1
01の出力の位相を抽出する。位相抽出器104の出力は乗
算器105により定数K1又はK2（K1≫K2）が掛けられた
後，ループフィルタ（LF）106により平滑化され，積分
器107および三角関数発生器108により複素回転ベクトル
が生成され，位相回転器101に加えられる。この系は，
一般的なPLLを構成しており，定数K1およびK2はこのPLL
のループ利得を得るための定数である。ループ利得K1お
よびK2はセレクタ（SEL）114により選択され，本実施例
ではループ利得K1の場合のループ帯域が約50Hz,ループ
利得K2の場合のループ帯域が約1Hzに選ばれている。
一方，位相抽出手段104の出力は，スイッチ115を通っ
たあと，予測フィルタ109によって位相ジッタが予測さ
れ，三角関数発生器110により複素回転ベクトルが生成
され，位相回転器102に加えられ，位相ジッタがキャン
セルされる。又，位相抽出手段111は，判定器103入力の
位相を抽出し，その出力は予測フィルタ109の修正信号
として使用される。
たあと，予測フィルタ109によって位相ジッタが予測さ
れ，三角関数発生器110により複素回転ベクトルが生成
され，位相回転器102に加えられ，位相ジッタがキャン
セルされる。又，位相抽出手段111は，判定器103入力の
位相を抽出し，その出力は予測フィルタ109の修正信号
として使用される。
ここで，位相抽出手段104および111は第２図の如く構
成される。すなわち，入力１（201）の信号を， ｘ＝γｅｊθ （１） とおき，入力２（202）の信号は，判定器103出力であ
り， とすれば，複素共役器203により（２）式は， となるので，乗算器204により各々掛け合わされた後，
虚部選択器205にて虚部のみを取り出せば，出力ｙは， と計算され，入力１と入力２の位相誤差 が得られる。
成される。すなわち，入力１（201）の信号を， ｘ＝γｅｊθ （１） とおき，入力２（202）の信号は，判定器103出力であ
り， とすれば，複素共役器203により（２）式は， となるので，乗算器204により各々掛け合わされた後，
虚部選択器205にて虚部のみを取り出せば，出力ｙは， と計算され，入力１と入力２の位相誤差 が得られる。
又，ループフィルタ106は，第３図の如く，係数器30
1,302,積分器304及び加算器303により構成される一般的
な完全積分型ループフィルタであり，その伝達関数は， にて表現される。
1,302,積分器304及び加算器303により構成される一般的
な完全積分型ループフィルタであり，その伝達関数は， にて表現される。
更に，予測フィルタ109は，第４図の如く，複数の遅
延器401と複数の係数器402と加算器403により構成され
るＮタップのFIR型フィルタであり，その係数Ci（ｉ＝
0,1,…,N−１）は，位相抽出手段111の出力をεとした
場合，次のアルゴリズムにより修正され最適予測を行な
う。
延器401と複数の係数器402と加算器403により構成され
るＮタップのFIR型フィルタであり，その係数Ci（ｉ＝
0,1,…,N−１）は，位相抽出手段111の出力をεとした
場合，次のアルゴリズムにより修正され最適予測を行な
う。
又，本実施例では予測最低周波数が約50Hzとなるよう
タップ数Ｎを選んでいる。
タップ数Ｎを選んでいる。
ゼロクロスカウンタ112は，位相抽出手数104の出力信
号が一定時間内にゼロクロスする回数を計数する。すな
わち，この計数結果は，位相抽出手段104出力の周波
数，つまり位相ジッタの周波数に反比例している。更
に，比較器113はゼロクロスカウンタ112の計数結果が50
Hzに相当する値THより大か小かを判定する。
号が一定時間内にゼロクロスする回数を計数する。すな
わち，この計数結果は，位相抽出手段104出力の周波
数，つまり位相ジッタの周波数に反比例している。更
に，比較器113はゼロクロスカウンタ112の計数結果が50
Hzに相当する値THより大か小かを判定する。
ここで，比較器113により位相ジッタの周波数が50Hz
より大であると判定された場合，セレクタ114はループ
係数としてK2を選択すると同時にスイッチ115を閉じ
る。すなわち，この状態ではループ帯域は約1Hzとな
り，予測フィルタ109が動作するため，位相ジッタは主
に位相回転器102にて抑圧されることになる。
より大であると判定された場合，セレクタ114はループ
係数としてK2を選択すると同時にスイッチ115を閉じ
る。すなわち，この状態ではループ帯域は約1Hzとな
り，予測フィルタ109が動作するため，位相ジッタは主
に位相回転器102にて抑圧されることになる。
又，比較器113により位相ジッタの周波数が50Hzより
低いと判定された場合，セレクタ114はループ係数とし
てK1を選択すると同時にスイッチ115を開く。すなわ
ち，この状態ではループ帯域は約50Hzとなり，予測フィ
ルタ109は不動作になり，位相ジッタは位相回転器101に
て抑圧される。
低いと判定された場合，セレクタ114はループ係数とし
てK1を選択すると同時にスイッチ115を開く。すなわ
ち，この状態ではループ帯域は約50Hzとなり，予測フィ
ルタ109は不動作になり，位相ジッタは位相回転器101に
て抑圧される。
以上説明したように本発明は，位相ジッタの周波数を
計数し，その結果により動作モードを切り換えることに
よって，最小のハードウェアにて広範囲に亘る位相ジッ
タを有効に抑圧できるという効果がある。
計数し，その結果により動作モードを切り換えることに
よって，最小のハードウェアにて広範囲に亘る位相ジッ
タを有効に抑圧できるという効果がある。
第１図は本発明の一実施例による位相制御方式が適用さ
れるデータモデムの受信部の構成を示すブロック図，第
２図は第１図中の位相抽出手段の構成を示すブロック
図，第３図は第１図中のループフィルタの構成を示すブ
ロック図，第４図は第１図中の予測フィルタの構成を示
すブロック図である。 101,102……位相回転器,103……判定器,104……位相抽
出手段,105……乗算器,106……ループフィルタ,107……
積分器,108……三角関数発生器,109……予測フィルタ,1
10……三角関数発生器,111……位相抽出手段,112……ゼ
ロクロスカウンタ,113……比較器,114……セレクタ,115
……スイッチ。
れるデータモデムの受信部の構成を示すブロック図，第
２図は第１図中の位相抽出手段の構成を示すブロック
図，第３図は第１図中のループフィルタの構成を示すブ
ロック図，第４図は第１図中の予測フィルタの構成を示
すブロック図である。 101,102……位相回転器,103……判定器,104……位相抽
出手段,105……乗算器,106……ループフィルタ,107……
積分器,108……三角関数発生器,109……予測フィルタ,1
10……三角関数発生器,111……位相抽出手段,112……ゼ
ロクロスカウンタ,113……比較器,114……セレクタ,115
……スイッチ。
Claims (1)
- 【請求項１】受信信号に第１の制御信号によって第１の
位相回転を与え，第１の位相回転された信号を発生する
第１の位相回転手段と，該第１の位相回転手段に結合さ
れ，前記第１の位相回転された信号の位相を抽出し，第
１の抽出された位相信号を発生する第１の位相抽出手段
と，該第１の位相抽出手段及び前記第１の位相回転手段
に結合され，時定数を持ち，前記第１の抽出された位相
信号を小ならしめるような信号を前記第１の制御信号と
して前記第１の位相回転手段に供給する制御手段とから
構成される搬送波位相同期ループと， 前記第１の位相回転手段に結合され，第２の制御信号に
よって前記第１の位相回転された信号に第２の位相回転
を与え，第２の位相回転された信号を発生する第２の位
相回転手段と，該第２の位相回転手段に結合され，前記
第２の位相回転された信号の位相を抽出し，第２の抽出
された位相信号を発生する第２の位相抽出手段と，該第
２の位相抽出手段，前記第１の位相抽出手段，及び前記
第２の位相回転手段に結合され，可変タップ係数のFIR
フィルタにより実現され，前記第１の抽出された位相信
号を入力信号として受け，前記第２の抽出された位相信
号を小ならしめるように前記可変タップ係数を制御し
て，予測された信号を前記第２の制御信号として前記第
２の位相回転手段に供給する予測手段とから構成される
予測形ジッタキャンセラとを有するデータモデムに於い
て， 前記第１の位相抽出手段に結合され，前記第１の抽出さ
れた位相信号の単位時間内のゼロクロス回数を計数し，
この計数された単位時間内のゼロクロス回数を表す計数
結果信号を単位時間経過毎に発生するゼロクロスカウン
タと， 該ゼロクロスカウンタに結合され，前記計数結果信号と
予め定められた回数を表す数値とを比較し，前記計数結
果が前記数値より大きいときは第１の比較判定結果信号
を発生し，前記計数結果信号が前記数値より小さいとき
は第２の比較判定結果信号を発生する比較手段と， 該比較手段及び前記制御手段に結合され，前記第１の比
較判定結果信号に応答して前記制御手段の前記時定数を
大とし，前記第２の比較判定結果信号に応答して前記制
御手段の前記時定数を小とする時定数可変手段と， 前記比較手段及び前記予測手段に結合され，前記第１の
比較判定結果信号に応答して前記予測手段を動作可能状
態にし，前記第２の比較判定結果信号に応答して前記予
測手段を不動作可能状態にならしめる予測手段動作制御
手段と を有することを特徴とする位相制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185415A JP2658221B2 (ja) | 1988-07-27 | 1988-07-27 | 位相制御方式 |
| CA000606715A CA1318360C (en) | 1988-07-27 | 1989-07-26 | Apparatus for cancelling carrier phase jitters |
| US07/385,469 US5128968A (en) | 1988-07-27 | 1989-07-27 | Apparatus for cancelling carrier phase jitters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185415A JP2658221B2 (ja) | 1988-07-27 | 1988-07-27 | 位相制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236640A JPH0236640A (ja) | 1990-02-06 |
| JP2658221B2 true JP2658221B2 (ja) | 1997-09-30 |
Family
ID=16170388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185415A Expired - Lifetime JP2658221B2 (ja) | 1988-07-27 | 1988-07-27 | 位相制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5128968A (ja) |
| JP (1) | JP2658221B2 (ja) |
| CA (1) | CA1318360C (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299232A (en) * | 1992-03-26 | 1994-03-29 | Motorola, Inc. | Phase compensation method and apparatus |
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