KR970009688B1 - 지터 억압회로 - Google Patents

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Abstract

내용 없음.

Description

지터 억압회로
제1도는 종래의 PLL회로 구성도.
제2도는 본 발명에 의한 지터 억압회로를 채용한 PLL회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
20 : 지터 억압회로 21∼23 : 곱셈기
24 : 가산기 25 : 저역통과필터
26 : 증폭기 27,28 : 위상지연부
29 : 카운터 30 : PLL회로
31 : 위상차 검출기 32 : 적분기/저역통과필터
33 : VCO 34 : 카운터
본 발명은 교환시스템에서 PLL회로가 교환망으로부터 공급되는 동기용 기준 클럭신호에 따라 클럭신호를 발생하는 경우 PLL회로에 입력되는 동기용 기준클럭신호에 포함된 지터(jitter) 성분을 제거함으로써 PLL회로에 의해 출력되는 클럭신호를 안정화시키도록 한 지터 억압회로에 관한 것이다.
제1도에 도시된 바와 같이, 종래의 PLL회로(10)는 위상차 검출기(11), 마이크로 프로세서(12), D/A 컨버터(13 ; Digital to Analog Converter), VCO(14 ; Voltage Controlled Oscillator) 및 분주기(15)를 구비하여 이루어진다. 분주기(15)는 VCO(14)에 의해 출력된 클럭신호를 분주하여 만든 클럭신호를 위상차 검출기(11)로 출력한다. 위상차 검출기(11)는 교환망으로부터 기준클럭 수신부(1)와 대역통과필터(2)를 통해 공급되는 동기용 기준클럭신호와 분주기(15)로부터 공급되는 클럭신호의 위상차를 소정 시간단위로 검출하여 위상차 검출 데이터를 출력한다. 이때, 마이크로 프로세서(12)는 위상차 검출기(11)의 위상차 검출 데이터를 소정 시간마다 스캐닝하여 분석한후 분석결과에 대응되는 보정 데이터를 산출하여 D/A 컨버터(13)측에 출력한다. D/A 컨버터(13)는 입력받은 보정 데이터를 전압으로 변환하여 VCO(14)측에 제어함으로서 공급하며, VCO(14)는 입력받은 제어전압에 따라 자신이 출력하는 클럭신호의 위상을 제어하는 바, VCO(14)로부터 출력되는 클럭신호는 주파수 합성 분배부(3)를 통해 교환시스템에 공급된다.
이와 같은 종래의 PLL회로(10)는 입력되는 동기용 기준클럭신호에 지터 성분이 없는 경우에는 안정된 클럭신호를 출력할 수 있지만, 입력되는 동기용 기준클럭신호에 지터 성분이 있는 경우에는 해당 지터 성분이 VCO(14)의 제어에 영향을 미쳐 VCO(14)로부터 출력되는 클럭신호의 위상을 변동시키므로 안정된 클럭신호를 출력할 수 없게 되는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 교환시스템에서 PLL회로가 교환망으로부터 공급되는 동기용 기준클럭신호에 따라 클럭신호를 발생하는 경우 PLL회로에 입력되는 동기용 기준클럭신호에 포함된 지터 성분을 제거함으로써 PLL회로로부터 출력되는 클럭신호를 안정화시키도록 하는 지터 억압회로를 제공하는 데에 목적이 있다.
본 발명에 의한 지터 억압회로는 교환망으로부터 공급되는 동기용 기준클럭신호와 PLL회로로부터 공급되는 분주클럭신호에 따라 제1신호를 출력하는 제1수단과 ; 이 제1수단으로부터 공급되는 제1신호를 소정 각도만큼 위상지연시켜 제2신호로서 출력하고, 교환망으로부터 공급되는 동기용 기준클럭신호를 소정각도만큼 위상지연시켜 제3신호로서 출력하는 제2수단과 ; 상술한 제1수단으로부터 공급되는 제1신호와 상술한 교환망으로부터 공급되는 동기용 기준클럭신호에 따라 제4신호를 출력하는 제3수단과 ; 상술한 제2수단으로부터 공급되는 제2 및 제3신호에 따라 제5신호를 출력하는 제4수단과 ; 상술한 제3수단으로부터 공급되는 제4신호와 상술한 제4수단으로부터 공급되는 제5신호에 따라 제6신호를 동기용 기준클럭 신호로서 PLL회로로 출력하는 제5수단을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 의하면, 상술한 제1수단은 교환망으로부터 공급되는 동기용 기준클럭신호와 PLL회로로부터 공급되는 분주클럭신호를 곱하여 생성된 신호를 출력하는 곱셈기와 ; 이 곱셈기로부터 공급되는 신호를 저역통과시키는 저역통과필터와 ; 이 저역통과필터로부터 공급되는 신호를 소정비율만큼 증폭하여 상술한 제1신호로서 출력하는 증폭기를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 상술한 제2수단은 상술한 제1수단으로부터 공급되는 제1신호를 소정각도만큼 위상지연시켜 상술한 제2신호로서 출력하는 제1위상지연부와 ; 교환망으로부터 공급되는 동기용 기준클럭신호를 소정 각도만큼 위상지연시켜 상술한 제3신호로서 출력하는 제2위상지연부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 상술한 제3수단은 상술한 제1수단으로부터 공급되는 제1신호와 교환망으로부터 공급되는 동기용 기준클럭신호를 곱하여 생성된 신호를 상술한 제4신호로서 출력하는 곱셈기를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상술한 제4수단은 상술한 제2수단으로부터 공급되는 제2 및 제3신호를 곱하여 생성된 신호를 상술한 제5신호로서 출력하는 곱셈기를 포함하는 것을 특징으로 한다.
본 발명의 다른 바람직한 실시예에 의하면, 상술한 제5수단은 상술한 제3수단으로부터 공급되는 제4신호와 상술한 제4수단으로부터 공급되는 제5신호를 합산하여 생성된 신호를 출력하는 가산기외 ; 이 가산기로부터 공급되는 신호에 따라 카운트하여 발생한 신호를 상술한 제6신호로서 출력하는 카운터를 포함하는 것을 특징으로 한다.
한편, 바람직하기로는 상술한 제1위상지연부는 상술한 제1수단으로부터 공급되는 제1신호를 90°만큼 위상지연시켜 상술한 제2신호로서 출력하며, 상술한 제2위상지연부는 교환망으로부터 공급되는 동기용 기준클럭신호를 90°만큼 위상지연시켜 상술한 제3신호로서 출력한다. 또한, 바람직하기로는 상술한 증폭기는 저역통과필터로부터 공급되는 신호를 2배만큼 증폭하여 상술한 제1신호로서 출력한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 의한 지터 억업회로를 이용한 PLL회로는 제2도에 도시된 바와 같이 구성된다. 제2도에서, 지터 억압회로(20)는 곱셈기(21∼23), 저역통과필터(25), 증폭기(26), 위상지연부(27,28), 카운터(29) 및 가산기(24)를 구비하여 이루어지며, PLL회로(30)는 위상차 검출기(31), 적분기/저역통과필터(32), VCO(33; Voltage Controlled Oscillator) 및 카운터(34)를 구비하여 이루어진다.
지터 억압회로(20)가 지터 성분이 포함된 동기용 기준클럭신호를 입력받으면 지터 성분을 제거하고 동기용 기준클럭신호만을 PLL회로(30)로 출력한다. 이때, PLL회로(30)의 위상차 검출기(31)는 VCO(33)로부터 출력된 클럭신호를 카운터(34)에 의해 카운트하여 만든 분주클럭신호와 지터 억압회로(20)로부터 공급되는 동기용 기준클럭신호의 위상차를 검출하여 위상차 검출신호를 적분기/저역통과필터(32)로 출력하고, 적분기/저역통과필터(32)가 위상차 검출신호를 적분 및 저역여파하여 만든 전압을 VCO(33)로 출력하여 VCO(33)에 의해 출력되는 클럭신호의 위상을 조절한다.
지터 억압회로(20)의 곱셈기(21)는 교환망으로부터 공급되는 동기용 기준클럭신호와 카운터(34)로부터 공급되는 분주 클럭신호를 곱하여 만든 신호를 저역통과필터(25)로 출력하고, 저역통과필터(25)는 곱셈기(21)로부터 공급되는 신호를 저역통과시켜 증폭기(26)로 출력한다. 증폭기(26)는 저역통과필터(25)로부터 공급되는 신호를 2배 증폭하여 곱셈기(22)와 위상지연부(27)로 출력한다. 곱셈기(22)는 증폭기(26)로부터 공급되는 신호와 교환망으로부터 공급되는 동기용 기준클럭신호를 곱하여 만든 신호를 가산기(24)로 출력하며, 위상지연부(27)는 증폭기(26)로부터 공급되는 신호를 90°만큼 위상지연시켜 곱셈기(23)로 출력한다. 위상지연부(28)는 교환망으로부터 공급되는 동기용 기준클럭신호를 90°만큼 위상지연시켜 곱셈기(23)로 출력하며, 곱셈기(23)는 위상지연부(27)와 위상지연부(28)로부터 공급되는 신호를 곱하여 만든 신호를 가산기(24)로 출력한다. 가산기(24)는 곱셈기(22)로부터 공급되는 신호와 곱셈기(23)로부터 공급되는 신호를 합산하여 만든 신호를 카운터(29)로 출력하며, 카운터(29)는 가산기(24)로부터 공급된 신호에 따라 카운트하여 만든 클럭신호를 동기용 기준클럭신호로서 PLL회로(30)의 위상차 검출기(31)로 출력한다.
이와 같은 본 발명의 지터 억압회로(20)는 다음과 같이 동작한다.
교환망으로부터 곱셈기(21)에 입력되는 동기용 기준클럭신호에 지터 성분이 포함되어 있는 경우 곱셈기(21)에 입력되는 동기용 기준클럭신호 S(t)는 (식·1)과 같이 표현할 수 있다.
또한, PLL회로(30)의 카운터(34)로부터 곱셈기(21)에 입력되는 분주클럭신호 C(t)는 (식·2)와 같이 표현할 수 있다.
(여기서, ε는 클럭 S(t)와 클럭 C(t)간의 위상차)
곱셈기(21)가 (식·1)의 동기용 기준클럭신호 S(t)와 (식·2)의 분주클럭신호 C(t)를 곱하여 저역통과필터(25)로 출력하는데, 이때의 출력신호 M1(t)는 (식·3)과 같다.
곱셈기(21)로부터 공급되는 신호 M1(t)를 저역통과필터(25)가 저역통과시키면 (식·3)의 첫번째 항이 제거되며, 그 신호를 증폭기(26)가 2배 증폭하여 만든 (식·4)와 같은 신호 M2(t)를 곱셈기(22)와 위상지연부(27)로 출력한다.
위상지연부(27)는 증폭기(26)로부터 공급되는 신호 M2(t)를 90°만큼 위상지연시켜 (식·5)와 같은 신호를 곱셈기(23)로 출력하며, 위상지연부(28)는 교환망으로부터 공급된 (식·1)의 동기용 기준클럭신호 S(t)를 90°만큼 위상지연시켜 (식·6)와 같은 신호를 곱셈기(23)로 출력한다.
또한, 곱셈기(22)는 증폭기(26)로부터 공급되는 (식·4)의 신호 M2(t)와 교환망으로부터 공급되는 (식·1)의 동기용 기준클럭신호 S(t)를 곱하여 가산기(24)로 출력하고, 곱셈기(23)는 위상지연부(27)로부터 공급되는 (식·5)의 신호와 위상지연부(28)로부터 공급되는 (식·6)의 신호를 곱하여 가산기(24)로 출력한다. 이때, 가산기(24)는 곱셈기(22)로부터 공급되는 신호와 곱셈기(23)로부터 공급되는 신호를 가산하여 (식·7)과 같은 신호 y(t)를 출력한다.
즉, 가산기(24)는 (식·1)의 동기용 기준클럭신호 S(t)에 포함된 지터 성분을 제거하여 카운터(29)측에 출력한다. 카운터(29)는 가산기(24)로부터 공급되는 신호에 따라 카운팅하여 발생된 클럭을 동기용 기준클럭신호로서 PLL회로(30)의 위상차 검출기(31)로 출력한다.
이때, PLL회로(30)의 위상차 검출기(31)는 카운터(34)로부터 공급된 분주클럭신호와 카운터(29)로부터 공급된 동기용 기준클럭신호의 위상차를 검출하여 위상차 검출신호를 적분기/저역통과필터(32)로 출력하면, 적분기/저역통과필터(32)가 위상차 검출기(31)로부터 공급되는 위상차 검출신호를 적분한 후 저역통과시켜 만든 전압을 VCO(33)로 출력함으로써 VCO(33)에 의해 출력되는 클럭신호의 위상을 제어한다.
한편, 본 발명은 상술한 실시예에 한정되는 것은 아니다. 상술한 실시예에서는 교환시스템에 사용되는 PLL회로에 입력되는 동기용 기준클럭신호에 혼합되는 지터를 제거하는 것을 예로 들어 설명하였지만 PLL회로를 사용하는 다른 시스템에 대해서도 실시할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 동기용 기준클럭신호에 지터 성분이 포함되어 입력되는 경우 지터 억압회로(20)가 지터 성분을 제거하여 PLL회로(30)로 출력하므로, PLL회로(30)는 출력되는 클럭신호의 위상을 제어하는 데에 있어 지터 성분을 반영하지 않게 되어 안정된 클럭신호를 출력할 수 있게 된다.

Claims (9)

  1. 교환시스템에서 PLL회로가 교환망으로부터 공급되는 동기용 기준클럭신호에 따라 클럭신호를 발생하는 경우 상기 PLL회로에 입력되는 상기 동기용 기준클럭신호에 포함되어 있는 지터 성분을 제거하는 지터 억압회로에 있어서, 상기 교환망으로부터 공급되는 동기용 기준클럭신호와 상기 PLL회로로부터 공급되는 분주클럭신호에 따라 제1신호를 출력하는 제1수단과 ; 상기 제1수단으로부터 공급되는 제1신호를 소정 각도만큼 위상지연시켜 제2신호로서 출력하고, 상기 교환망으로부터 공급되는 동기용 기준클럭신호를 소정각도만큼 위상지연시켜 제3신호로서 출력하는 제2수단과 ; 상기 제1수단으로부터 공급되는 제1신호와 상기 교환망으로부터 공급되는 동기용 기준클럭신호에 따라 제4신호를 출력하는 제3수단과 ; 상기 제2수단으로부터 공급되는 제2 및 제3신호에 따라 제5신호를 출력하는 제4수단과 ; 상기 제3수단으로부터 공급되는 제4신호와 상기 제4수단으로부터 공급되는 제5신호에 따라 제6신호를 동기용 기준클럭 신호로서 상기 PLL회로로 출력하는 제5수단을 포함하는 것을 특징으로 하는 지터 억압회로.
  2. 제1항에 있어서, 상기 제1수단은 상기 교환망으로부터 공급되는 동기용 기준클럭신호와 상기 PLL회로로부터 공급되는 분주클럭신호를 곱하여 생성된 신호를 출력하는 곱셈기와 ; 상기 곱셈기로부터 공급되는 신호를 저역통과시키는 저역통과필터와 ; 상기 저역통과필터로부터 공급되는 신호를 소정비율만큼 증폭하여 상기 제1신호로서 출력하는 증폭기를 포함하는 것을 특징으로 하는 지터 억압회로.
  3. 제1항에 있어서, 상기 제2수단은 상기 제1수단으로부터 공급되는 제1신호를 소정 각도만큼 위상지연시켜 제2신호로서 출력하는 제1위상지연부와 ; 상기 교환망으로부터 공급되는 동기용 기준클럭신호를 소정 각도만큼 위상지연시켜 제3신호로서 출력하는 제2위상지연부를 포함하는 것을 특징으로 하는 지터 억압회로.
  4. 제1항에 있어서, 상기 제3수단은 상기 제1수단으로부터 공급되는 제1신호와 상기 교환망으로부터 공급되는 동기용 기준클럭신호를 곱하여 생성된 신호를 상기 제4신호로서 출력하는 곱셈기를 포함하는 것을 특징으로 하는 지터 억압회로.
  5. 제1항에 있어서, 상기 제4수단은 상기 제2수단으로부터 공급되는 제2 및 제3신호를 곱하여 생성된 신호를 상기 제5신호로서 출력하는 곱셈기를 포함하는 것을 특징으로 하는 지터 억압회로.
  6. 제1항에 있어서, 상기 제5수단은 상기 제3수단으로부터 공급되는 제4신호와 상기 제4수단으로부터 공급되는 제5신호를 합산하여 생성된 신호를 출력하는 가산기와 ; 상기 가산기로부터 공급되는 신호에 따라 카운트하여 발생한 신호를 상기 제6신호로서 출력하는 카운터를 포함하는 것을 특징으로 하는 지터 억압회로.
  7. 제3항에 있어서, 상기 제1위상지연부는 상기 제1수단으로부터 공급되는 제1신호를 90°만큼 위상지연시켜 상기 제2신호로서 출력하는 것을 특징으로 하는 지터 억압회로.
  8. 제3항에 있어서, 상기 제2위상지연부는 상기 교환망으로부터 공급되는 동기용 기준클럭신호를 90°만큼 위상지연시켜 상기 제3신호로서 출력하는 것을 특징으로 하는 지터 억압회로.
  9. 제2항에 있어서, 상기 증폭기는 상기 저역통과필터로부터 공급되는 신호를 2배만큼 증폭하여 상기 제1신호로서 출력하는 것을 특징으로 하는 지터 억압회로.
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