KR960016381A - 지터 억압회로 - Google Patents

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Abstract

본 발명은 전전자 교환기에서 사용하기 위한 지터 억압회로에 관한 것이다. 본 발명은 동기용 기준클럭에 지터 성분이 포함되어 입력되는 경우 지터억압회로(20)가 지터성분을 제거하여 PLL회로(30)측에 출력하므로, PLL회로(30)는 출력클럭의 위상을 제어하는데에 있어 지터 성분을 반영하지 않게 되어 안정된 클럭을 출력할 수 있다.

Description

지터 억압회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 지터 억압회로를 채용한 PLL회로 구성도.

Claims (1)

  1. 전전자 교환기에서 PLL회로가 교환망으로 부터의 동기용 기준클럭에 따라 클럭을 발생하는 경우 상기 PLL회로측에 입력되는 동기용 기준 클럭에 포함된 지터성분을 제거하는 지터억압회로에 있어서, 상기 교환망으로 부터의 동기용 기준클럭과 상기 PLL회로로 부터의 분주클럭을 곱하여 출력하는 제1곱셈기, 상기 제1곱셈기로 부터의 클럭을 저역통과시키는 저역통과필터, 상기 저역통과필터로 부터의 클럭을 소정비율 만큼 증폭하는 증폭기, 상기 증폭기로 부터 인가되는 클럭의 위상을 소정각도 만큼 지연시키는 제1위상 지연부, 상기 교환망으로 부터 인가되는 동기용 기준 클럭의 위상을 소정각도 만큼 지연시키는 제2위상 지연부, 상기 제1 및 제2위상 지연부로 부터의 클럭을 곱하여 출력하는 제2곱셈기, 상기 중폭기로 부터의 클럭과 상기 교환망으로부터의 동기용 기준클럭을 곱하여 출력하는 제3곱셈기, 상기 제3곱셈기로 부터의 클럭에서 상기 제2곱셈기로 부터의 클럭을 가산하는 가산기, 상기 가산기로 부터의 클럭에 따라 카운트하여 발생한 클럭을 상기 PLL회로의 위상 검출부 측에 출력하는 카운터를 구비하는 것을 특징으로 하는 지터 억압회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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