JPH0732389B2 - クロツクジツタ抑圧回路 - Google Patents
クロツクジツタ抑圧回路Info
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- JPH0732389B2 JPH0732389B2 JP23995690A JP23995690A JPH0732389B2 JP H0732389 B2 JPH0732389 B2 JP H0732389B2 JP 23995690 A JP23995690 A JP 23995690A JP 23995690 A JP23995690 A JP 23995690A JP H0732389 B2 JPH0732389 B2 JP H0732389B2
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- jitter
- count
- circuit
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
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- Signal Processing (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、伝送回路等で用いられるクロック信号のジッ
タを抑圧するクロックジッタ抑圧回路に関するものであ
る。
タを抑圧するクロックジッタ抑圧回路に関するものであ
る。
［従来の技術］ 一般に、伝送回路等のデジタル回路においては、各種信
号のタイミングをとるためにクロック信号が用いられ
る。通常、このようなクロック信号は様々な原因により
位相が時間的に変動する位相ジッタが存在し、回路を正
確なタイミングで制御する妨げとなる。そこで、従来こ
の位相ジッタを抑圧し、きれいなクロック信号を作るた
めに位相同期ループ回路（以下、PLL回路と称する）が
使用されてきた、このPLL回路としては例えば電圧制御
発信器とローパスフィルタとでフィードバック回路を構
成するアナログPLL回路が使用されていた。
号のタイミングをとるためにクロック信号が用いられ
る。通常、このようなクロック信号は様々な原因により
位相が時間的に変動する位相ジッタが存在し、回路を正
確なタイミングで制御する妨げとなる。そこで、従来こ
の位相ジッタを抑圧し、きれいなクロック信号を作るた
めに位相同期ループ回路（以下、PLL回路と称する）が
使用されてきた、このPLL回路としては例えば電圧制御
発信器とローパスフィルタとでフィードバック回路を構
成するアナログPLL回路が使用されていた。
ところで最近ではデジタル集積回路の微細化技術の発展
が著しく、様々な機能のデジタル回路が集積化されてい
る。しかし、このような集積回路プロセスは前述したア
ナログPLL回路にそのまま適用することができないの
で、アナログPLLの原理をデジタル化したデジタルPLL回
路が提案されている。
が著しく、様々な機能のデジタル回路が集積化されてい
る。しかし、このような集積回路プロセスは前述したア
ナログPLL回路にそのまま適用することができないの
で、アナログPLLの原理をデジタル化したデジタルPLL回
路が提案されている。
［発明が解決しようとする課題］ しかしながらこのような従来のデジタルPLL回路では、
処理を単にデジタル化しただけであり、依然としてフィ
ードバック回路とローパスフィルタを基本構成としてい
る。このため、制御用の伝達関数は振幅方向でアナログ
的な考え方を基本としているため、処理および回路が複
雑になるという欠点があった。また、処理を簡単にする
ため、無理な量子化を行った場合は、十分な特性を得る
ことができないという課題があった。
処理を単にデジタル化しただけであり、依然としてフィ
ードバック回路とローパスフィルタを基本構成としてい
る。このため、制御用の伝達関数は振幅方向でアナログ
的な考え方を基本としているため、処理および回路が複
雑になるという欠点があった。また、処理を簡単にする
ため、無理な量子化を行った場合は、十分な特性を得る
ことができないという課題があった。
そこで、本発明の目的は、シンプルな構成でデジタル処
理できるクロックジッタ抑圧回路を提供するもので、ロ
ーパスフィルタとフィードバック回路との組合せを不要
とし、全てをゼジタル処理することのできる装置を提供
するものである。
理できるクロックジッタ抑圧回路を提供するもので、ロ
ーパスフィルタとフィードバック回路との組合せを不要
とし、全てをゼジタル処理することのできる装置を提供
するものである。
［課題を解決するための手段］ このような課題を達成するために第１の発明はクロック
信号をその周期よりはるかに小さい時間で順次遅延さ
せ、ジッタの位相に応じてその遅延出力の何れかを選択
するものである。
信号をその周期よりはるかに小さい時間で順次遅延さ
せ、ジッタの位相に応じてその遅延出力の何れかを選択
するものである。
具体的には、クロック信号の周期よりも十分小さい時間
間隔で順次遅延させ、それぞれの遅延出力を送出する遅
延手段（12）と、遅延手段から送出される遅延出力のう
ち入力される選択信号に応じて決まる一つを選択して出
力する選択手段（14）と、クロック信号にジッタが発生
しないときは前記遅延出力のうち所定のものを選択する
信号を発生し、クロック信号にジッタが発生した時はジ
ッタが発生する度にそのジッタの位相量だけ離れジッタ
の極性を打ち消す方向の遅延出力信号を選択する選択信
号を発生する制御手段とを備えたものである。
間隔で順次遅延させ、それぞれの遅延出力を送出する遅
延手段（12）と、遅延手段から送出される遅延出力のう
ち入力される選択信号に応じて決まる一つを選択して出
力する選択手段（14）と、クロック信号にジッタが発生
しないときは前記遅延出力のうち所定のものを選択する
信号を発生し、クロック信号にジッタが発生した時はジ
ッタが発生する度にそのジッタの位相量だけ離れジッタ
の極性を打ち消す方向の遅延出力信号を選択する選択信
号を発生する制御手段とを備えたものである。
第２の発明は、第１の発明における制御手段を、位相ジ
ッタの極性と位相量に応じてこれを打ち消す方向のアッ
プダウンカウント信号を発生するジッタ検出手段と、ア
ップダウンカウント信号に応じたカウント動作を行うア
ップダウンカウンタとで構成したものである。
ッタの極性と位相量に応じてこれを打ち消す方向のアッ
プダウンカウント信号を発生するジッタ検出手段と、ア
ップダウンカウント信号に応じたカウント動作を行うア
ップダウンカウンタとで構成したものである。
第３の発明は、クロック信号の周期が所定値よりも長い
か、短いかでアップカウント信号を発生するか、ダウン
カウント信号を発生するかを決めるものである。
か、短いかでアップカウント信号を発生するか、ダウン
カウント信号を発生するかを決めるものである。
具体的には第２の発明におけるジッタ検出手段を、クロ
ック信号の周波数よりも十分高い周波数のパルスでクロ
ック信号をカウントするカウント手段と、そのカウント
手段のカウント結果が所定値より大きい場合はダウンカ
ウント信号を発生し、カウント結果が所定値よりも小さ
い場合はアップカウント信号を発生するアップダウン信
号発生手段とで構成したものである。
ック信号の周波数よりも十分高い周波数のパルスでクロ
ック信号をカウントするカウント手段と、そのカウント
手段のカウント結果が所定値より大きい場合はダウンカ
ウント信号を発生し、カウント結果が所定値よりも小さ
い場合はアップカウント信号を発生するアップダウン信
号発生手段とで構成したものである。
第４の発明は、第２の発明におけるジッタ検出回路がア
ップダウンカウント信号の上限値および下限値が制限さ
れるように構成したものである。
ップダウンカウント信号の上限値および下限値が制限さ
れるように構成したものである。
［作用］ 第１の発明は入力信号を遅延手段によって、クロック信
号の周期よりも十分小さい時間間隔で順次遅延させ、そ
れぞれの遅延出力を送出し、遅延手段から送出される遅
延出力のうち入力される選択信号に応じて決まる一つを
選択手段で選択して出力し、クロック信号にジッタが発
生しないときは遅延出力のうち所定のものを選択する信
号信号を発生し、クロック信号にジッタが発生したとき
はジッタが発生する度にそのジッタの位相量だけ離れジ
ッタの極性を打ち消す方向の遅延手段出力を選択する選
択信号を発生する。
号の周期よりも十分小さい時間間隔で順次遅延させ、そ
れぞれの遅延出力を送出し、遅延手段から送出される遅
延出力のうち入力される選択信号に応じて決まる一つを
選択手段で選択して出力し、クロック信号にジッタが発
生しないときは遅延出力のうち所定のものを選択する信
号信号を発生し、クロック信号にジッタが発生したとき
はジッタが発生する度にそのジッタの位相量だけ離れジ
ッタの極性を打ち消す方向の遅延手段出力を選択する選
択信号を発生する。
第２の発明は、第１の発明においてジッタ検出手段によ
って、位相ジッタの極性と位相量に応じてこれを打ち消
す方向のアップダウンカウント信号を発生し、その信号
によってアップダウンカウントを行う。
って、位相ジッタの極性と位相量に応じてこれを打ち消
す方向のアップダウンカウント信号を発生し、その信号
によってアップダウンカウントを行う。
第３の発明は、ジッタによってクロック信号の周期が長
くなれば、ダウンカウント信号が発生し、周期が短くな
ればアップカウント信号が発生する。このアップダウン
信号によってアップダウンカウンタを制御する。
くなれば、ダウンカウント信号が発生し、周期が短くな
ればアップカウント信号が発生する。このアップダウン
信号によってアップダウンカウンタを制御する。
第４の発明は、第２の発明においてアップダウンカウン
ト信号の上限値および下限値が制限される。
ト信号の上限値および下限値が制限される。
［実施例］ 第１図は本発明の第１の実施例を示す回路図である。こ
の回路はｎ段のＤタイプフリップフロップ（以下、フリ
ップフロップと称する）11−１〜11−ｎよりなるシフト
レジスタ12が備えられ、各段の出力端子Ｑは出力端子13
を備えた選択回路14に接続されている。抑圧すべき位相
ジッタを持つクロック信号15は、第１の入力端子16を介
してフリップフロップ11−１の入力端子Ｄに入力される
とともに、選択回路14へも供給されるようになってい
る。
の回路はｎ段のＤタイプフリップフロップ（以下、フリ
ップフロップと称する）11−１〜11−ｎよりなるシフト
レジスタ12が備えられ、各段の出力端子Ｑは出力端子13
を備えた選択回路14に接続されている。抑圧すべき位相
ジッタを持つクロック信号15は、第１の入力端子16を介
してフリップフロップ11−１の入力端子Ｄに入力される
とともに、選択回路14へも供給されるようになってい
る。
第２の入力端子17からはクロック信号15よりも十分高い
周波数を持つシフトクロック信号18が入力され、フリッ
プフロップ11−１〜11−ｎのそれぞれのクロック端子CP
に供給される。また、制御回路21は選択回路14に接続さ
れ、図示しない前段の回路より供給される位相ジッタ情
報に関する信号22を基に、シフトレジスタ12の出力信号
を選択する選択信号26を選択回路14に供給するようにな
っている。
周波数を持つシフトクロック信号18が入力され、フリッ
プフロップ11−１〜11−ｎのそれぞれのクロック端子CP
に供給される。また、制御回路21は選択回路14に接続さ
れ、図示しない前段の回路より供給される位相ジッタ情
報に関する信号22を基に、シフトレジスタ12の出力信号
を選択する選択信号26を選択回路14に供給するようにな
っている。
この回路の動作を第４図とともに説明する。ここでは説
明を簡単にするため、シフトクロック信号18［第４図
（ｂ）］の１周期分ｔの位相ジッタA,B［第４図
（ａ）］を持つクロック信号15がフリップフロップ11−
１の入力端子Ｄに入力されるものとする。
明を簡単にするため、シフトクロック信号18［第４図
（ｂ）］の１周期分ｔの位相ジッタA,B［第４図
（ａ）］を持つクロック信号15がフリップフロップ11−
１の入力端子Ｄに入力されるものとする。
フリップフロップ11はシフトクロック信号の立ち上がり
で入力信号を捉えるようになっているので、シフトクロ
ック信号18の立ち上がりタイミングT1で入力信号が捉え
られ、第１のシフト信号25−１［第４図（ｃ−１）］と
して出力される。
で入力信号を捉えるようになっているので、シフトクロ
ック信号18の立ち上がりタイミングT1で入力信号が捉え
られ、第１のシフト信号25−１［第４図（ｃ−１）］と
して出力される。
この信号がフリップフロップ11−２の入力端子Ｄに入力
されると、タイミングT2によって捉えられ、第２のシフ
ト信号25−２［第４図（ｃ−２）］が出力される。以
下、同様にして、第３から第ｎのシフト信号25−３〜25
−ｎが出力される。これにより選択回路14には、隣接し
た信号が微小な時間ｔだけ互いに位相の異なるｎ個のシ
フト信号25−１から25−ｎが入力されることになる。
されると、タイミングT2によって捉えられ、第２のシフ
ト信号25−２［第４図（ｃ−２）］が出力される。以
下、同様にして、第３から第ｎのシフト信号25−３〜25
−ｎが出力される。これにより選択回路14には、隣接し
た信号が微小な時間ｔだけ互いに位相の異なるｎ個のシ
フト信号25−１から25−ｎが入力されることになる。
一方、制御回路21はシフトレジスタ12のほぼ中央部分す
なわち、n/2段目のフリップフロップ出力を選択する選
択信号26を出力するようになっている。そして、図示し
ない前段の回路から位相ジッタ情報に関する信号22が供
給されたときは、そのジッタの極性と逆方向にジッタ情
報に対応した量だけ位相シフトされた選択信号26を選択
回路14に送出するようになっている。選択回路14はフリ
ップフロップ11−１〜11−ｎの出力信号の中から、選択
信号26で指定される信号を選択し、位相ジッタのないき
れいな信号27を出力する。
なわち、n/2段目のフリップフロップ出力を選択する選
択信号26を出力するようになっている。そして、図示し
ない前段の回路から位相ジッタ情報に関する信号22が供
給されたときは、そのジッタの極性と逆方向にジッタ情
報に対応した量だけ位相シフトされた選択信号26を選択
回路14に送出するようになっている。選択回路14はフリ
ップフロップ11−１〜11−ｎの出力信号の中から、選択
信号26で指定される信号を選択し、位相ジッタのないき
れいな信号27を出力する。
例えば、シフトレジスタ12の段数を６段とし、制御回路
21はその中央の３段目のフリップフロップ11−３の出力
を選択する「３」を表す信号を送出しているとする
（［第４図（ｊ）］。そしてクロック信号15の記号Ａ
［第４図（ａ）］の位置にジッタが発生し、クロック信
号15が時間ｔ（１シスト分の時間）だけ遅れたとする
と、その遅れを補正するには出力されるクロック信号の
位相を１シフト分進めれば良いことになる。そこで、選
択信号26をそれまでの「３」から「２」に変化させれば
［第４図（ｊ）］出力されるクロック信号は１シフト分
進んだ信号が出力され、補正が行われる。すなわち信号
25−３が選択されていたものが、信号25−２が選択さ
れ、出力される。
21はその中央の３段目のフリップフロップ11−３の出力
を選択する「３」を表す信号を送出しているとする
（［第４図（ｊ）］。そしてクロック信号15の記号Ａ
［第４図（ａ）］の位置にジッタが発生し、クロック信
号15が時間ｔ（１シスト分の時間）だけ遅れたとする
と、その遅れを補正するには出力されるクロック信号の
位相を１シフト分進めれば良いことになる。そこで、選
択信号26をそれまでの「３」から「２」に変化させれば
［第４図（ｊ）］出力されるクロック信号は１シフト分
進んだ信号が出力され、補正が行われる。すなわち信号
25−３が選択されていたものが、信号25−２が選択さ
れ、出力される。
その後、第４図に記号Ｂで示す位置［第４図（ａ）］に
ジッタが発生し、時間ｔ（１シフト分）だけ位相が進ん
だとすると、同様にして選択信号はそれまでの「２」か
ら「３」に変化する［第４図（ｊ）］。これによりそれ
までより１シフト分だけ位相の遅れた信号が選択され出
力される。すなわち、信号25−２が選択されていたもの
が、信号25−３が選択されて出力される。
ジッタが発生し、時間ｔ（１シフト分）だけ位相が進ん
だとすると、同様にして選択信号はそれまでの「２」か
ら「３」に変化する［第４図（ｊ）］。これによりそれ
までより１シフト分だけ位相の遅れた信号が選択され出
力される。すなわち、信号25−２が選択されていたもの
が、信号25−３が選択されて出力される。
このようにして位相ジッタが発生する毎に、そのジッタ
の大きさおよび極性に応じて決定される選択信号26によ
って６個のシフトレジスタ出力信号のうち、一つが選択
され、位相ジッタのないきれいな本来のクロック信号と
して出力されることになる。
の大きさおよび極性に応じて決定される選択信号26によ
って６個のシフトレジスタ出力信号のうち、一つが選択
され、位相ジッタのないきれいな本来のクロック信号と
して出力されることになる。
第２図は、本発明の第２の実施例を示す回路図であり、
この回路は第１の実施例におけるものと同様のｎ段のシ
フトレジスタ12および選択回路14が備えられている。こ
れらの構成については第１の実施例と同様であるから、
説明を省略する。
この回路は第１の実施例におけるものと同様のｎ段のシ
フトレジスタ12および選択回路14が備えられている。こ
れらの構成については第１の実施例と同様であるから、
説明を省略する。
この回路の制御回路21にはジッタ検出回路31およびアッ
プダウンカウンタ32が備えられている。この制御回路21
では、第1,第２の入力端子16,17を介してそれぞれ、ク
ロック信号15およびシフトクロック信号18が入力される
と共に、シフトレジスタ12から出力されるｎ個のシフト
信号から一つを選択するための選択信号26を出力するよ
うになっている。この選択信号26は第１の実施例と同
様、選択回路14に入力される。
プダウンカウンタ32が備えられている。この制御回路21
では、第1,第２の入力端子16,17を介してそれぞれ、ク
ロック信号15およびシフトクロック信号18が入力される
と共に、シフトレジスタ12から出力されるｎ個のシフト
信号から一つを選択するための選択信号26を出力するよ
うになっている。この選択信号26は第１の実施例と同
様、選択回路14に入力される。
次にこの回路の動作を説明する。第３図は制御回路21の
詳細を示した回路図であり、この回路はジッタ検出回路
31およびアップダウンカウンタ32を備えている。このジ
ッタ検出回路31には、２つのＤタイプフリップフロップ
が設けられ、このうち第１のフリップフロップ34の入力
端子Ｄは第１の入力端子16に接続され、クロック信号15
が入力されるようになっている。出力端子Ｑからの出力
は３つに分岐され、第２のフリップフロップ35の入力端
子Ｄ、アップダウンカウンタ32のクロック端子CP、およ
びアンド回路36の入力端子の一方へ接続されている。こ
れらのフリップフロップ34,35のクロック端子CPは、イ
ンバータ38を介して入力端子17に接続され、シフトクロ
ック信号18が入力されるようになっている。また、フリ
ップフロップ35の出力端子Ｑはアンド回路36の負論理入
力端子へ接続されている。
詳細を示した回路図であり、この回路はジッタ検出回路
31およびアップダウンカウンタ32を備えている。このジ
ッタ検出回路31には、２つのＤタイプフリップフロップ
が設けられ、このうち第１のフリップフロップ34の入力
端子Ｄは第１の入力端子16に接続され、クロック信号15
が入力されるようになっている。出力端子Ｑからの出力
は３つに分岐され、第２のフリップフロップ35の入力端
子Ｄ、アップダウンカウンタ32のクロック端子CP、およ
びアンド回路36の入力端子の一方へ接続されている。こ
れらのフリップフロップ34,35のクロック端子CPは、イ
ンバータ38を介して入力端子17に接続され、シフトクロ
ック信号18が入力されるようになっている。また、フリ
ップフロップ35の出力端子Ｑはアンド回路36の負論理入
力端子へ接続されている。
このアンド回路36の出力側は、Ｎビットの出力端子Q1〜
QNを備えたカウンタ41の入力端子Ｌに接続されている。
このカウンタ41は、入力端子17を経てクロック端子CPに
入力されるシフトクロック信号18をカウントアップする
ようになっている。また、プリセットデータ入力端Ｄに
は次の（１）式に示すようなデータ53が与えられてい
る。
QNを備えたカウンタ41の入力端子Ｌに接続されている。
このカウンタ41は、入力端子17を経てクロック端子CPに
入力されるシフトクロック信号18をカウントアップする
ようになっている。また、プリセットデータ入力端Ｄに
は次の（１）式に示すようなデータ53が与えられてい
る。
2N−Ｍ＋１ ……（１） そして、入力端子Ｌへの入力が「１」レベルのときにの
み、クロック端子CPに与えられたシフトクロック信号18
の立ち上がりのタイミングでこのデータ53の値にプリセ
ットされるようになっている。但し、ここでＭはシフト
クロック信号18の周波数と、クロック信号15の周波数の
比を表しており、通常10以上の大きな値である。
み、クロック端子CPに与えられたシフトクロック信号18
の立ち上がりのタイミングでこのデータ53の値にプリセ
ットされるようになっている。但し、ここでＭはシフト
クロック信号18の周波数と、クロック信号15の周波数の
比を表しており、通常10以上の大きな値である。
Ｎビットの出力端子Q1〜QNは、それぞれ２つに分岐さ
れ、第１のＮ入力アンド回路42および第２のＮ入力アン
ド回路43に接続されている。但し、第１のＮ入力アンド
回路42の入力端子のうち、Q1に対応するものは以外は全
て負論理入力となっている。これらのＮ入力アンド回路
42,43の出力側は、アップダウンカウンタ32のダウンカ
ウント端子Ｄおよびアップダウンカウント端子Ｕにそれ
ぞれ接続され、またこのアップダウンカウンタ32の出力
端子Ｑは選択回路14（第２図）に接続されている。な
お、この出力端子Ｑはシフトレジスタ12のフリップフロ
ップ出力のいずれをも選択可能なビット数となってい
る。
れ、第１のＮ入力アンド回路42および第２のＮ入力アン
ド回路43に接続されている。但し、第１のＮ入力アンド
回路42の入力端子のうち、Q1に対応するものは以外は全
て負論理入力となっている。これらのＮ入力アンド回路
42,43の出力側は、アップダウンカウンタ32のダウンカ
ウント端子Ｄおよびアップダウンカウント端子Ｕにそれ
ぞれ接続され、またこのアップダウンカウンタ32の出力
端子Ｑは選択回路14（第２図）に接続されている。な
お、この出力端子Ｑはシフトレジスタ12のフリップフロ
ップ出力のいずれをも選択可能なビット数となってい
る。
これらのダウンカウント端子Ｄ、アップダウンカウント
端子Ｕに与えられるダウン入力信号51またはアップ入力
信号52は、フリップフロップ34から出力される信号45の
立ち上がりのタイミングでカウントされるようになって
いる。
端子Ｕに与えられるダウン入力信号51またはアップ入力
信号52は、フリップフロップ34から出力される信号45の
立ち上がりのタイミングでカウントされるようになって
いる。
なお、第３図の記号31でしめされるジッタ検出回路にお
いて、アンド回路42,43以外の部分はクロック信号をそ
の周波数よりも十分高い周波数のパルスてカウントする
カウント手段を構成し、アンド回路42,43はカウント手
段のカウント結果が所定値より大きい場合、ダウンカウ
ント信号を発生し、カウント結果が所定値よりも小さい
場合、アップカウント信号を発生するアップダウン信号
発生手段とで構成される。
いて、アンド回路42,43以外の部分はクロック信号をそ
の周波数よりも十分高い周波数のパルスてカウントする
カウント手段を構成し、アンド回路42,43はカウント手
段のカウント結果が所定値より大きい場合、ダウンカウ
ント信号を発生し、カウント結果が所定値よりも小さい
場合、アップカウント信号を発生するアップダウン信号
発生手段とで構成される。
次に第４図とともに制御回路21の動作を説明する。フリ
ップフロップ34の入力端子Ｄに入力されたクロック信号
15はインバータ38により極性の反転したシフトクロック
信号の立ち上がりタイミング、すなわちシフトクロック
信号18の立ち下がりタイミングT3［第４図（ｂ）］で捉
えられる。そして出力端子Ｑから信号45［第４図
（ｄ）］として出力される。この信号はフリップフロッ
プ35によってタイミングT4で捉えられ、信号46［第４図
（ｅ）］となる。
ップフロップ34の入力端子Ｄに入力されたクロック信号
15はインバータ38により極性の反転したシフトクロック
信号の立ち上がりタイミング、すなわちシフトクロック
信号18の立ち下がりタイミングT3［第４図（ｂ）］で捉
えられる。そして出力端子Ｑから信号45［第４図
（ｄ）］として出力される。この信号はフリップフロッ
プ35によってタイミングT4で捉えられ、信号46［第４図
（ｅ）］となる。
これにより、アンド回路36から出力される信号47は第４
図（ｆ）に示すようなパルス信号となる。カウンタ41で
は、入力端子Ｌに与えられる信号47が「１」レベルのと
きにのみ、シフトクロック信号18の立ち上がりタイミン
グで、プリセットデータ入力端子Ｄに与えられている
（１）式に示すデータ53を取り込み、カウンタのプリセ
ットを行う。ここで説明を簡単にするため、M,Nの値を
次の（２）式のように設定する。
図（ｆ）に示すようなパルス信号となる。カウンタ41で
は、入力端子Ｌに与えられる信号47が「１」レベルのと
きにのみ、シフトクロック信号18の立ち上がりタイミン
グで、プリセットデータ入力端子Ｄに与えられている
（１）式に示すデータ53を取り込み、カウンタのプリセ
ットを行う。ここで説明を簡単にするため、M,Nの値を
次の（２）式のように設定する。
Ｍ＝10,N＝４ ……（２） すなわち、クロック信号15の周期はシフトクロック信号
18の周期の10個分に相当するものとし、またカウンタ41
を４ビットの出力を持つカウンタと仮定する。これによ
り、（１）式の値は「７」になる。信号47のパルスP
1［第４図（ｆ）］がシフトクロック信号18の立ち上が
りのタイミングで捉えられると、カウンタ41はプリセッ
トされ、その出力信号48は直ちに「７」となり、以後シ
フトクロック信号が発生する度に、順次「８」、
「９」、「10」・・・・・とカウントアップしていく。
18の周期の10個分に相当するものとし、またカウンタ41
を４ビットの出力を持つカウンタと仮定する。これによ
り、（１）式の値は「７」になる。信号47のパルスP
1［第４図（ｆ）］がシフトクロック信号18の立ち上が
りのタイミングで捉えられると、カウンタ41はプリセッ
トされ、その出力信号48は直ちに「７」となり、以後シ
フトクロック信号が発生する度に、順次「８」、
「９」、「10」・・・・・とカウントアップしていく。
クロック信号15にジッタがない場合には、カウント
「０」まで10個分カウントしたときに次のパルスP2によ
り、再び「７」にプリセットされる。この間、カウント
「15」のとき、カウント出力信号48の全てのビットが
「１」レベルとなるため、Ｎ入力アンド回路43から出力
されるアップ入力信号52は「１」レベルとなる［第４図
（ｉ）,P6］。以後、カウント「15」となる毎にアップ
入力信号52は「１」レベルとなる［第４図（ｉ）、P7,P
8,P9］。
「０」まで10個分カウントしたときに次のパルスP2によ
り、再び「７」にプリセットされる。この間、カウント
「15」のとき、カウント出力信号48の全てのビットが
「１」レベルとなるため、Ｎ入力アンド回路43から出力
されるアップ入力信号52は「１」レベルとなる［第４図
（ｉ）,P6］。以後、カウント「15」となる毎にアップ
入力信号52は「１」レベルとなる［第４図（ｉ）、P7,P
8,P9］。
一方、位相遅れのジッタＡ［第４図（ａ）］がある場合
には、パルスP2［第４図（ｆ）］によりプリセットされ
たカウンタ「７」からカウント「１」まで11個分カウン
トしたときに、次のパルスP3［第４図（ｆ）］で再びプ
リセットされることとなる。このとき、すなわちカウン
ト「１」のとき、カウント出力信号48はビットQ1のみが
「１」レベルで、他は全て「０」レベルとなっているた
め、Ｎ入力アンド回路42から出力されるダウン入力信号
51は「１」レベルとなる［第４図（ｈ）,P5］。
には、パルスP2［第４図（ｆ）］によりプリセットされ
たカウンタ「７」からカウント「１」まで11個分カウン
トしたときに、次のパルスP3［第４図（ｆ）］で再びプ
リセットされることとなる。このとき、すなわちカウン
ト「１」のとき、カウント出力信号48はビットQ1のみが
「１」レベルで、他は全て「０」レベルとなっているた
め、Ｎ入力アンド回路42から出力されるダウン入力信号
51は「１」レベルとなる［第４図（ｈ）,P5］。
これらダウン入力信号51およびアップ入力信号52は、そ
れぞれアップダウンカウンタ32のアップカウント端子Ｕ
およびダウンカウント端子Ｄに入力されるが、これらの
パルス信号はクロック端子CPに与えられている信号45
［第４図（ｄ）］の立ち上がりのタイミングでのみカウ
ントされる。したがって、ダウン入力信号51のパルスP5
は信号45の立ち上がりのタイミングT5で捉えられ、１個
ダウンカウントされる。これにより、例えばそれまでの
選択信号が第１の実施例と同様「３」であったとする
と、「２」に変化することになる［第４図（ｊ）］。
れぞれアップダウンカウンタ32のアップカウント端子Ｕ
およびダウンカウント端子Ｄに入力されるが、これらの
パルス信号はクロック端子CPに与えられている信号45
［第４図（ｄ）］の立ち上がりのタイミングでのみカウ
ントされる。したがって、ダウン入力信号51のパルスP5
は信号45の立ち上がりのタイミングT5で捉えられ、１個
ダウンカウントされる。これにより、例えばそれまでの
選択信号が第１の実施例と同様「３」であったとする
と、「２」に変化することになる［第４図（ｊ）］。
また、位相の進むジッタＢ［第４図（ａ）］がある場合
には、カウント「７」からカウント「15」まで９個分カ
ウントしたときに次のパルスP4でプリセットされること
になる［第４図（ｆ）、（ｇ）］。このとき、すなわち
カウント「15」のとき、前述したように、Ｎ入力アンド
回路43から出力されるアップ入力信号52は「１」レベル
となるが［第４図（ｉ）、P9］、このパルスP9は信号45
の立ち上がりのタイミングT6［第４図（ｄ）］で捉えら
れ、１個アップカンウントされる。例えば、それまでの
選択信号26が「２」を表していたとすると、「３」に変
化することになる［第４図（ｊ）］。なお、アップ入力
信号52のパルスP6、P7、P8は信号45の立ち上がりのタイ
ミングにかからないため、カウントされない。結局、選
択信号26の変化は次の（３）式のようになる［第４図
（Ｊ）］。
には、カウント「７」からカウント「15」まで９個分カ
ウントしたときに次のパルスP4でプリセットされること
になる［第４図（ｆ）、（ｇ）］。このとき、すなわち
カウント「15」のとき、前述したように、Ｎ入力アンド
回路43から出力されるアップ入力信号52は「１」レベル
となるが［第４図（ｉ）、P9］、このパルスP9は信号45
の立ち上がりのタイミングT6［第４図（ｄ）］で捉えら
れ、１個アップカンウントされる。例えば、それまでの
選択信号26が「２」を表していたとすると、「３」に変
化することになる［第４図（ｊ）］。なお、アップ入力
信号52のパルスP6、P7、P8は信号45の立ち上がりのタイ
ミングにかからないため、カウントされない。結局、選
択信号26の変化は次の（３）式のようになる［第４図
（Ｊ）］。
「３」、「３」、「２」、「２」、「３」 ……（３） 選択回路14（第２図）では、例えば選択信号26が「３」
を表すデータを出力しているときは、シフトレジスタ12
の出力信号25−３を、また、「２」のときは信号25−２
を選択し、出力端子13から出力することになる［第４図
（ｋ）］。このように、クロック信号15の位相ジッタを
抑圧して、きれいな波形のクロック信号を得ることがで
きる。
を表すデータを出力しているときは、シフトレジスタ12
の出力信号25−３を、また、「２」のときは信号25−２
を選択し、出力端子13から出力することになる［第４図
（ｋ）］。このように、クロック信号15の位相ジッタを
抑圧して、きれいな波形のクロック信号を得ることがで
きる。
第５図は第３の実施例であり、ジッタ極性の正負の頻度
が異なった場合にもアップダウンカウンタがオーバーフ
ローもしくはアンダーフローすることがないように制御
回路21に工夫を加えたものである。
が異なった場合にもアップダウンカウンタがオーバーフ
ローもしくはアンダーフローすることがないように制御
回路21に工夫を加えたものである。
第５図中の記号70の部分は信号発生回路であり、この回
路内が全て本発明とは直接関係するものではないが、ジ
ッタ極性の正負の頻度が異なる事例を示すために記載し
たものである。信号発生回路70の記号71は伝送路を伝送
されてくる受信信号であり、この信号は伝送路で波形が
崩れることが多いので、その信号の波形整形を行うため
にA/D変換器72によってクロック信号15の立ち上がりで
サンプリングされるようになっている。サンプリングさ
れた信号は受信回路37によって受信情報系列が作成され
る。このような伝送信号の受信回路では受信信号からタ
イミングを抽出するのが常であり、受信回路73からA/D
変換器72のサンプリング点が最適点より進んでいれば
「０」レベル、遅れていれば「１」レベルのタイミング
情報79が出力される。
路内が全て本発明とは直接関係するものではないが、ジ
ッタ極性の正負の頻度が異なる事例を示すために記載し
たものである。信号発生回路70の記号71は伝送路を伝送
されてくる受信信号であり、この信号は伝送路で波形が
崩れることが多いので、その信号の波形整形を行うため
にA/D変換器72によってクロック信号15の立ち上がりで
サンプリングされるようになっている。サンプリングさ
れた信号は受信回路37によって受信情報系列が作成され
る。このような伝送信号の受信回路では受信信号からタ
イミングを抽出するのが常であり、受信回路73からA/D
変換器72のサンプリング点が最適点より進んでいれば
「０」レベル、遅れていれば「１」レベルのタイミング
情報79が出力される。
記号75はシフトクロック信号18を個カウントしA/D変換
器72のサンプリング用に使用するクロック信号15を発生
するカウンタであるが、タイミング情報の「０」／
「１」に応じ、カウント値を±１だけ変化させ、サンプ
リング値が最適点になるようなクロック信号15を発生す
る。
器72のサンプリング用に使用するクロック信号15を発生
するカウンタであるが、タイミング情報の「０」／
「１」に応じ、カウント値を±１だけ変化させ、サンプ
リング値が最適点になるようなクロック信号15を発生す
る。
このような伝送信号の受信回路では、クロック信号15に
ジッタが発生すると共に、受信信号の周波数が受信回路
中の発信器75が発生するシフトクロック18とは整数比の
関係から微妙にずれることがある。このようにクロック
信号15とシフトクロック18の周波数比が整数でなく、ク
ロック信号15の正負のジッタの頻度が異なる場合には、
第２の実施例の回路ではアップダウンカウンタがオーバ
ーフローもしくはアンダーフローすることがあり、完全
なジッタ抑圧動作は保障できない。
ジッタが発生すると共に、受信信号の周波数が受信回路
中の発信器75が発生するシフトクロック18とは整数比の
関係から微妙にずれることがある。このようにクロック
信号15とシフトクロック18の周波数比が整数でなく、ク
ロック信号15の正負のジッタの頻度が異なる場合には、
第２の実施例の回路ではアップダウンカウンタがオーバ
ーフローもしくはアンダーフローすることがあり、完全
なジッタ抑圧動作は保障できない。
第２の実施例の制御回路21が進みジッタに対してはアッ
プカウント、遅れジッタに対してはダウンカウントとい
うジッタを打ち消す動作のみを行っていたのに対して、
第５図中の制御回路21は、アップダウンカウンタ66のカ
ウント値をセンタに戻すようなオーバーフロー、アンダ
ーフロー対策を付加したものである。この実施例ではク
ロック信号15には毎回必ず正負いずれかのジッタがある
ものとして説明する。
プカウント、遅れジッタに対してはダウンカウントとい
うジッタを打ち消す動作のみを行っていたのに対して、
第５図中の制御回路21は、アップダウンカウンタ66のカ
ウント値をセンタに戻すようなオーバーフロー、アンダ
ーフロー対策を付加したものである。この実施例ではク
ロック信号15には毎回必ず正負いずれかのジッタがある
ものとして説明する。
なお、カウンタ75の端子Qnと端子CAは同位相の信号が出
力され、アップダウンカウンタ66の入力側の端子Ｄに入
力信号が供給されたときは一つダウンカウントし、端子
2Dに入力信号が供給されたときは２つダウンカウント
し、端子Ｕに入力信号が供給されたときは一つアップカ
ウントされ、端子2Uに入力信号が供給されたときは２つ
アップカウントされる。アップダウンカウンタ66の出力
側は５種類端子があり、Ｑは第２の例と同様にシフトレ
ジスタ12の出力信号を選択するために必要なビット数の
信号が出力され、その端子Ｑのデータが「２」を表すと
き端子q2の出力が「１」レベルとなり、「１」以下とな
るときq1の端子が「１」レベルとなる。また「４」を表
すとき端子q4が「１」レベル、「５」意常を表すときは
端子q5に「１」レベルが出力されるようになっている。
力され、アップダウンカウンタ66の入力側の端子Ｄに入
力信号が供給されたときは一つダウンカウントし、端子
2Dに入力信号が供給されたときは２つダウンカウント
し、端子Ｕに入力信号が供給されたときは一つアップカ
ウントされ、端子2Uに入力信号が供給されたときは２つ
アップカウントされる。アップダウンカウンタ66の出力
側は５種類端子があり、Ｑは第２の例と同様にシフトレ
ジスタ12の出力信号を選択するために必要なビット数の
信号が出力され、その端子Ｑのデータが「２」を表すと
き端子q2の出力が「１」レベルとなり、「１」以下とな
るときq1の端子が「１」レベルとなる。また「４」を表
すとき端子q4が「１」レベル、「５」意常を表すときは
端子q5に「１」レベルが出力されるようになっている。
第５図において、フリップフロップ75の端子Qnと端子CA
は同位相の信号であるから、クロック信号61はクロック
信号15の半分の周波数となっている。
は同位相の信号であるから、クロック信号61はクロック
信号15の半分の周波数となっている。
第５図の回路はクロック信号61が「１」レベルのときと
「０」レベルの時とで第１表に示すカウント動作を行う
ように構成されている。
「０」レベルの時とで第１表に示すカウント動作を行う
ように構成されている。
信号22a＊は、表の信号22の値が表の太枠の値になる前
に信号61＝「１」レベルであった時の信号22の値であ
る。
に信号61＝「１」レベルであった時の信号22の値であ
る。
すなわち信号61の値によって次のように動作が異なる。
（１）信号61が「１」のとき このときは、第２の実施例と同様のアップダウンカウン
トを行う。すなわち信号22が「０」レベルでクロック信
号15に遅れジッタが現れる場合には、アップダウンカウ
ンタ66を一つダウンカウントし、信号22が「１」レベル
で進みジッタが現れる場合には、アップダウンカウンタ
66を一つアップカウントする。これによって選択回路14
の出力はジッタが無くなる。
トを行う。すなわち信号22が「０」レベルでクロック信
号15に遅れジッタが現れる場合には、アップダウンカウ
ンタ66を一つダウンカウントし、信号22が「１」レベル
で進みジッタが現れる場合には、アップダウンカウンタ
66を一つアップカウントする。これによって選択回路14
の出力はジッタが無くなる。
（２）信号61が「０」レベルのとき このときはジッタを打ち消すだけでなく、アップダウン
カウンタのカウント値をセンタに戻す動作をおりまぜて
行う。すなわち、信号22が「１」レベルでクロック信号
15に進みジッタが現れる場合、一つアップカウントすべ
きであるが、その前に信号61が「１」レベルであったと
きに信号22が「１」レベルで一つアップカウントしてい
た場合には、２回続けてのアップカウントとなってしま
い、オーバーフローの原因となるため、ジッタ抑圧のカ
ウント動作をあきらめ、カウンタ値を変化させない。ま
たその前に信号61が「１」であった時の信号22が「０」
レベルで一つダウンカウントしていた場合には、ジッタ
抑圧のためには一つアップカウントすべきであるが、選
択回路14の出力に±１のジッタが発生することを認めた
上で、カウント値がセンタにくるように、カウント動作
を行う。
カウンタのカウント値をセンタに戻す動作をおりまぜて
行う。すなわち、信号22が「１」レベルでクロック信号
15に進みジッタが現れる場合、一つアップカウントすべ
きであるが、その前に信号61が「１」レベルであったと
きに信号22が「１」レベルで一つアップカウントしてい
た場合には、２回続けてのアップカウントとなってしま
い、オーバーフローの原因となるため、ジッタ抑圧のカ
ウント動作をあきらめ、カウンタ値を変化させない。ま
たその前に信号61が「１」であった時の信号22が「０」
レベルで一つダウンカウントしていた場合には、ジッタ
抑圧のためには一つアップカウントすべきであるが、選
択回路14の出力に±１のジッタが発生することを認めた
上で、カウント値がセンタにくるように、カウント動作
を行う。
すなわち、カウント値がセンタ値以上の場合はアップカ
ンウントせず、カウンタを変化させない。この場合、選
択回路14の出力には進みジッタが発生する。カウント値
がセンタ値−１のときは、一つアップカウントし、選択
回路14の出力におけるジッタの発生を防止でき、かつカ
ウント値をセンタにできる。カウント値がセンタ値−２
以下の場合には２つアップカウントし、選択回路14の出
力において遅れジッタを発生するが、カウント値を一度
に２つセンタに近づけられるようにする。
ンウントせず、カウンタを変化させない。この場合、選
択回路14の出力には進みジッタが発生する。カウント値
がセンタ値−１のときは、一つアップカウントし、選択
回路14の出力におけるジッタの発生を防止でき、かつカ
ウント値をセンタにできる。カウント値がセンタ値−２
以下の場合には２つアップカウントし、選択回路14の出
力において遅れジッタを発生するが、カウント値を一度
に２つセンタに近づけられるようにする。
信号22が「０」レベルでクロック信号15に遅れジッタが
発生する場合には、これと逆に考えれば良い。なお、第
５図および第６図ではカウンタのセンタ値は「３」とし
ている。
発生する場合には、これと逆に考えれば良い。なお、第
５図および第６図ではカウンタのセンタ値は「３」とし
ている。
第６図のタイムチャートはクロック信号15のジッタが遅
れ、遅れ、進み、遅れ、遅れの順で順次現れた場合のジ
ッタ抑圧動作について説明するものである。第２の実施
例の回路ではこのように遅れジッタが進みジッタより４
つ多く発生した場合、カウント値は「３」からスタート
して−１まで変化することになってしまい、アップダウ
ンカウンタがアンダーフローしてしまう。
れ、遅れ、進み、遅れ、遅れの順で順次現れた場合のジ
ッタ抑圧動作について説明するものである。第２の実施
例の回路ではこのように遅れジッタが進みジッタより４
つ多く発生した場合、カウント値は「３」からスタート
して−１まで変化することになってしまい、アップダウ
ンカウンタがアンダーフローしてしまう。
第３の実施例では第６図に示すような動作の結果、カウ
ンタのアンダーフローを発生しないとともにジッタにつ
いても完全にはなくならないものの、選択回路14の出力
におけるジッタは変化なし、遅れ、変化なし、遅れ、変
化なし、遅れの順であり、前記クロック信号15のジッタ
を抑圧している。
ンタのアンダーフローを発生しないとともにジッタにつ
いても完全にはなくならないものの、選択回路14の出力
におけるジッタは変化なし、遅れ、変化なし、遅れ、変
化なし、遅れの順であり、前記クロック信号15のジッタ
を抑圧している。
第６図を詳細に説明すると次のようになる。カウント値
は先ず「３」からスタートするが、このとき、信号61は
「１」レベル［第６図（ｄ）T1］、信号22は「０」レベ
ルであるから、表にしたがってアップダウンカウンタ66
は一つダウンカウントし、次の値は「２」となる。この
ときジッタは抑圧される。次に信号61は「０」レベル、
信号22は「０」レベルとなるが［第６図（ｄ）T2］、そ
の前に信号61が「１」レベルであったときの信号22の値
は「０」レベルであるので、表にしたがってカウンタは
値を変化させず、「２」にとどまる。これによって選択
回路14には第６図（ｊ）の記号Ｃで示す遅れジッタが発
生する。
は先ず「３」からスタートするが、このとき、信号61は
「１」レベル［第６図（ｄ）T1］、信号22は「０」レベ
ルであるから、表にしたがってアップダウンカウンタ66
は一つダウンカウントし、次の値は「２」となる。この
ときジッタは抑圧される。次に信号61は「０」レベル、
信号22は「０」レベルとなるが［第６図（ｄ）T2］、そ
の前に信号61が「１」レベルであったときの信号22の値
は「０」レベルであるので、表にしたがってカウンタは
値を変化させず、「２」にとどまる。これによって選択
回路14には第６図（ｊ）の記号Ｃで示す遅れジッタが発
生する。
次に信号61は「１」レベル［第６図（ｄ）T3］、信号22
は「０」レベルであるので、一つダウンカウントしてカ
ウント値が「１」になるとともに、ジッタ抑圧を行う。
その次に、信号61は「０」レベル［第６図（ｄ）T4］、
信号22は「１」レベルであり、その前に信号61が「１」
レベルであったときの信号22の値が「０」でカウント値
がセンタ値−２の「１」であるので、表１にしたがって
２つアップカウントする。これによって第６図（ｊ）の
記号Ｄで示す遅れジッタが発生するが、カウント値はセ
ンタ値である「３」に戻る。その後、２回の動作はスタ
ートからの動作と同様に動作を行う。
は「０」レベルであるので、一つダウンカウントしてカ
ウント値が「１」になるとともに、ジッタ抑圧を行う。
その次に、信号61は「０」レベル［第６図（ｄ）T4］、
信号22は「１」レベルであり、その前に信号61が「１」
レベルであったときの信号22の値が「０」でカウント値
がセンタ値−２の「１」であるので、表１にしたがって
２つアップカウントする。これによって第６図（ｊ）の
記号Ｄで示す遅れジッタが発生するが、カウント値はセ
ンタ値である「３」に戻る。その後、２回の動作はスタ
ートからの動作と同様に動作を行う。
第３の実施例ではクロック信号15のジッタが毎回同極性
で現れる場合に、アップダウンカウンタのオーバーフロ
ーもしくはアンダーフローを防止できないが、一方の極
性のジッタの頻度が他方の極性のジッタの頻度の３倍以
下である場合にはオーバーフロー、アンダーフロー防止
できる。通常の伝送路ではクロック信号15とシフトクロ
ック18の周波数の整数比からのずれは極めて微小である
から、この条件を満足するのは容易である。
で現れる場合に、アップダウンカウンタのオーバーフロ
ーもしくはアンダーフローを防止できないが、一方の極
性のジッタの頻度が他方の極性のジッタの頻度の３倍以
下である場合にはオーバーフロー、アンダーフロー防止
できる。通常の伝送路ではクロック信号15とシフトクロ
ック18の周波数の整数比からのずれは極めて微小である
から、この条件を満足するのは容易である。
このように、第３の実施例においてはクロック信号15と
シフトクロック18の周波数の関係が整数比からずれてい
る場合にはジッタ抑圧を行う効果がある。
シフトクロック18の周波数の関係が整数比からずれてい
る場合にはジッタ抑圧を行う効果がある。
［発明の効果］ 以上説明したように第１の発明は、位相ジッタが発生す
る度にそのジッタの大きさおよび極性に応じて決定され
る選択信号を発生させ、その選択信号によってシフトレ
ジスタの複数の出力の内、ジッタを打ち消すものを選択
するようにしたので、位相ジッタのないきれいな本来の
クロック信号を得ることができるという効果を有する。
る度にそのジッタの大きさおよび極性に応じて決定され
る選択信号を発生させ、その選択信号によってシフトレ
ジスタの複数の出力の内、ジッタを打ち消すものを選択
するようにしたので、位相ジッタのないきれいな本来の
クロック信号を得ることができるという効果を有する。
第２の発明は、位相ジッタの極性と位相量に応じてアッ
プダウンカウンタにカウント動作を行わせ、そのカウン
ト結果を選択信号として使用するようにしたので、確実
なジッタの除去ができるという効果を有する。
プダウンカウンタにカウント動作を行わせ、そのカウン
ト結果を選択信号として使用するようにしたので、確実
なジッタの除去ができるという効果を有する。
第３の発明はクロック信号の間隔をこれより十分高い周
波数のパルスでカウントし、その結果によってジッタの
位相を補正する信号を発生しているので、速やかにジッ
タ位相の検出が行えるという効果を有する。
波数のパルスでカウントし、その結果によってジッタの
位相を補正する信号を発生しているので、速やかにジッ
タ位相の検出が行えるという効果を有する。
第４の発明はアップダウンカウンタの上限値および下限
値を制限したので、同一方向のジッタが連続した場合で
あっても、アンダーフローまたはオーバーフローを発生
する可能性が少なくなるという効果を有する。
値を制限したので、同一方向のジッタが連続した場合で
あっても、アンダーフローまたはオーバーフローを発生
する可能性が少なくなるという効果を有する。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は第２図に
おける制御回路21の内部の詳細を示す回路図、第４図は
第１図および第２図の回路の動作を説明するためのタイ
ムチャート、第５図は本発明の第３の実施例を示す回路
図、第６図は第５図の回路の動作を示すタイムチャート
である。 11−１〜11−n,34,35……Ｄタイプフリップフロップ、1
2……シフトレジスタ、14……選択回路、21……制御回
路、31……ジッタ検出回路、32……アップダウンカウン
タ、41……カウンタ、42,43……Ｎ入力アンド回路。
本発明の第２の実施例を示す回路図、第３図は第２図に
おける制御回路21の内部の詳細を示す回路図、第４図は
第１図および第２図の回路の動作を説明するためのタイ
ムチャート、第５図は本発明の第３の実施例を示す回路
図、第６図は第５図の回路の動作を示すタイムチャート
である。 11−１〜11−n,34,35……Ｄタイプフリップフロップ、1
2……シフトレジスタ、14……選択回路、21……制御回
路、31……ジッタ検出回路、32……アップダウンカウン
タ、41……カウンタ、42,43……Ｎ入力アンド回路。
Claims (4)
- 【請求項１】ジッタを含むクロック信号のそのジッタ情
報に基づいた選択信号を発生する制御手段と、前記クロ
ック信号を順次遅延させそれぞれの遅延出力を送出する
遅延手段と、前記選択信号に基づき前記遅延出力の一つ
を選択する選択手段とから構成され、 前記遅延手段は前記クロック信号をその周期よりも十分
小さい時間間隔で順次遅延させそれぞれの遅延出力を送
出するものであり、 前記選択手段は前記遅延手段から送出される前記遅延出
力のうち入力される前記選択信号に応じて決まる一つを
選択して出力するものであり、 前記制御手段は前記クロック信号にジッタが発生しない
ときは前記遅延出力のうち所定のものを選択する選択信
号を発生し、前記クロック信号にジッタが発生したとき
はジッタが発生する度にそのジッタの位相量を打ち消す
方向の遅延出力信号を選択する前記選択信号を発生する
ものであることを特徴とするクロックジッタ抑圧回路。 - 【請求項２】請求項１において、前記制御手段は位相ジ
ッタの極性と位相量に応じてこれを打ち消す方向のアッ
プカウント信号またはダウンカウント信号を発生するジ
ッタ検出手段と、 前記アップダウンカウント信号に応じたカウント動作を
行うアップダウンカウンタから構成され、 アップダウンカウンタのカウント値出力を選択信号とし
て送出するものであることを特徴とするクロックジッタ
抑圧回路。 - 【請求項３】請求項２においてジッタ検出手段は、クロ
ック信号の間隔をその周波数よりも十分高い周波数のパ
ルスでカウントして計測するカウント手段を備え、 前記カウント手段のカウント結果が所定値より大きい場
合ダウンカウント信号を発生し、カウント結果が所定値
よりも小さい場合アップカウント信号を発生することを
特徴とするクロックジッタ抑圧回路。 - 【請求項４】請求項２において、アップダウンカウンタ
はカウント値のオーバーフローおよびアンダーフローの
発生を抑制する論理回路を有することを特徴とするクロ
ックジッタ抑圧回路。
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