JPH08163399A - ディジタル信号の位相差吸収装置 - Google Patents
ディジタル信号の位相差吸収装置Info
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- JPH08163399A JPH08163399A JP29949194A JP29949194A JPH08163399A JP H08163399 A JPH08163399 A JP H08163399A JP 29949194 A JP29949194 A JP 29949194A JP 29949194 A JP29949194 A JP 29949194A JP H08163399 A JPH08163399 A JP H08163399A
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Abstract
(57)【要約】
【目的】 メモリを使用せずに、位相の異なるクロック
間でのデータの受け渡しをすることができる位相差吸収
回路を提供することを目的とする。 【構成】 選択クロックは、位相制御信号生成器２０６
の出力信号で水平同期信号に対して常に同じ位相になる
ように分周器２０５で１／２の周期に分周され、レジス
タ２０７，２０８のクロック端子に入力される。基準ク
ロックは、位相制御信号生成器２１０の出力信号で水平
同期信号に対して常に同じ位相になるように分周器２０
９で１／２の周期に分周され、セレクタ２１１の制御信
号として使用される。
間でのデータの受け渡しをすることができる位相差吸収
回路を提供することを目的とする。 【構成】 選択クロックは、位相制御信号生成器２０６
の出力信号で水平同期信号に対して常に同じ位相になる
ように分周器２０５で１／２の周期に分周され、レジス
タ２０７，２０８のクロック端子に入力される。基準ク
ロックは、位相制御信号生成器２１０の出力信号で水平
同期信号に対して常に同じ位相になるように分周器２０
９で１／２の周期に分周され、セレクタ２１１の制御信
号として使用される。
Description
【０００１】
【産業上の利用分野】本発明は、システムのクロックの
周波数は等しいが異なる位相で動作している２つのディ
ジタルシステム間のデータの受け渡しのために適用され
るディジタル信号の位相差吸収装置に関するものであ
る。
周波数は等しいが異なる位相で動作している２つのディ
ジタルシステム間のデータの受け渡しのために適用され
るディジタル信号の位相差吸収装置に関するものであ
る。
【０００２】
【従来の技術】従来のディジタル信号の位相差吸収装置
について、図４を参照して説明する。
について、図４を参照して説明する。
【０００３】図４は従来のディジタル信号の位相差吸収
装置の構成を示すブロック図である。図４において４０
１は基準となるクロックが入力される入力端子、４０２
は水平同期信号が入力される入力端子、４０３はアナロ
グ映像信号が入力される入力端子、４０４は入力端子４
０１に入力された基準クロックを一定の時間単位で遅延
させ、遅延された各クロックの中で立ち上がりエッジが
入力端子４０２に入力された水平同期信号の立ち下がり
エッジと最も近いクロックを出力するクロック選択器、
４０５はクロック選択器４０４から供給された選択クロ
ックで、入力端子４０３に入力されたアナログ映像信号
をディジタル映像信号に変換するＡ／Ｄ変換器、４０６
はＡ／Ｄ変換器４０５から供給されたディジタル映像信
号を、クロック選択器４０４から供給された選択クロッ
クで書き込み動作を行い、入力端子４０１に入力された
基準クロックで読みだし動作を行うメモリ、４０７はメ
モリ４０６から供給されたディジタル映像信号に対し、
入力端子４０１に入力された基準クロックをシステムク
ロックとしてディジタル信号処理を行う信号処理器、４
０８は信号処理器４０７から供給された信号を出力する
出力端子である。
装置の構成を示すブロック図である。図４において４０
１は基準となるクロックが入力される入力端子、４０２
は水平同期信号が入力される入力端子、４０３はアナロ
グ映像信号が入力される入力端子、４０４は入力端子４
０１に入力された基準クロックを一定の時間単位で遅延
させ、遅延された各クロックの中で立ち上がりエッジが
入力端子４０２に入力された水平同期信号の立ち下がり
エッジと最も近いクロックを出力するクロック選択器、
４０５はクロック選択器４０４から供給された選択クロ
ックで、入力端子４０３に入力されたアナログ映像信号
をディジタル映像信号に変換するＡ／Ｄ変換器、４０６
はＡ／Ｄ変換器４０５から供給されたディジタル映像信
号を、クロック選択器４０４から供給された選択クロッ
クで書き込み動作を行い、入力端子４０１に入力された
基準クロックで読みだし動作を行うメモリ、４０７はメ
モリ４０６から供給されたディジタル映像信号に対し、
入力端子４０１に入力された基準クロックをシステムク
ロックとしてディジタル信号処理を行う信号処理器、４
０８は信号処理器４０７から供給された信号を出力する
出力端子である。
【０００４】以上のように構成された従来のディジタル
信号の位相差吸収装置について、以下にその動作を説明
する。
信号の位相差吸収装置について、以下にその動作を説明
する。
【０００５】クロック選択器４０４は入力端子４０１に
入力された基準クロックを一定の時間単位で遅延させ
る。例えば、遅延を２nsec単位として遅延量を０nsec，
２nsec，４nsecと増加させ５０通りのクロックを生成す
る。クロック選択器４０４は５０通りのクロックの立ち
上がりタイミングと入力端子４０２から供給された水平
同期信号の立ち下がりタイミングを比較する。そして５
０通りの遅延されたクロックの中で立ち上がりエッジと
水平同期信号の立ち下がりエッジの位相の最も近いクロ
ックを選択し、その遅延クロックを出力する。従って選
択クロックは水平同期信号の立ち下がりエッジ毎に選択
されるため水平同期信号の立ち下がりエッジの若干後を
境に不連続なクロックとなる。Ａ／Ｄ変換器４０５は、
クロック選択器４０４から供給された選択クロックをサ
ンプリングクロックとして入力端子４０３に入力された
アナログ映像信号をディジタル映像信号に変換する。メ
モリ４０６はＡ／Ｄ変換器４０５から供給されたデータ
を選択クロックで書き込み動作を行い、基準クロックで
読みだし動作を行うことで、選択クロックと基準クロッ
クとの位相差を吸収する。信号処理器４０７はメモリ４
０６から読み出されたデータを入力データとし、連続し
た基準クロックをシステムクロックとして動作すること
ができる。
入力された基準クロックを一定の時間単位で遅延させ
る。例えば、遅延を２nsec単位として遅延量を０nsec，
２nsec，４nsecと増加させ５０通りのクロックを生成す
る。クロック選択器４０４は５０通りのクロックの立ち
上がりタイミングと入力端子４０２から供給された水平
同期信号の立ち下がりタイミングを比較する。そして５
０通りの遅延されたクロックの中で立ち上がりエッジと
水平同期信号の立ち下がりエッジの位相の最も近いクロ
ックを選択し、その遅延クロックを出力する。従って選
択クロックは水平同期信号の立ち下がりエッジ毎に選択
されるため水平同期信号の立ち下がりエッジの若干後を
境に不連続なクロックとなる。Ａ／Ｄ変換器４０５は、
クロック選択器４０４から供給された選択クロックをサ
ンプリングクロックとして入力端子４０３に入力された
アナログ映像信号をディジタル映像信号に変換する。メ
モリ４０６はＡ／Ｄ変換器４０５から供給されたデータ
を選択クロックで書き込み動作を行い、基準クロックで
読みだし動作を行うことで、選択クロックと基準クロッ
クとの位相差を吸収する。信号処理器４０７はメモリ４
０６から読み出されたデータを入力データとし、連続し
た基準クロックをシステムクロックとして動作すること
ができる。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、位相差を吸収するためにＦＩＦＯメモリ
のような非同期でリード／ライトできるメモリ４０６を
必要とするため、回路規模が増大するという問題点を有
していた。また、メモリ４０６を使用しなければ、不連
続なクロック（選択クロック）とそれに同期した信号で
後段の信号処理器４０７を動作させねばならず、タイミ
ング設計が非常に困難なものになっていた。本発明は上
記従来の問題点を解決するもので、メモリを使用せずに
位相の異なるクロック間でのデータの受け渡しをするこ
とができるディジタル信号の位相差吸収装置を提供する
ことを目的とする。
来の構成では、位相差を吸収するためにＦＩＦＯメモリ
のような非同期でリード／ライトできるメモリ４０６を
必要とするため、回路規模が増大するという問題点を有
していた。また、メモリ４０６を使用しなければ、不連
続なクロック（選択クロック）とそれに同期した信号で
後段の信号処理器４０７を動作させねばならず、タイミ
ング設計が非常に困難なものになっていた。本発明は上
記従来の問題点を解決するもので、メモリを使用せずに
位相の異なるクロック間でのデータの受け渡しをするこ
とができるディジタル信号の位相差吸収装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、供給された基準クロックを一定の時間単位
で遅延させ、遅延された各クロックの中で水平同期信号
の立ち下がりまたは立ち下がりエッジと最も位相の近い
クロックを選択するクロック選択手段と、クロック選択
手段から供給された選択クロックでアナログ入力信号を
ディジタル信号に変換するＡ／Ｄ変換手段と、選択クロ
ックを１／２の周期に分周する第１の分周手段と、水平
同期信号から第１の分周手段で分周されるクロックの位
相を制御する信号を生成する第１の位相制御信号生成手
段と、Ａ／Ｄ変換手段から供給されたディジタル信号を
第１の分周手段で生成されたクロックの立ち上がりエッ
ジでラッチする第１のラッチ手段と、Ａ／Ｄ変換手段か
ら供給されたディジタル信号を第１の分周手段で生成さ
れたクロックの立ち下がりエッジでラッチする第２のラ
ッチ手段と、基準クロックを１／２の周期に分周する第
２の分周手段と、水平同期信号から第２の分周手段で分
周されるクロックの位相を制御する信号を生成する第２
の位相制御信号生成手段と、第２の分周手段で生成され
たクロックの極性に基づき、第１のラッチ手段の出力信
号か第２のラッチ手段の出力信号かのどちらか一方を選
択し出力する選択手段と、選択手段の出力信号を基準ク
ロックでラッチする第３のラッチ手段とを持つ構成を有
している。
するために、供給された基準クロックを一定の時間単位
で遅延させ、遅延された各クロックの中で水平同期信号
の立ち下がりまたは立ち下がりエッジと最も位相の近い
クロックを選択するクロック選択手段と、クロック選択
手段から供給された選択クロックでアナログ入力信号を
ディジタル信号に変換するＡ／Ｄ変換手段と、選択クロ
ックを１／２の周期に分周する第１の分周手段と、水平
同期信号から第１の分周手段で分周されるクロックの位
相を制御する信号を生成する第１の位相制御信号生成手
段と、Ａ／Ｄ変換手段から供給されたディジタル信号を
第１の分周手段で生成されたクロックの立ち上がりエッ
ジでラッチする第１のラッチ手段と、Ａ／Ｄ変換手段か
ら供給されたディジタル信号を第１の分周手段で生成さ
れたクロックの立ち下がりエッジでラッチする第２のラ
ッチ手段と、基準クロックを１／２の周期に分周する第
２の分周手段と、水平同期信号から第２の分周手段で分
周されるクロックの位相を制御する信号を生成する第２
の位相制御信号生成手段と、第２の分周手段で生成され
たクロックの極性に基づき、第１のラッチ手段の出力信
号か第２のラッチ手段の出力信号かのどちらか一方を選
択し出力する選択手段と、選択手段の出力信号を基準ク
ロックでラッチする第３のラッチ手段とを持つ構成を有
している。
【０００８】
【作用】本発明は上記した構成により、水平同期信号か
ら生成した位相制御信号は、１／２周期に分周するクロ
ックの位相を水平同期信号に対して常に一定にする。こ
の分周されたクロックでラッチ及びセレクト動作を行う
ことで、不連続なクロックに同期したディジタル信号
を、位相の異なる連続した基準クロックでラッチする。
ら生成した位相制御信号は、１／２周期に分周するクロ
ックの位相を水平同期信号に対して常に一定にする。こ
の分周されたクロックでラッチ及びセレクト動作を行う
ことで、不連続なクロックに同期したディジタル信号
を、位相の異なる連続した基準クロックでラッチする。
【０００９】
【実施例】以下に本発明の実施例について説明する。
【００１０】図１は本発明の実施例におけるディジタル
信号の位相差吸収装置の構成図である。図１において１
０１は基準となるクロックが入力される入力端子、１０
２は水平同期信号が入力される入力端子、１０３はアナ
ログ映像信号が入力される入力端子、１０４は入力端子
１０１に入力された基準クロックを一定の時間単位で遅
延させ、遅延された各クロックの中で立ち上がりエッジ
が入力端子１０２に入力された水平同期信号の立ち下が
りエッジと最も近いクロックを出力するクロック選択
器、１０５はクロック選択器１０４から供給された選択
クロックで、入力端子１０３に入力されたアナログ映像
信号をディジタル映像信号に変換するＡ／Ｄ変換器、１
０６はＡ／Ｄ変換器１０５から供給されたディジタル映
像信号を、入力端子１０１に入力された位相の異なる基
準クロック（クロック選択器１０４の出力のクロック）
に同期させて出力をおこなう位相変換器、１０７は位相
変換器１０６から供給されたディジタル映像信号に対
し、入力端子１０１に入力された基準クロックをシステ
ムクロックとしてディジタル信号処理を行う信号処理
器、１０８は信号処理器１０７から供給された信号を出
力する出力端子である。図２は、図１の位相変換器１０
６の内部構造を示すブロック図である。図１，図２より
２０１は入力端子１０２から供給された水平同期信号が
入力される入力端子、２０２はクロック選択器１０４か
ら供給された選択クロックが入力される入力端子、２０
３はＡ／Ｄ変換器１０５から供給されたディジタル映像
信号が入力される入力端子、２０４は入力端子１０１か
ら供給された基準クロックが入力される入力端子、２０
５は入力端子２０２から入力された選択クロックを１／
２の周期に分周する分周器、２０６は入力端子２０１か
ら入力された水平同期信号から分周器２０５で分周され
るクロックの位相を制御する信号を生成する位相制御信
号生成器、２０７は入力端子２０３から入力されたディ
ジタル映像信号を分周器２０５から供給されたクロック
の立ち上がりエッジでラッチするレジスタ、２０８は入
力端子２０３から入力されたディジタル映像信号を分周
器２０５から供給されたクロックの立ち下がりエッジで
ラッチするレジスタ、２０９は入力端子２０４から供給
された基準クロックを１／２の周期に分周する分周器、
２１０は入力端子２０１から入力された水平同期信号か
ら分周器２０９で分周されるクロックの位相を制御する
信号を生成する位相制御信号生成器、２１１はレジスタ
２０７とレジスタ２０８から供給された信号を入力と
し、分周器２０９から供給されたクロックで制御を行う
セレクタ、２１２は入力端子２０４から供給された基準
クロックの立ち上がりエッジでラッチするレジスタ、２
１３はレジスタ２１２から供給された信号を信号処理器
１０７へ出力する出力端子である。
信号の位相差吸収装置の構成図である。図１において１
０１は基準となるクロックが入力される入力端子、１０
２は水平同期信号が入力される入力端子、１０３はアナ
ログ映像信号が入力される入力端子、１０４は入力端子
１０１に入力された基準クロックを一定の時間単位で遅
延させ、遅延された各クロックの中で立ち上がりエッジ
が入力端子１０２に入力された水平同期信号の立ち下が
りエッジと最も近いクロックを出力するクロック選択
器、１０５はクロック選択器１０４から供給された選択
クロックで、入力端子１０３に入力されたアナログ映像
信号をディジタル映像信号に変換するＡ／Ｄ変換器、１
０６はＡ／Ｄ変換器１０５から供給されたディジタル映
像信号を、入力端子１０１に入力された位相の異なる基
準クロック（クロック選択器１０４の出力のクロック）
に同期させて出力をおこなう位相変換器、１０７は位相
変換器１０６から供給されたディジタル映像信号に対
し、入力端子１０１に入力された基準クロックをシステ
ムクロックとしてディジタル信号処理を行う信号処理
器、１０８は信号処理器１０７から供給された信号を出
力する出力端子である。図２は、図１の位相変換器１０
６の内部構造を示すブロック図である。図１，図２より
２０１は入力端子１０２から供給された水平同期信号が
入力される入力端子、２０２はクロック選択器１０４か
ら供給された選択クロックが入力される入力端子、２０
３はＡ／Ｄ変換器１０５から供給されたディジタル映像
信号が入力される入力端子、２０４は入力端子１０１か
ら供給された基準クロックが入力される入力端子、２０
５は入力端子２０２から入力された選択クロックを１／
２の周期に分周する分周器、２０６は入力端子２０１か
ら入力された水平同期信号から分周器２０５で分周され
るクロックの位相を制御する信号を生成する位相制御信
号生成器、２０７は入力端子２０３から入力されたディ
ジタル映像信号を分周器２０５から供給されたクロック
の立ち上がりエッジでラッチするレジスタ、２０８は入
力端子２０３から入力されたディジタル映像信号を分周
器２０５から供給されたクロックの立ち下がりエッジで
ラッチするレジスタ、２０９は入力端子２０４から供給
された基準クロックを１／２の周期に分周する分周器、
２１０は入力端子２０１から入力された水平同期信号か
ら分周器２０９で分周されるクロックの位相を制御する
信号を生成する位相制御信号生成器、２１１はレジスタ
２０７とレジスタ２０８から供給された信号を入力と
し、分周器２０９から供給されたクロックで制御を行う
セレクタ、２１２は入力端子２０４から供給された基準
クロックの立ち上がりエッジでラッチするレジスタ、２
１３はレジスタ２１２から供給された信号を信号処理器
１０７へ出力する出力端子である。
【００１１】以上のように構成された本発明のディジタ
ル信号の位相差吸収装置について、以下にその動作を説
明する。
ル信号の位相差吸収装置について、以下にその動作を説
明する。
【００１２】図１において、クロック選択器１０４は入
力端子１０１に入力された基準クロックを一定の時間単
位で遅延させる。例えば、遅延を２nsec単位として遅延
量を０nsec，２nsec，４nsecと増加させ５０通りのクロ
ックを生成する。そして遅延された各クロックの中で立
ち上がりエッジが入力端子１０２に入力された水平同期
信号の立ち下がりエッジと最も近いクロックを選択し出
力する。従って選択クロックは水平同期信号の立ち下が
りエッジを境に不連続なクロックとなる。Ａ／Ｄ変換器
１０５はクロック選択器１０４から供給された選択クロ
ックをサンプリングクロックとして入力端子１０３に入
力されたアナログ映像信号をディジタル映像信号に変換
する。
力端子１０１に入力された基準クロックを一定の時間単
位で遅延させる。例えば、遅延を２nsec単位として遅延
量を０nsec，２nsec，４nsecと増加させ５０通りのクロ
ックを生成する。そして遅延された各クロックの中で立
ち上がりエッジが入力端子１０２に入力された水平同期
信号の立ち下がりエッジと最も近いクロックを選択し出
力する。従って選択クロックは水平同期信号の立ち下が
りエッジを境に不連続なクロックとなる。Ａ／Ｄ変換器
１０５はクロック選択器１０４から供給された選択クロ
ックをサンプリングクロックとして入力端子１０３に入
力されたアナログ映像信号をディジタル映像信号に変換
する。
【００１３】次に位相変換器１０６の動作について図
２，図３を参照にして説明する。図３は位相変換器１０
６のタイミング図である。図３のＡは位相制御信号生成
器２０６の出力信号を示す。位相制御信号生成器２０６
は水平同期信号の立ち下がりエッジから一定期間'L'
（ロウレベル）になる信号を生成する。図３のＢは分周
器２０５の出力信号を示す。分周器２０５は入力端子２
０２に供給された選択クロックを１／２の周期に分周す
るが、位相制御信号生成器２０６の出力信号（図３の
Ａ）が'L'の場合は分周器２０５の出力を強制的に'L'に
する。従って分周器２０５の出力信号Ｂは水平同期信号
に対して常にほぼ同じ位相を持っている。図３のＣはレ
ジスタ２０７の出力信号を示し、図３のＤはレジスタ２
０８の出力信号を示す。レジスタ２０７は入力端子２０
３に供給されたディジタル映像信号を分周器２０５から
供給されたクロックの立ち上がりエッジでラッチする。
レジスタ２０８は入力端子２０３に供給されたディジタ
ル映像信号を分周器２０５から供給されたクロックの立
ち下がりエッジでラッチする。図３のＥは位相制御信号
生成器２１０の出力信号を示す。位相制御信号生成器２
１０は水平同期信号の立ち下がりエッジから一定期間'
L'になる信号を生成する。図３のＦは分周器２０９の出
力信号を示す。分周器２０９は入力端子２０４に供給さ
れた基準クロックを１／２の周期に分周するが、位相制
御信号生成器２１０の出力信号（図３のＥ）が'L'の場
合は分周器２０９の出力信号Ｆを強制的に'H'（ハイレ
ベル）にする。図３のＧはセレクタ２１１の出力信号を
示す。セレクタ２１１は分周器２０９の出力信号（図３
のＦ）が'L'の場合はレジスタ２０７の出力信号（図３
のＣ）を出力し、分周器２０９の出力信号が'H'の場合
はレジスタ２０８の出力信号（図３のＤ）を出力する。
図３のＨはレジスタ２１２の出力で出力端子２１３に出
力される信号を示す。（図３内のＨはＳ１が無くなって
いるが水平ブランキング期間の無効デ−タであるため影
響はない。）レジスタ２１２はセレクタ２１１の出力信
号を入力端子２０４に供給された基準クロックの立ち上
がりエッジでラッチする。このレジスタ２１１の出力信
号を図１の信号処理器１０７に供給する。
２，図３を参照にして説明する。図３は位相変換器１０
６のタイミング図である。図３のＡは位相制御信号生成
器２０６の出力信号を示す。位相制御信号生成器２０６
は水平同期信号の立ち下がりエッジから一定期間'L'
（ロウレベル）になる信号を生成する。図３のＢは分周
器２０５の出力信号を示す。分周器２０５は入力端子２
０２に供給された選択クロックを１／２の周期に分周す
るが、位相制御信号生成器２０６の出力信号（図３の
Ａ）が'L'の場合は分周器２０５の出力を強制的に'L'に
する。従って分周器２０５の出力信号Ｂは水平同期信号
に対して常にほぼ同じ位相を持っている。図３のＣはレ
ジスタ２０７の出力信号を示し、図３のＤはレジスタ２
０８の出力信号を示す。レジスタ２０７は入力端子２０
３に供給されたディジタル映像信号を分周器２０５から
供給されたクロックの立ち上がりエッジでラッチする。
レジスタ２０８は入力端子２０３に供給されたディジタ
ル映像信号を分周器２０５から供給されたクロックの立
ち下がりエッジでラッチする。図３のＥは位相制御信号
生成器２１０の出力信号を示す。位相制御信号生成器２
１０は水平同期信号の立ち下がりエッジから一定期間'
L'になる信号を生成する。図３のＦは分周器２０９の出
力信号を示す。分周器２０９は入力端子２０４に供給さ
れた基準クロックを１／２の周期に分周するが、位相制
御信号生成器２１０の出力信号（図３のＥ）が'L'の場
合は分周器２０９の出力信号Ｆを強制的に'H'（ハイレ
ベル）にする。図３のＧはセレクタ２１１の出力信号を
示す。セレクタ２１１は分周器２０９の出力信号（図３
のＦ）が'L'の場合はレジスタ２０７の出力信号（図３
のＣ）を出力し、分周器２０９の出力信号が'H'の場合
はレジスタ２０８の出力信号（図３のＤ）を出力する。
図３のＨはレジスタ２１２の出力で出力端子２１３に出
力される信号を示す。（図３内のＨはＳ１が無くなって
いるが水平ブランキング期間の無効デ−タであるため影
響はない。）レジスタ２１２はセレクタ２１１の出力信
号を入力端子２０４に供給された基準クロックの立ち上
がりエッジでラッチする。このレジスタ２１１の出力信
号を図１の信号処理器１０７に供給する。
【００１４】以上のように本実施例によれば、供給され
た基準クロックを一定の時間単位で遅延させ、遅延され
た各クロックの中で水平同期信号の立ち下がりまたは立
ち下がりエッジと最も位相の近いクロックを選択するク
ロック選択手段と、選択クロックを１／２の周期に分周
する第１の分周手段と、水平同期信号から第１の分周手
段で分周されるクロックの位相を制御する信号を生成す
る第１の位相制御信号生成手段と、Ａ／Ｄ変換手段から
供給されたディジタル信号を第１の分周手段で生成され
たクロックの立ち上がりエッジでラッチする第１のラッ
チ手段と、Ａ／Ｄ変換手段から供給されたディジタル信
号を第１の分周手段で生成されたクロックの立ち下がり
エッジでラッチする第２のラッチ手段と、基準クロック
を１／２の周期に分周する第２の分周手段と、水平同期
信号から第２の分周手段で分周されるクロックの位相を
制御する信号を生成する第２の位相制御信号生成手段
と、第２の分周手段で生成されたクロックの極性に基づ
き、第１のラッチ手段の出力信号か第２のラッチ手段の
出力信号かのどちらか一方を選択し出力する選択手段
と、選択手段の出力信号を基準クロックでラッチする第
３のラッチ手段とを持つことで、水平同期信号から生成
した位相制御信号は、１／２周期に分周するクロックの
位相を水平同期信号に対して常に一定にする。よってこ
の分周されたクロックでラッチ及びセレクト動作を行う
ことで、不連続なクロックに同期したディジタル信号
を、位相の異なる連続した基準クロックでラッチするこ
とが可能になる。その結果、後段の信号処理器は連続し
たクロックを用いて信号処理することができ回路の安定
処理を実現することができる。
た基準クロックを一定の時間単位で遅延させ、遅延され
た各クロックの中で水平同期信号の立ち下がりまたは立
ち下がりエッジと最も位相の近いクロックを選択するク
ロック選択手段と、選択クロックを１／２の周期に分周
する第１の分周手段と、水平同期信号から第１の分周手
段で分周されるクロックの位相を制御する信号を生成す
る第１の位相制御信号生成手段と、Ａ／Ｄ変換手段から
供給されたディジタル信号を第１の分周手段で生成され
たクロックの立ち上がりエッジでラッチする第１のラッ
チ手段と、Ａ／Ｄ変換手段から供給されたディジタル信
号を第１の分周手段で生成されたクロックの立ち下がり
エッジでラッチする第２のラッチ手段と、基準クロック
を１／２の周期に分周する第２の分周手段と、水平同期
信号から第２の分周手段で分周されるクロックの位相を
制御する信号を生成する第２の位相制御信号生成手段
と、第２の分周手段で生成されたクロックの極性に基づ
き、第１のラッチ手段の出力信号か第２のラッチ手段の
出力信号かのどちらか一方を選択し出力する選択手段
と、選択手段の出力信号を基準クロックでラッチする第
３のラッチ手段とを持つことで、水平同期信号から生成
した位相制御信号は、１／２周期に分周するクロックの
位相を水平同期信号に対して常に一定にする。よってこ
の分周されたクロックでラッチ及びセレクト動作を行う
ことで、不連続なクロックに同期したディジタル信号
を、位相の異なる連続した基準クロックでラッチするこ
とが可能になる。その結果、後段の信号処理器は連続し
たクロックを用いて信号処理することができ回路の安定
処理を実現することができる。
【００１５】
【発明の効果】以上のように本発明は、不連続なクロッ
クに対して位相の異なる連続したクロックでデータをラ
ッチし直すことができ、後段の信号処理器のタイミング
設計を容易にできる。また、メモリを使用せずに位相差
を吸収することができるため、回路規模の増加を防ぐこ
とができる。
クに対して位相の異なる連続したクロックでデータをラ
ッチし直すことができ、後段の信号処理器のタイミング
設計を容易にできる。また、メモリを使用せずに位相差
を吸収することができるため、回路規模の増加を防ぐこ
とができる。
【図１】本発明の実施例におけるディジタル信号の位相
差吸収装置の構成を示すブロック図
差吸収装置の構成を示すブロック図
【図２】本発明の実施例におけるディジタル信号の位相
差吸収装置の位相変換器の内部構成を示すブロック図
差吸収装置の位相変換器の内部構成を示すブロック図
【図３】本発明の実施例におけるディジタル信号の位相
差吸収装置の位相変換器のタイミング図
差吸収装置の位相変換器のタイミング図
【図４】従来のディジタル信号の位相差吸収装置の構成
を示すブロック図
を示すブロック図
１０１〜１０３ 入力端子 １０４ クロック選択器 １０５ Ａ／Ｄ変換器 １０６ 位相変換器 １０７ 信号処理器 １０８ 出力端子 ２０５，２０９ 分周器 ２０６，２１０ 位相制御信号生成器 ２０７，２０８，２１２ レジスタ ２１１ セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加代 孝男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡 秀美 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (1)
- 【請求項１】 供給された基準クロックを一定の時間単
位で遅延させ、上記遅延された各クロックの中で水平同
期信号の立ち下がりまたは立ち下がりエッジと最も位相
の近いクロックを選択するクロック選択手段と、上記ク
ロック選択手段から供給された選択クロックでアナログ
入力信号をディジタル信号に変換するＡ／Ｄ変換手段
と、上記選択クロックを１／２の周期に分周する第１の
分周手段と、上記水平同期信号から上記第１の分周手段
で分周されるクロックの位相を制御する信号を生成する
第１の位相制御信号生成手段と、上記Ａ／Ｄ変換手段か
ら供給されたディジタル信号を上記第１の分周手段で生
成されたクロックの立ち上がりエッジでラッチする第１
のラッチ手段と、上記Ａ／Ｄ変換手段から供給されたデ
ィジタル信号を上記第１の分周手段で生成されたクロッ
クの立ち下がりエッジでラッチする第２のラッチ手段
と、上記基準クロックを１／２の周期に分周する第２の
分周手段と、上記水平同期信号から上記第２の分周手段
で分周されるクロックの位相を制御する信号を生成する
第２の位相制御信号生成手段と、上記第２の分周手段で
生成されたクロックの極性に基づき、上記第１のラッチ
手段の出力信号か上記第２のラッチ手段の出力信号かの
どちらか一方を選択し出力する選択手段と、上記選択手
段の出力信号を上記基準クロックでラッチする第３のラ
ッチ手段とを備えることを特徴とするディジタル信号の
位相差吸収装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29949194A JPH08163399A (ja) | 1994-12-02 | 1994-12-02 | ディジタル信号の位相差吸収装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29949194A JPH08163399A (ja) | 1994-12-02 | 1994-12-02 | ディジタル信号の位相差吸収装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163399A true JPH08163399A (ja) | 1996-06-21 |
Family
ID=17873264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29949194A Pending JPH08163399A (ja) | 1994-12-02 | 1994-12-02 | ディジタル信号の位相差吸収装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08163399A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603419B2 (en) * | 2000-06-29 | 2003-08-05 | Fujitsu Limited | Data reproduction device with simplified circuit structure |
| US8078900B2 (en) | 2007-08-09 | 2011-12-13 | Panasonic Corporation | Asynchronous absorption circuit with transfer performance optimizing function |
| CN112311391A (zh) * | 2020-10-23 | 2021-02-02 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
-
1994
- 1994-12-02 JP JP29949194A patent/JPH08163399A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603419B2 (en) * | 2000-06-29 | 2003-08-05 | Fujitsu Limited | Data reproduction device with simplified circuit structure |
| US6680684B2 (en) | 2000-06-29 | 2004-01-20 | Fujitsu Limited | Data reproduction device with simplified circuit structure |
| US8078900B2 (en) | 2007-08-09 | 2011-12-13 | Panasonic Corporation | Asynchronous absorption circuit with transfer performance optimizing function |
| CN112311391A (zh) * | 2020-10-23 | 2021-02-02 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
| CN112311391B (zh) * | 2020-10-23 | 2024-01-23 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
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