JPH1056362A - ディジタル信号処理集積回路 - Google Patents
ディジタル信号処理集積回路Info
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- JPH1056362A JPH1056362A JP8227837A JP22783796A JPH1056362A JP H1056362 A JPH1056362 A JP H1056362A JP 8227837 A JP8227837 A JP 8227837A JP 22783796 A JP22783796 A JP 22783796A JP H1056362 A JPH1056362 A JP H1056362A
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- Japan
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- clock
- output
- flip
- flop
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Abstract
(57)【要約】
【課題】ディジタル信号処理集積回路において大規模で
且つ高速になっても、配線長の違いによってデータ信号
がクロック信号に対して遅延せずに位相同期して周辺回
路に伝送する回路方式の提供。 【解決手段】ディジタル信号処理部３においてクロック
１の入力に同期して同じタイプのＦＦ４とＦＦ５からそ
れぞれクロック２とデータ信号が出力され、クロック２
は２分周されクロック１の１／２の周波数になり出力位
相を制御する２逓倍ＰＬＬ７に入力され、クロック３は
位相同期して２逓倍されて出力される結果、出力のクロ
ック信号とデータ信号の位相を合わせることができる。
且つ高速になっても、配線長の違いによってデータ信号
がクロック信号に対して遅延せずに位相同期して周辺回
路に伝送する回路方式の提供。 【解決手段】ディジタル信号処理部３においてクロック
１の入力に同期して同じタイプのＦＦ４とＦＦ５からそ
れぞれクロック２とデータ信号が出力され、クロック２
は２分周されクロック１の１／２の周波数になり出力位
相を制御する２逓倍ＰＬＬ７に入力され、クロック３は
位相同期して２逓倍されて出力される結果、出力のクロ
ック信号とデータ信号の位相を合わせることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理集積回路に関し、特に出力のクロック信号とデータ信
号との位相を合わせるディジタル信号処理集積回路に関
する。
理集積回路に関し、特に出力のクロック信号とデータ信
号との位相を合わせるディジタル信号処理集積回路に関
する。
【０００２】
【従来の技術】最近の集積回路技術において、高集積化
及びデバイスの能力の向上が要求され、ディジタル信号
処理集積回路は、益々大規模で且つ高速になっている。
及びデバイスの能力の向上が要求され、ディジタル信号
処理集積回路は、益々大規模で且つ高速になっている。
【０００３】図４に、従来のディジタル信号処理集積回
路の構成の一例を示す。図４において、２はクロック発
生部、４はフリップフロップ（ＦＦ）、６と１１はバッ
ファ、１２はディジタル信号処理部、１０はディジタル
信号処理集積回路、９は入力部、８は周辺回路をそれぞ
れ示している。
路の構成の一例を示す。図４において、２はクロック発
生部、４はフリップフロップ（ＦＦ）、６と１１はバッ
ファ、１２はディジタル信号処理部、１０はディジタル
信号処理集積回路、９は入力部、８は周辺回路をそれぞ
れ示している。
【０００４】クロック発生部２で生成されたクロック信
号はディジタル信号処理部１２のフリップフロップ４の
入力端Ｃに入力されると共に、バッファ１１の入力端に
入力され、バッファ１１の出力は端子２１を介してクロ
ック信号として取り出される。このクロック信号は、周
辺回路８における端子１９を介して入力部９の入力端Ｃ
２に入力される。
号はディジタル信号処理部１２のフリップフロップ４の
入力端Ｃに入力されると共に、バッファ１１の入力端に
入力され、バッファ１１の出力は端子２１を介してクロ
ック信号として取り出される。このクロック信号は、周
辺回路８における端子１９を介して入力部９の入力端Ｃ
２に入力される。
【０００５】また、ディジタル信号処理部１２において
所望の信号処理がためされた信号はフリップフロップの
データ入力端Ｄに入力され、フリップフロップ４の出力
端Ｑはバッファ６の入力端に入力され、バッファ６の出
力は端子２２を介してデータ信号として取り出される。
このデータ信号は周辺回路８における端子２０を介して
入力部９の入力端Ｑ２に入力される。
所望の信号処理がためされた信号はフリップフロップの
データ入力端Ｄに入力され、フリップフロップ４の出力
端Ｑはバッファ６の入力端に入力され、バッファ６の出
力は端子２２を介してデータ信号として取り出される。
このデータ信号は周辺回路８における端子２０を介して
入力部９の入力端Ｑ２に入力される。
【０００６】ディジタル信号処理集積回路１０の端子２
２から取り出されたデータ信号のタイミングは、端子２
１から取り出されたクロック信号で制御され、周辺回路
８へ伝送される。
２から取り出されたデータ信号のタイミングは、端子２
１から取り出されたクロック信号で制御され、周辺回路
８へ伝送される。
【０００７】
【発明が解決しようとする課題】図４を参照して説明し
た従来のディジタル信号処理集積回路は、大規模で且つ
高速になると、クロック信号とデータ信号の配線長の違
いにより、出力のクロック信号とデータ信号に位相差が
生じる、という問題点を有している。
た従来のディジタル信号処理集積回路は、大規模で且つ
高速になると、クロック信号とデータ信号の配線長の違
いにより、出力のクロック信号とデータ信号に位相差が
生じる、という問題点を有している。
【０００８】図５に、従来のディジタル信号処理回路の
動作の一例を説明するためのタイミングチャートを示
す。図５に示すように、クロック信号の立ち上がりに対
してデータ信号が遅延し、位相がずれてしまう。
動作の一例を説明するためのタイミングチャートを示
す。図５に示すように、クロック信号の立ち上がりに対
してデータ信号が遅延し、位相がずれてしまう。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、大規模で且つ高
速のディジタル信号処理集積回路において、出力のクロ
ック信号とデータ信号との位相を合わせることを可能と
したディジタル信号処理集積回路装置を提供することに
ある。
てなされたものであって、その目的は、大規模で且つ高
速のディジタル信号処理集積回路において、出力のクロ
ック信号とデータ信号との位相を合わせることを可能と
したディジタル信号処理集積回路装置を提供することに
ある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るディジタル信号処理集積回路装置は、
クロック発生手段より出力されたクロックによりデータ
をラッチし、前記クロックを分周してなる分周クロック
を逓倍して前記元のクロックの周波数に戻し、ラッチ手
段から出力されるデータ信号と前記逓倍されてなるクロ
ックとの位相を合わせるようにしたことを特徴とする。
め、本発明に係るディジタル信号処理集積回路装置は、
クロック発生手段より出力されたクロックによりデータ
をラッチし、前記クロックを分周してなる分周クロック
を逓倍して前記元のクロックの周波数に戻し、ラッチ手
段から出力されるデータ信号と前記逓倍されてなるクロ
ックとの位相を合わせるようにしたことを特徴とする。
【００１１】
【発明の実施の形態】本発明の実施の形態の構成につい
て図面を参照して説明する。図１は、本発明の実施の形
態の構成をブロック図にて示したものである。
て図面を参照して説明する。図１は、本発明の実施の形
態の構成をブロック図にて示したものである。
【００１２】図１を参照すると、本発明は、その好まし
い実施の形態において、クロック発生部２、第１のフリ
ップフロップ４、該第１のフリップフロップ４と同じタ
イプ（図１ではＤ型）の第２のフリップフロップ５を備
えたディジタル信号処理部３、出力位相を制御する２逓
倍ＰＬＬ７、バッファ６が同一ディジタル信号処理集積
回路１基板上に形成され、クロック発生部２にて生成さ
れたクロック１は、第１のフリップフロップ４のクロッ
ク入力（Ｃ）に入力されると共に、第２のフリップフロ
ップ５のクロック入力（Ｃ）に入力され、所望のディジ
タル信号処理を行ったデータ信号は第１のフリップフロ
ップ４のデータ入力（Ｄ）に入力され、クロック発生部
２で生成されたクロック信号の入力変化に同期して第２
のフリップフロップ５の出力（Ｑ）、その相補出力（Ｑ
Ｂ）、及び第１のフリップフロップ４の出力（Ｑ）が出
力される。
い実施の形態において、クロック発生部２、第１のフリ
ップフロップ４、該第１のフリップフロップ４と同じタ
イプ（図１ではＤ型）の第２のフリップフロップ５を備
えたディジタル信号処理部３、出力位相を制御する２逓
倍ＰＬＬ７、バッファ６が同一ディジタル信号処理集積
回路１基板上に形成され、クロック発生部２にて生成さ
れたクロック１は、第１のフリップフロップ４のクロッ
ク入力（Ｃ）に入力されると共に、第２のフリップフロ
ップ５のクロック入力（Ｃ）に入力され、所望のディジ
タル信号処理を行ったデータ信号は第１のフリップフロ
ップ４のデータ入力（Ｄ）に入力され、クロック発生部
２で生成されたクロック信号の入力変化に同期して第２
のフリップフロップ５の出力（Ｑ）、その相補出力（Ｑ
Ｂ）、及び第１のフリップフロップ４の出力（Ｑ）が出
力される。
【００１３】第２のフリップフロップ５の相補出力（Ｑ
Ｂ）は第２のフリップフロップ５のデータ入力（Ｄ）に
入力され、第２のフリップフロップ５の出力（Ｑ）は周
波数が２分周されて２逓倍ＰＬＬ７の入力に入力され、
２逓倍ＰＬＬ７の出力からは、第２のフリップフロップ
５の出力から出力された信号に位相同期してその周波数
を２逓倍して出力クロック信号が出力され、第１の端子
１７を介してクロック信号として周辺回路８へ伝送さ
れ、第１のフリップフロップ４の出力（Ｑ）から出力さ
れた信号は、バッファ６の入力に入力され、バッファ６
の出力から出力された出力データ信号は第２の端子１８
を介してデータ信号として周辺回路８へ伝送され、第１
のフリップフロップ４の出力（Ｑ）からバッファ６の入
力までの配線長と、第２のフリップフロップ５の出力
（Ｑ）から２逓倍ＰＬＬ７の入力までの配線長は同じと
されている。
Ｂ）は第２のフリップフロップ５のデータ入力（Ｄ）に
入力され、第２のフリップフロップ５の出力（Ｑ）は周
波数が２分周されて２逓倍ＰＬＬ７の入力に入力され、
２逓倍ＰＬＬ７の出力からは、第２のフリップフロップ
５の出力から出力された信号に位相同期してその周波数
を２逓倍して出力クロック信号が出力され、第１の端子
１７を介してクロック信号として周辺回路８へ伝送さ
れ、第１のフリップフロップ４の出力（Ｑ）から出力さ
れた信号は、バッファ６の入力に入力され、バッファ６
の出力から出力された出力データ信号は第２の端子１８
を介してデータ信号として周辺回路８へ伝送され、第１
のフリップフロップ４の出力（Ｑ）からバッファ６の入
力までの配線長と、第２のフリップフロップ５の出力
（Ｑ）から２逓倍ＰＬＬ７の入力までの配線長は同じと
されている。
【００１４】これにより、周辺回路８へ伝送される出力
クロック信号と出力データ信号との位相合せが行われ
る。
クロック信号と出力データ信号との位相合せが行われ
る。
【００１５】次に、本発明の実施例を図面を参照して以
下に説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、本実施例に係るディジタ
ル信号処理集積回路１は、クロック発生部２、ディジタ
ル信号処理部３、第１、第２のフリップフロップ（Ｄ型
ＦＦ）４、５、バッファ６、出力位相を制御する２逓倍
ＰＬＬ（位相同期ループ）７、端子１７、１８を備え、
また周辺回路８は、図３に示した従来技術と同様の構成
とされ、入力部９、端子１９、２０を備えている。
下に説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、本実施例に係るディジタ
ル信号処理集積回路１は、クロック発生部２、ディジタ
ル信号処理部３、第１、第２のフリップフロップ（Ｄ型
ＦＦ）４、５、バッファ６、出力位相を制御する２逓倍
ＰＬＬ（位相同期ループ）７、端子１７、１８を備え、
また周辺回路８は、図３に示した従来技術と同様の構成
とされ、入力部９、端子１９、２０を備えている。
【００１６】クロック発生部２から生成されたクロック
１は、ディジタル信号処理部３における第１のフリップ
フロップ４のクロック入力端Ｃに入力されると共に、第
２のフリップフロップ５のクロック入力端Ｃに入力さ
れ、第２のフリップフロップ５の出力端ＱＢ（出力Ｑの
相補出力）は、第２のフリップフロップ５のデータ入力
端Ｄに接続され、これにより出力端Ｑからはクロック１
を１／２分周したクロック２が出力される。
１は、ディジタル信号処理部３における第１のフリップ
フロップ４のクロック入力端Ｃに入力されると共に、第
２のフリップフロップ５のクロック入力端Ｃに入力さ
れ、第２のフリップフロップ５の出力端ＱＢ（出力Ｑの
相補出力）は、第２のフリップフロップ５のデータ入力
端Ｄに接続され、これにより出力端Ｑからはクロック１
を１／２分周したクロック２が出力される。
【００１７】第２のフリップフロップ５の出力端Ｑから
出力されたクロック２は、２逓倍ＰＬＬ７に入力され、
２逓倍ＰＬＬ７の出力は端子１７を介してクロック３と
して取り出され、周辺回路８における端子１９を介して
入力部９の入力端Ｃ２に入力される。
出力されたクロック２は、２逓倍ＰＬＬ７に入力され、
２逓倍ＰＬＬ７の出力は端子１７を介してクロック３と
して取り出され、周辺回路８における端子１９を介して
入力部９の入力端Ｃ２に入力される。
【００１８】また、ディジタル信号処理部１２において
不図示の内部回路により所望の信号処理を行った信号
は、第１のフリップフロップ４のデータ入力端Ｄに入力
され、第１のフリップフロップ４の出力端Ｑから出力さ
れた信号はバッファ６の入力端に入力され、バッファ６
の出力は端子１８を介してデータ信号として取り出さ
れ、周辺回路８における端子２０を介して入力部９の入
力端Ｑ２に入力される。
不図示の内部回路により所望の信号処理を行った信号
は、第１のフリップフロップ４のデータ入力端Ｄに入力
され、第１のフリップフロップ４の出力端Ｑから出力さ
れた信号はバッファ６の入力端に入力され、バッファ６
の出力は端子１８を介してデータ信号として取り出さ
れ、周辺回路８における端子２０を介して入力部９の入
力端Ｑ２に入力される。
【００１９】ここでディジタル信号処理部３における第
２のフリップフロップの出力端Ｑから出力され、２逓倍
ＰＬＬ７の入力端に入力されるクロック２の信号の配線
長と第１のフリップフロップの出力端Ｑから出力されバ
ッファ６の入力端に入力されるデータ信号の配線長は同
一とされている。
２のフリップフロップの出力端Ｑから出力され、２逓倍
ＰＬＬ７の入力端に入力されるクロック２の信号の配線
長と第１のフリップフロップの出力端Ｑから出力されバ
ッファ６の入力端に入力されるデータ信号の配線長は同
一とされている。
【００２０】第２のフリップフロップ５においてクロッ
ク１の動作周波数ｆＭＨｚは２分周され、クロック２の
周波数は（１／２）ｆＭＨｚになり、２逓倍ＰＬＬ７に
入力される。
ク１の動作周波数ｆＭＨｚは２分周され、クロック２の
周波数は（１／２）ｆＭＨｚになり、２逓倍ＰＬＬ７に
入力される。
【００２１】入力クロックの周波数を２逓倍する２逓倍
ＰＬＬ７において、立ち下がり又は立ち上がりにロック
して位相同期してクロック３が出力され、このクロック
３の周波数は２逓倍されｆＭＨｚとされている。
ＰＬＬ７において、立ち下がり又は立ち上がりにロック
して位相同期してクロック３が出力され、このクロック
３の周波数は２逓倍されｆＭＨｚとされている。
【００２２】ディジタル信号処理集積回路１の端子１８
から取り出されたデータ信号のタイミングは、端子１７
から取り出されたクロック信号で制御され、周辺回路８
へ伝送される。
から取り出されたデータ信号のタイミングは、端子１７
から取り出されたクロック信号で制御され、周辺回路８
へ伝送される。
【００２３】上述した本発明の実施の形態の動作を示す
タイミングチャートを図２（Ａ）に示す。図１と図２
（Ａ）を参照して、クロック１の入力の立ち上がりに同
期して第１のフリップフロップ４の出力端Ｑからはデー
タ信号（データＳ）、第２のフリップフロップ５の出力
端Ｑからはクロック２（クロック２Ｓ）が出力される。
タイミングチャートを図２（Ａ）に示す。図１と図２
（Ａ）を参照して、クロック１の入力の立ち上がりに同
期して第１のフリップフロップ４の出力端Ｑからはデー
タ信号（データＳ）、第２のフリップフロップ５の出力
端Ｑからはクロック２（クロック２Ｓ）が出力される。
【００２４】第２のフリップフロップ５の出力端ＱＢの
値がデータ入力端Ｄに再入力されることによって、第２
のフリップフロップ５の出力端Ｑから出力されるクロッ
ク２の周波数は、２分周されクロック１の１／２の周波
数になり、２逓倍ＰＬＬ７に入力され、２逓倍ＰＬＬ７
から立ち上がりにロックして位相同期して出力されたク
ロック３の周波数は、２逓倍されてクロック２の２倍の
周波数になる。
値がデータ入力端Ｄに再入力されることによって、第２
のフリップフロップ５の出力端Ｑから出力されるクロッ
ク２の周波数は、２分周されクロック１の１／２の周波
数になり、２逓倍ＰＬＬ７に入力され、２逓倍ＰＬＬ７
から立ち上がりにロックして位相同期して出力されたク
ロック３の周波数は、２逓倍されてクロック２の２倍の
周波数になる。
【００２５】このようにして、端子１７、１８から出力
されるクロック３と、データ信号と、の位相を合わせ同
期を取ることができる。
されるクロック３と、データ信号と、の位相を合わせ同
期を取ることができる。
【００２６】また、実施の形態においては、データ信号
ラッチ用のフリップフロップ４と同型のフリップフロッ
プ５でクロック１の分周回路を構成し、クロック側を入
力クロックの立ち上がり又は立ち下がりでロックするＰ
ＬＬを用いて逓倍し、元の周波数に戻すと共に、図２
（Ｂ）に示すように、クロックの１／２分周回路から２
逓倍ＰＬＬ７への配線長分クロック２Ｅの位相が第１の
フリップフロップ４の出力であるデータＳよりも位相が
遅れている場合にも、クロック波形（図１のクロック２
Ｅ）との位相差をなくして端子１７から出力するクロッ
ク３と位相を合わせるようにされており、端子１７、端
子１６から出力されるクロック３とデータ信号との位相
が合っている。
ラッチ用のフリップフロップ４と同型のフリップフロッ
プ５でクロック１の分周回路を構成し、クロック側を入
力クロックの立ち上がり又は立ち下がりでロックするＰ
ＬＬを用いて逓倍し、元の周波数に戻すと共に、図２
（Ｂ）に示すように、クロックの１／２分周回路から２
逓倍ＰＬＬ７への配線長分クロック２Ｅの位相が第１の
フリップフロップ４の出力であるデータＳよりも位相が
遅れている場合にも、クロック波形（図１のクロック２
Ｅ）との位相差をなくして端子１７から出力するクロッ
ク３と位相を合わせるようにされており、端子１７、端
子１６から出力されるクロック３とデータ信号との位相
が合っている。
【００２７】図３を参照して、本発明の第２の実施の形
態においては、図１に示した前記第１の実施の形態のデ
ィジタル信号処理部の第２のフリップフロップ５の代わ
りに、Ｎ（＞２）分周回路１５、２逓倍ＰＬＬ７の代わ
りに出力位相を制御するＮ（＞２）逓倍ＰＬＬ１６を備
えている。
態においては、図１に示した前記第１の実施の形態のデ
ィジタル信号処理部の第２のフリップフロップ５の代わ
りに、Ｎ（＞２）分周回路１５、２逓倍ＰＬＬ７の代わ
りに出力位相を制御するＮ（＞２）逓倍ＰＬＬ１６を備
えている。
【００２８】クロック発生部２からのクロック１は、デ
ィジタル信号処理部１４におけるＮ分周回路１５の入力
端Ｃに入力され、入力端Ｃから入力された入力クロック
１をＮ分周し、第１のフリップフロップ４と同じ同期を
取って出力するＮ分周回路１５のクロック出力端ＱＯか
ら出力されたクロック４を、Ｎ逓倍ＰＬＬ１６に入力
し、クロック４の周波数をＮ逓倍するＮ逓倍ＰＬＬ１６
の出力から立ち上がり又は立ち下がりにロックして位相
同期してＮ逓倍されクロック３として出力される。
ィジタル信号処理部１４におけるＮ分周回路１５の入力
端Ｃに入力され、入力端Ｃから入力された入力クロック
１をＮ分周し、第１のフリップフロップ４と同じ同期を
取って出力するＮ分周回路１５のクロック出力端ＱＯか
ら出力されたクロック４を、Ｎ逓倍ＰＬＬ１６に入力
し、クロック４の周波数をＮ逓倍するＮ逓倍ＰＬＬ１６
の出力から立ち上がり又は立ち下がりにロックして位相
同期してＮ逓倍されクロック３として出力される。
【００２９】この結果、出力のクロック３とデータ信号
の同期は取れ位相を合わせることができる。
の同期は取れ位相を合わせることができる。
【００３０】このようにすれば、ディジタル信号処理集
積回路において他にクロック１をＮ分周又はＮ逓倍され
たクロック信号を取り出して利用することも可能であ
る。
積回路において他にクロック１をＮ分周又はＮ逓倍され
たクロック信号を取り出して利用することも可能であ
る。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ディジタル信号処理集積回路において、出力のクロック
信号とデータ信号の位相合せを行うことを可能とし、デ
ィジタル信号処理集積回路が大規模で且つ高速になって
も、データ信号がクロック信号に対して遅延せずに周辺
回路に伝送され、同期を正しく制御することができると
いう効果を奏する。
ディジタル信号処理集積回路において、出力のクロック
信号とデータ信号の位相合せを行うことを可能とし、デ
ィジタル信号処理集積回路が大規模で且つ高速になって
も、データ信号がクロック信号に対して遅延せずに周辺
回路に伝送され、同期を正しく制御することができると
いう効果を奏する。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第１の実施例の動作を示すタイミング
チャートである。
チャートである。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】従来技術の構成を示すブロック図である。
【図５】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
１、１０、１３ ディジタル信号処理集積回路 ２ クロック発生部 ３、１２、１４ ディジタル信号処理部 ４、５ ＦＦ ６、１１ バッファ ７ ２逓倍ＰＬＬ ８ 周辺回路 ９ 入力部 １５ Ｎ分周回路 １６ Ｎ逓倍ＰＬＬ １７〜２４ 端子
Claims (2)
- 【請求項１】クロック発生手段より出力されたクロック
によりデータをラッチし、 前記クロックを分周してなる分周クロックを逓倍して前
記元のクロックの周波数に戻し、ラッチ手段から出力さ
れるデータ信号と前記逓倍されてなるクロックとの位相
を合わせるようにしたことを特徴とするディジタル信号
処理集積回路装置。 - 【請求項２】クロック発生手段、第１のフリップフロッ
プ、該第１のフリップフロップと同じタイプの第２のフ
リップフロップ、出力位相を制御する２逓倍位相同期ル
ープ（ＰＬＬ）、及びバッファが同一ディジタル信号処
理集積回路基板上に形成され、 前記クロック発生手段にて生成されたクロック信号は、
前記第１のフリップフロップのクロック入力端に入力さ
れると共に、前記第２のフリップフロップのクロック入
力端に入力され、 所望のディジタル信号処理がなされたデータ信号は前記
第１のフリップフロップのデータ入力端に入力され、 前記クロック発生手段にて生成されたクロック信号の入
力変化に同期して前記第２のフリップフロップの出力端
及び相補出力端、及び前記第１のフリップフロップの出
力端から出力がなされ、 前記第２のフリップフロップの相補出力端は前記第２の
フリップフロップのデータ入力端に帰還入力され、 該第２のフリップフロップの出力端は周波数を２分周さ
れて前記２逓倍ＰＬＬの入力端に入力され、 該２逓倍ＰＬＬの出力端から前記第２のフリップフロッ
プの出力端から出力された信号に位相同期して周波数を
２逓倍して出力された出力クロック信号が第１の端子を
介して周辺回路へ伝送され、 前記第１のフリップフロップの出力端から出力された信
号は、前記バッファの入力に入力され、該バッファの出
力から出力された出力データ信号は第２の端子を介して
前記周辺回路へ伝送され、 前記第１のフリップフロップの出力端から前記バッファ
の入力端までの配線長と、前記第２のフリップフロップ
の出力端から前記２逓倍ＰＬＬの入力端までの配線長は
同じとされ、 前記周辺回路へ伝送される前記出力クロック信号と前記
出力データ信号との位相を合わせることを特徴とするデ
ィジタル信号処理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227837A JPH1056362A (ja) | 1996-08-09 | 1996-08-09 | ディジタル信号処理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227837A JPH1056362A (ja) | 1996-08-09 | 1996-08-09 | ディジタル信号処理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056362A true JPH1056362A (ja) | 1998-02-24 |
Family
ID=16867153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227837A Pending JPH1056362A (ja) | 1996-08-09 | 1996-08-09 | ディジタル信号処理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374159A (ja) * | 2001-06-12 | 2002-12-26 | Fujitsu Ltd | 出力回路 |
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
-
1996
- 1996-08-09 JP JP8227837A patent/JPH1056362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374159A (ja) * | 2001-06-12 | 2002-12-26 | Fujitsu Ltd | 出力回路 |
| JP4649064B2 (ja) * | 2001-06-12 | 2011-03-09 | 富士通セミコンダクター株式会社 | 出力回路 |
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
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