JP3031859B2 - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JP3031859B2 JP3031859B2 JP8064755A JP6475596A JP3031859B2 JP 3031859 B2 JP3031859 B2 JP 3031859B2 JP 8064755 A JP8064755 A JP 8064755A JP 6475596 A JP6475596 A JP 6475596A JP 3031859 B2 JP3031859 B2 JP 3031859B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ビット位相同期回
路に関し、例えば、伝送システムや交換システムなどの
高速データ伝送におけるビット位相同期に好適なもので
ある。
路に関し、例えば、伝送システムや交換システムなどの
高速データ伝送におけるビット位相同期に好適なもので
ある。
【０００２】
【従来の技術】一般に、ビット位相同期回路の技術とし
て、例えば、多相クロックからデータとのタイミングが
適正と判定される位相のクロックを選択する方式があ
る。この方式の技術の概要を図２の説明図を用いて説明
する。この図２において、多相クロックはセレクタ回路
Ａに入力され、このセレクタ回路Ａではセレクタ制御信
号に従って入力されている多相クロックの内の一つのク
ロックを出力し、そのクロックはタイミング判定回路Ｂ
に入力され、受信データはタイミング判定回路Ｂに入力
される。このタイミング判定回路Ｂでは入力クロックと
入力データのタイミングが適正か否かを判定し、その判
定結果信号を出力し、その判定結果信号はクロック選択
制御回路Ｃに入力される。このクロック選択制御回路Ｃ
では判定結果信号からセレクタ制御信号を生成してセレ
クタ回路Ａに出力する。このような動作を繰り返すこと
によってビット位相同期を確立している。
て、例えば、多相クロックからデータとのタイミングが
適正と判定される位相のクロックを選択する方式があ
る。この方式の技術の概要を図２の説明図を用いて説明
する。この図２において、多相クロックはセレクタ回路
Ａに入力され、このセレクタ回路Ａではセレクタ制御信
号に従って入力されている多相クロックの内の一つのク
ロックを出力し、そのクロックはタイミング判定回路Ｂ
に入力され、受信データはタイミング判定回路Ｂに入力
される。このタイミング判定回路Ｂでは入力クロックと
入力データのタイミングが適正か否かを判定し、その判
定結果信号を出力し、その判定結果信号はクロック選択
制御回路Ｃに入力される。このクロック選択制御回路Ｃ
では判定結果信号からセレクタ制御信号を生成してセレ
クタ回路Ａに出力する。このような動作を繰り返すこと
によってビット位相同期を確立している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従来の回路構成では、セレクタ回路Ａによってクロック
の切り替えを行っているため、一般的なセレクタ制御で
はクロックにノイズが重畳してしまい、これを防ぐため
には、セレクタ制御を複雑にすることと、クロック選択
制御回路及びセレクタ回路をタイミング調整のために精
巧に作り込むことが必要となり、このような技術は非常
に難易度の高い技術であり、実現が非常に困難であると
いう問題がある。
従来の回路構成では、セレクタ回路Ａによってクロック
の切り替えを行っているため、一般的なセレクタ制御で
はクロックにノイズが重畳してしまい、これを防ぐため
には、セレクタ制御を複雑にすることと、クロック選択
制御回路及びセレクタ回路をタイミング調整のために精
巧に作り込むことが必要となり、このような技術は非常
に難易度の高い技術であり、実現が非常に困難であると
いう問題がある。
【０００４】また最近は、パースト伝送を適用する通信
システムの構築が提案されている。例えば、このような
提案の例として、次のような文献がある。 文献：電子情報通信学会、１９９５年９月技術研究報
告、ＳＳＥ９５−８３、ＩＮ−９５−５４、ＣＳ９５−
１０３、『高速ＰＤＳシステムにおけるバースト伝送対
応ビット同期回路』、岩村 篤、芦 賢浩。
システムの構築が提案されている。例えば、このような
提案の例として、次のような文献がある。 文献：電子情報通信学会、１９９５年９月技術研究報
告、ＳＳＥ９５−８３、ＩＮ−９５−５４、ＣＳ９５−
１０３、『高速ＰＤＳシステムにおけるバースト伝送対
応ビット同期回路』、岩村 篤、芦 賢浩。
【０００５】このような従来の技術では、伝送レートの
整数倍の高速クロックを分周して多相クロックを生成
し、リセット信号の入力後にその多相クロックによって
伝送データをサンプリングし、各位相のサンプリングデ
ータから伝送データの変化点を検出し、その結果から安
定と判断される位相でサンプリングしたデータを選択し
ていた。
整数倍の高速クロックを分周して多相クロックを生成
し、リセット信号の入力後にその多相クロックによって
伝送データをサンプリングし、各位相のサンプリングデ
ータから伝送データの変化点を検出し、その結果から安
定と判断される位相でサンプリングしたデータを選択し
ていた。
【０００６】しかしながら、上記構成の回路では、伝送
レートの整数倍の高速クロックが必要であることから、
ＬＳＩ等に回路を構成する高速デバイスが必然的に高価
になる。
レートの整数倍の高速クロックが必要であることから、
ＬＳＩ等に回路を構成する高速デバイスが必然的に高価
になる。
【０００７】また、ビット位相同期動作は、バーストセ
ルの境界に入力されるリセット信号によってリセットさ
れ、その後入力されるバーストセルの変化点によってビ
ット位相同期を確立し、次のリセット信号が入力される
までその状態を保持するので、ビット位相同期回路で使
用しているクロック周波数と伝送レートとを高精度に一
致させるか、或いは周波数差によって同期外れが生じな
いようにバーストセルのセル長を短く設定することが必
要であった。
ルの境界に入力されるリセット信号によってリセットさ
れ、その後入力されるバーストセルの変化点によってビ
ット位相同期を確立し、次のリセット信号が入力される
までその状態を保持するので、ビット位相同期回路で使
用しているクロック周波数と伝送レートとを高精度に一
致させるか、或いは周波数差によって同期外れが生じな
いようにバーストセルのセル長を短く設定することが必
要であった。
【０００８】このため、連続的な伝送データに対するビ
ット位相同期以上に厳しいバーストデータに対するビッ
ト位相同期を非常に短い周期で行い得ることも必要とさ
れてきている。
ット位相同期以上に厳しいバーストデータに対するビッ
ト位相同期を非常に短い周期で行い得ることも必要とさ
れてきている。
【０００９】以上のようなことから、どのような位相で
受信データが取り込まれても、簡単な構成で非常に迅速
に、しかも安定的にビット位相同期がとれた同期データ
と同期クロックとを出力することができるビット位相同
期回路の提供が要請されている。
受信データが取り込まれても、簡単な構成で非常に迅速
に、しかも安定的にビット位相同期がとれた同期データ
と同期クロックとを出力することができるビット位相同
期回路の提供が要請されている。
【００１０】
【課題を解決するための手段】そこで、第１の発明は、
受信データと、この受信データのビット速度のａ倍（ａ
は自然数）又は１／ａ倍のクロック周波数の所定位相の
第１のクロックとのビット位相同期をとるビット位相同
期回路において、以下の特徴的な構成で上述の課題を解
決する。
受信データと、この受信データのビット速度のａ倍（ａ
は自然数）又は１／ａ倍のクロック周波数の所定位相の
第１のクロックとのビット位相同期をとるビット位相同
期回路において、以下の特徴的な構成で上述の課題を解
決する。
【００１１】即ち、第１の発明は、第１のクロックのク
ロック周波数のｍ倍（ｍ＞０）の周波数の基準クロック
から受信データのビット速度のａ倍又は１／ａ倍のクロ
ック周波数で、しかも受信データの１ビット幅をｎ（ｎ
は２以上の自然数）相に移相したｎ相のクロックをＰＬ
Ｌ（フェーズロックドループ）回路で生成すると共に、
このＰＬＬ回路で周波数制御信号を生成する『ｎ相クロ
ック生成手段』と、ｎ相のクロックのいずれかの位相の
クロックを選択制御信号によって選択出力する『選択手
段』と、選択手段で選択出力されたクロックを位相制御
信号として取り込むと共に、周波数制御信号も取り込
み、リセットＶＣＯ（電圧制御発振）回路で位相制御と
周波数制御とを行いながら上記第１のクロックを生成す
る『クロック生成手段』と、第１のクロックで受信デー
タをラッチしてビット位相同期データを出力すると共
に、第１のクロックと受信データとの位相差を検出しこ
れを位相差信号として出力する『タイミング判定出力手
段』と、位相差信号およびｎ相クロックを基に選択制御
信号を生成し、選択手段に与える『選択制御手段』とを
備える。
ロック周波数のｍ倍（ｍ＞０）の周波数の基準クロック
から受信データのビット速度のａ倍又は１／ａ倍のクロ
ック周波数で、しかも受信データの１ビット幅をｎ（ｎ
は２以上の自然数）相に移相したｎ相のクロックをＰＬ
Ｌ（フェーズロックドループ）回路で生成すると共に、
このＰＬＬ回路で周波数制御信号を生成する『ｎ相クロ
ック生成手段』と、ｎ相のクロックのいずれかの位相の
クロックを選択制御信号によって選択出力する『選択手
段』と、選択手段で選択出力されたクロックを位相制御
信号として取り込むと共に、周波数制御信号も取り込
み、リセットＶＣＯ（電圧制御発振）回路で位相制御と
周波数制御とを行いながら上記第１のクロックを生成す
る『クロック生成手段』と、第１のクロックで受信デー
タをラッチしてビット位相同期データを出力すると共
に、第１のクロックと受信データとの位相差を検出しこ
れを位相差信号として出力する『タイミング判定出力手
段』と、位相差信号およびｎ相クロックを基に選択制御
信号を生成し、選択手段に与える『選択制御手段』とを
備える。
【００１２】このような構成を採ることで、第１のクロ
ックと受信データとの位相差を検出しながら、この位相
差信号およびｎ相のクロックによってｎ相のクロックの
いずれかの位相のクロックを選択するための選択制御信
号を最適に生成して、この信号によって常に位相調整を
しながら第１のクロックと受信データとのビット位相同
期を安定に維持することができる。また、上記位相制御
信号に異常が発生しても周波数制御信号によって自走発
振させて第１のクロックを生成することもできる。
ックと受信データとの位相差を検出しながら、この位相
差信号およびｎ相のクロックによってｎ相のクロックの
いずれかの位相のクロックを選択するための選択制御信
号を最適に生成して、この信号によって常に位相調整を
しながら第１のクロックと受信データとのビット位相同
期を安定に維持することができる。また、上記位相制御
信号に異常が発生しても周波数制御信号によって自走発
振させて第１のクロックを生成することもできる。
【００１３】従って、どのような位相で受信データが取
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとることができる。このた
め、高速のデータ伝送におけるビット位相同期には特に
効果を発揮する。
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとることができる。このた
め、高速のデータ伝送におけるビット位相同期には特に
効果を発揮する。
【００１４】また、第２の発明は、同じビット速度の複
数の受信データからなるパラレル受信データに対するビ
ット位相同期を行う回路であって、パラレル受信データ
と、各受信データのビット速度のａ倍（ａは自然数）又
は１／ａ倍のクロック周波数の所定位相の第１のクロッ
クとのビット位相同期をとって同期状態にするビット位
相同期回路である。
数の受信データからなるパラレル受信データに対するビ
ット位相同期を行う回路であって、パラレル受信データ
と、各受信データのビット速度のａ倍（ａは自然数）又
は１／ａ倍のクロック周波数の所定位相の第１のクロッ
クとのビット位相同期をとって同期状態にするビット位
相同期回路である。
【００１５】具体的には、この第２の発明は、上述の第
１の発明のビット位相同期回路でパラレル受信データの
内のいずれか一つの受信データに対するビット位相同期
をとり、その他の残りの受信データに対して、第１のク
ロックを用いてラッチ出力して、それぞれの受信データ
に対するビット位相同期データを出力する。
１の発明のビット位相同期回路でパラレル受信データの
内のいずれか一つの受信データに対するビット位相同期
をとり、その他の残りの受信データに対して、第１のク
ロックを用いてラッチ出力して、それぞれの受信データ
に対するビット位相同期データを出力する。
【００１６】このような構成を採ることで、パラレル受
信データの内のいずれか一つの受信データに対するビッ
ト位相同期をとることで、全体のパラレル受信データに
対するビット位相同期を、非常に安定的に、しかも簡単
な構成で非常に迅速に行うことができる。
信データの内のいずれか一つの受信データに対するビッ
ト位相同期をとることで、全体のパラレル受信データに
対するビット位相同期を、非常に安定的に、しかも簡単
な構成で非常に迅速に行うことができる。
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。 『本発明のビット位相同期回路の第１の実施の形態』：
図１は、ビット位相同期回路の機能構成図である。この
図１において、ビット位相同期回路は、逓倍ＰＬＬ回路
２と、セレクタ３と、リセットＶＣＯ回路４と、タイミ
ング判定回路５と、セレクタ制御回路６とから構成され
ている。
図面を用いて説明する。 『本発明のビット位相同期回路の第１の実施の形態』：
図１は、ビット位相同期回路の機能構成図である。この
図１において、ビット位相同期回路は、逓倍ＰＬＬ回路
２と、セレクタ３と、リセットＶＣＯ回路４と、タイミ
ング判定回路５と、セレクタ制御回路６とから構成され
ている。
【００２１】逓倍ＰＬＬ回路２は、基準クロック入力端
子１からのクロックを基準クロック入力端子に取り込
む。このクロックは受信データのビットレートと同じ周
波数のｍ倍（ｍ＞０）である。この逓倍ＰＬＬ回路２
は、受信データのビットレートと同じ周波数のクロック
を生成する。しかも、この逓倍ＰＬＬ回路２は、リング
オシレータ等の多相クロックを生成できるＶＣＯを用い
て逓倍クロックの１クロック幅をｎ等分した位相差の多
相クロックを、多相クロック出力端子（１〜ｎ）から出
力する。この多相クロックの位相関係は、多相クロック
１を位相の先頭とし、引数が大きくなるほど位相は遅れ
たものである。また、この逓倍ＰＬＬ回路２は、ＶＣＯ
の周波数を制御している制御電圧をリセットＶＣＯ回路
４に与えるために周波数制御電圧出力端子から出力す
る。
子１からのクロックを基準クロック入力端子に取り込
む。このクロックは受信データのビットレートと同じ周
波数のｍ倍（ｍ＞０）である。この逓倍ＰＬＬ回路２
は、受信データのビットレートと同じ周波数のクロック
を生成する。しかも、この逓倍ＰＬＬ回路２は、リング
オシレータ等の多相クロックを生成できるＶＣＯを用い
て逓倍クロックの１クロック幅をｎ等分した位相差の多
相クロックを、多相クロック出力端子（１〜ｎ）から出
力する。この多相クロックの位相関係は、多相クロック
１を位相の先頭とし、引数が大きくなるほど位相は遅れ
たものである。また、この逓倍ＰＬＬ回路２は、ＶＣＯ
の周波数を制御している制御電圧をリセットＶＣＯ回路
４に与えるために周波数制御電圧出力端子から出力す
る。
【００２２】セレクタ制御回路６は、多相クロック入力
端子に逓倍ＰＬＬ回路２からの多相クロックを取り込む
と共に、タイミング判定回路５からの判定結果信号を判
定結果信号入力端子に取り込み、選択制御信号を出力す
る。セレクタ制御回路６は、セレクタ３の選択制御信号
を変化させたときから、タイミング判定回路５の判定結
果信号に正確に反映されるための保持時間をとり、その
後に入力される判定結果信号に対応して選択制御信号を
出力する。
端子に逓倍ＰＬＬ回路２からの多相クロックを取り込む
と共に、タイミング判定回路５からの判定結果信号を判
定結果信号入力端子に取り込み、選択制御信号を出力す
る。セレクタ制御回路６は、セレクタ３の選択制御信号
を変化させたときから、タイミング判定回路５の判定結
果信号に正確に反映されるための保持時間をとり、その
後に入力される判定結果信号に対応して選択制御信号を
出力する。
【００２３】この選択制御信号は、セレクタ３の被選択
信号１〜ｎに対して個別に出力し、個別に制御できるよ
うに出力する信号である。また、セレクタ制御回路６の
保護時間は、セレクタ制御回路６からセレクタ３、リセ
ットＶＣＯ回路４、タイミング判定回路５、セレクタ制
御回路６までの経路のフィードバック時間以上が必要と
なる。このフィードバック時間は、リセットＶＣＯ回路
４とタイミング判定回路５の構成によるが、逓倍ＰＬＬ
回路２の発振クロックの３〜１０周期幅での短いフィー
ドバック時間が可能となる。
信号１〜ｎに対して個別に出力し、個別に制御できるよ
うに出力する信号である。また、セレクタ制御回路６の
保護時間は、セレクタ制御回路６からセレクタ３、リセ
ットＶＣＯ回路４、タイミング判定回路５、セレクタ制
御回路６までの経路のフィードバック時間以上が必要と
なる。このフィードバック時間は、リセットＶＣＯ回路
４とタイミング判定回路５の構成によるが、逓倍ＰＬＬ
回路２の発振クロックの３〜１０周期幅での短いフィー
ドバック時間が可能となる。
【００２４】セレクタ３は、逓倍ＰＬＬ回路２からの多
相クロックを取り込むと共に、セレクタ制御回路６から
の選択制御信号によって、多相クロックのいずれかの位
相のクロックを選択して信号出力端子から出力する。
相クロックを取り込むと共に、セレクタ制御回路６から
の選択制御信号によって、多相クロックのいずれかの位
相のクロックを選択して信号出力端子から出力する。
【００２５】リセットＶＣＯ回路４は、図３に示すよう
にタイミング情報を持ち、パルス信号を入力し、そのパ
ルスによって直接的にＶＣＯの発振位相を進めたり、遅
らせたりする制御ができ、その制御応答時間は、発振ク
ロックの１〜５周期幅という短い時間で、入力されたパ
ルス信号に対応した位相の出力クロックを生成すること
ができるＶＣＯである。このようなリセットＶＣＯの具
体的な構成については、文献：特開平５−２２７１４５
号公報『クロック発振回路及びクロック抽出回路』、特
開平７−７４７３７号公報『クロック抽出回路及び発振
回路』、特願平６−３８５８０号『クロック発振回路及
びクロック発振回路に用いるゲート回路』の明細書及び
図面、特願平７−３５６６９号『クロック発振回路とそ
れを用いた電圧制御発振回路』の明細書及び図面などに
示されている。
にタイミング情報を持ち、パルス信号を入力し、そのパ
ルスによって直接的にＶＣＯの発振位相を進めたり、遅
らせたりする制御ができ、その制御応答時間は、発振ク
ロックの１〜５周期幅という短い時間で、入力されたパ
ルス信号に対応した位相の出力クロックを生成すること
ができるＶＣＯである。このようなリセットＶＣＯの具
体的な構成については、文献：特開平５−２２７１４５
号公報『クロック発振回路及びクロック抽出回路』、特
開平７−７４７３７号公報『クロック抽出回路及び発振
回路』、特願平６−３８５８０号『クロック発振回路及
びクロック発振回路に用いるゲート回路』の明細書及び
図面、特願平７−３５６６９号『クロック発振回路とそ
れを用いた電圧制御発振回路』の明細書及び図面などに
示されている。
【００２６】このリセットＶＣＯ回路４は、具体的には
セレクタ３からのクロックを位相制御信号入力端子に取
り込むと共に、逓倍ＰＬＬ回路２からの周波数制御電圧
信号を取り込み、位相制御信号のパルス位相によって出
力クロックの位相が強制的に制御され、ｎ相の位相を持
つパルス信号を入力することによって、それぞれに対応
したｎ相の出力クロックが生成される。また、リセット
ＶＣＯ回路４は、位相制御信号が入力されていない場合
には、逓倍ＰＬＬ回路２からの周波数制御電圧信号によ
って決まる周波数で自走発振を行う。ここで、逓倍ＰＬ
Ｌ回路を構成するＶＣＯと、リセットＶＣＯ回路４を構
成するＶＣＯとを同じ回路構成にすることで、リセット
ＶＣＯ４は、逓倍ＰＬＬ回路２の発振周波数と、ほぼ一
致した周波数で自走発振を行う。
セレクタ３からのクロックを位相制御信号入力端子に取
り込むと共に、逓倍ＰＬＬ回路２からの周波数制御電圧
信号を取り込み、位相制御信号のパルス位相によって出
力クロックの位相が強制的に制御され、ｎ相の位相を持
つパルス信号を入力することによって、それぞれに対応
したｎ相の出力クロックが生成される。また、リセット
ＶＣＯ回路４は、位相制御信号が入力されていない場合
には、逓倍ＰＬＬ回路２からの周波数制御電圧信号によ
って決まる周波数で自走発振を行う。ここで、逓倍ＰＬ
Ｌ回路を構成するＶＣＯと、リセットＶＣＯ回路４を構
成するＶＣＯとを同じ回路構成にすることで、リセット
ＶＣＯ４は、逓倍ＰＬＬ回路２の発振周波数と、ほぼ一
致した周波数で自走発振を行う。
【００２７】更に、リセットＶＣＯ回路４は、ある基準
の位相クロックと、基準クロックと隣り合い位相が進ん
でいるクロックと、基準クロックと隣り合い位相の遅れ
ているクロックの、３つのクロックをそれぞれ３相クロ
ック０、−１、＋１として出力する。このリセットＶＣ
Ｏ回路４の３相クロック−１、０、＋１は、それぞれタ
イミング判定回路５の３相クロック入力端子−１、０、
＋１の入力に与える。
の位相クロックと、基準クロックと隣り合い位相が進ん
でいるクロックと、基準クロックと隣り合い位相の遅れ
ているクロックの、３つのクロックをそれぞれ３相クロ
ック０、−１、＋１として出力する。このリセットＶＣ
Ｏ回路４の３相クロック−１、０、＋１は、それぞれタ
イミング判定回路５の３相クロック入力端子−１、０、
＋１の入力に与える。
【００２８】タイミング判定回路５は、位相が未知の受
信データを受信データ入力端子７から取り込むと共に、
リセットＶＣＯ４からの３相クロックを取り込み、入力
された３相クロック０と、データの位相関係に対して判
定結果信号を出力する。この判定結果信号は、次の３種
類の状態を表示する。即ち、タイミング判定回路５は、
位相関係が適当であれば『そのまま』、また不適当であ
ればクロックの位相を『進める』べきか、それとも『遅
らせる』べきであるかを判断し、その結果を判定結果信
号として出力してセレクタ制御回路６の判定結果信号入
力端子に与える。
信データを受信データ入力端子７から取り込むと共に、
リセットＶＣＯ４からの３相クロックを取り込み、入力
された３相クロック０と、データの位相関係に対して判
定結果信号を出力する。この判定結果信号は、次の３種
類の状態を表示する。即ち、タイミング判定回路５は、
位相関係が適当であれば『そのまま』、また不適当であ
ればクロックの位相を『進める』べきか、それとも『遅
らせる』べきであるかを判断し、その結果を判定結果信
号として出力してセレクタ制御回路６の判定結果信号入
力端子に与える。
【００２９】また、タイミング判定回路５は、入力され
た受信データを３相クロック０にてラッチし、そのラッ
チ出力をデータ出力端子から出力し、この出力データは
再生データ出力端子８に与える。同時に入力受信データ
をラッチするために使用したクロックを、クロック出力
端子から出力し、再生データ用クロック出力端子９に与
える。
た受信データを３相クロック０にてラッチし、そのラッ
チ出力をデータ出力端子から出力し、この出力データは
再生データ出力端子８に与える。同時に入力受信データ
をラッチするために使用したクロックを、クロック出力
端子から出力し、再生データ用クロック出力端子９に与
える。
【００３０】（動作）： 次に図４、図５の動作タイ
ミングチャートを用いて説明する。尚、図４、図５では
基準クロックの受信データのビットレートに対する分周
比ｍ＝８、多相クロックの相数をｎ＝５として表してい
る。そこで、先ず受信データ（図４、図５（ｌ））のビ
ットレートと同じ周波数のｍ倍（ｍ＞０）のクロック
（図４、図５（ａ））が逓倍ＰＬＬ回路２に与えられる
と、逓倍ＰＬＬ回路２では受信データのビットレートと
同じ周波数のクロックが生成される。更に、逓倍クロッ
クの１クロック幅をｎ等分した位相差の多相クロック
（図４、図５（ｂ）〜（ｆ））が生成され、セレクタ３
とセレクタ制御回路６とに与えられる。更に、この逓倍
ＰＬＬ回路２ではＶＣＯの周波数を制御している制御電
圧が生成され、周波数制御電圧信号としてリセットＶＣ
Ｏ４に与えられる。
ミングチャートを用いて説明する。尚、図４、図５では
基準クロックの受信データのビットレートに対する分周
比ｍ＝８、多相クロックの相数をｎ＝５として表してい
る。そこで、先ず受信データ（図４、図５（ｌ））のビ
ットレートと同じ周波数のｍ倍（ｍ＞０）のクロック
（図４、図５（ａ））が逓倍ＰＬＬ回路２に与えられる
と、逓倍ＰＬＬ回路２では受信データのビットレートと
同じ周波数のクロックが生成される。更に、逓倍クロッ
クの１クロック幅をｎ等分した位相差の多相クロック
（図４、図５（ｂ）〜（ｆ））が生成され、セレクタ３
とセレクタ制御回路６とに与えられる。更に、この逓倍
ＰＬＬ回路２ではＶＣＯの周波数を制御している制御電
圧が生成され、周波数制御電圧信号としてリセットＶＣ
Ｏ４に与えられる。
【００３１】多相クロックがセレクタ制御回路６に与え
られると、セレクタ制御回路６が前回セレクタ３の選択
制御信号を変化させたときから、タイミング判定回路５
の判定結果信号に正確に反映させるための保護時間をと
り、その後に入力された判定結果信号に対応して選択制
御信号（図４、図５（ｇ））が出力され、セレクタ３に
与えられる。この選択制御信号はセレクタ３の被選択信
号１〜ｎの各信号に対して個別に用意されているので、
個別に制御される。このセレクタ制御回路６での保護時
間としてセレクタ制御回路６→セレクタ３→リセットＶ
ＣＯ４→タイミング判定回路５→セレクタ制御回路６の
経路のフィードバック時間以上が必要となる。このフィ
ードバック時間は、リセットＶＣＯ４とタイミング判定
回路５の構成によって逓倍ＰＬＬ２の発振クロックの３
〜１０周期幅での短いフィードバック時間が可能とな
る。
られると、セレクタ制御回路６が前回セレクタ３の選択
制御信号を変化させたときから、タイミング判定回路５
の判定結果信号に正確に反映させるための保護時間をと
り、その後に入力された判定結果信号に対応して選択制
御信号（図４、図５（ｇ））が出力され、セレクタ３に
与えられる。この選択制御信号はセレクタ３の被選択信
号１〜ｎの各信号に対して個別に用意されているので、
個別に制御される。このセレクタ制御回路６での保護時
間としてセレクタ制御回路６→セレクタ３→リセットＶ
ＣＯ４→タイミング判定回路５→セレクタ制御回路６の
経路のフィードバック時間以上が必要となる。このフィ
ードバック時間は、リセットＶＣＯ４とタイミング判定
回路５の構成によって逓倍ＰＬＬ２の発振クロックの３
〜１０周期幅での短いフィードバック時間が可能とな
る。
【００３２】一方、多相クロックが与えられたセレクタ
３では、セレクタ制御回路６からの選択制御信号によっ
て多相クロックのいずれかの位相のクロックが選択され
て、信号出力端子（図４、図５（ｈ））から出力され、
リセットＶＣＯ４に与えられる。尚、セレクタ３では、
複数の選択制御信号がハイレベルになった場合、それに
対応する被選択信号に対する論理和信号が出力される。
セレクタ３からの出力信号はリセットＶＣＯ回路４の位
相制御信号入力端子から取り込まれ、この信号のパルス
の位相によって出力クロックの位相が強制的に制御さ
れ、ｎ相の位相を持つパルス信号が入力されることによ
ってそれぞれに対応したｎ相のクロックが生成される。
また、位相制御信号入力端子にパルス信号が入力されて
いない場合は、逓倍ＰＬＬ回路２からの周波数制御電圧
信号によって決まる周波数で自走発振が行われて、３相
クロック０、−１、＋１（図４、図５（ｉ）〜（ｋ））
が生成されてタイミング判定回路５に与えられる。
３では、セレクタ制御回路６からの選択制御信号によっ
て多相クロックのいずれかの位相のクロックが選択され
て、信号出力端子（図４、図５（ｈ））から出力され、
リセットＶＣＯ４に与えられる。尚、セレクタ３では、
複数の選択制御信号がハイレベルになった場合、それに
対応する被選択信号に対する論理和信号が出力される。
セレクタ３からの出力信号はリセットＶＣＯ回路４の位
相制御信号入力端子から取り込まれ、この信号のパルス
の位相によって出力クロックの位相が強制的に制御さ
れ、ｎ相の位相を持つパルス信号が入力されることによ
ってそれぞれに対応したｎ相のクロックが生成される。
また、位相制御信号入力端子にパルス信号が入力されて
いない場合は、逓倍ＰＬＬ回路２からの周波数制御電圧
信号によって決まる周波数で自走発振が行われて、３相
クロック０、−１、＋１（図４、図５（ｉ）〜（ｋ））
が生成されてタイミング判定回路５に与えられる。
【００３３】また、リセットＶＣＯ回路４の位相制御に
おいて、位相制御信号がアクティブハイであるならば、
選択制御信号は選択制御信号出力端子から出力される前
段において、それぞれ対応した被選択信号である多相ク
ロックの逆相でラッチされる。セレクタ３では、複数の
選択制御信号がハイレベルになった場合、それに対応す
る被選択信号の論理和を出力する。
おいて、位相制御信号がアクティブハイであるならば、
選択制御信号は選択制御信号出力端子から出力される前
段において、それぞれ対応した被選択信号である多相ク
ロックの逆相でラッチされる。セレクタ３では、複数の
選択制御信号がハイレベルになった場合、それに対応す
る被選択信号の論理和を出力する。
【００３４】尚、セレクタ３での選択切り替えの際に、
リセットＶＣＯ回路４に入力される位相制御信号のパル
スが１発だけ欠ける場合が生じるが、その間はリセット
ＶＣＯ回路４は位相制御されずに周波数制御電圧信号に
従い自走発振を行う。また、リセットＶＣＯ回路４は位
相制御信号がアクティブロウである場合には、制御信号
のラッチ段のクロックには、対応した被選択信号である
多相クロックの正相が用いられる。
リセットＶＣＯ回路４に入力される位相制御信号のパル
スが１発だけ欠ける場合が生じるが、その間はリセット
ＶＣＯ回路４は位相制御されずに周波数制御電圧信号に
従い自走発振を行う。また、リセットＶＣＯ回路４は位
相制御信号がアクティブロウである場合には、制御信号
のラッチ段のクロックには、対応した被選択信号である
多相クロックの正相が用いられる。
【００３５】受信データがタイミング判定回路５に与え
られると、リセットＶＣＯ４からの３相クロック０、−
１、＋１によって、受信データの位相関係に対してクロ
ックの位相が適当であればそのままその受信データと３
相クロック０とが再生データ出力端子８、再生データ用
クロック出力端子９に出力される。しかしながら、デー
タの位相関係が不適当な場合はクロックの位相を調整す
るように判定結果信号（図４、図５（ｎ）、（ｏ））が
生成されてセレクタ制御回路６に与えられる。タイミン
グ判定回路５では受信データに対して３相クロック０に
てラッチされて再生データ（図４、図５（ｍ））として
出力される。このラッチに用いられたクロックは再生デ
ータ用クロックとして端子９に出力される。
られると、リセットＶＣＯ４からの３相クロック０、−
１、＋１によって、受信データの位相関係に対してクロ
ックの位相が適当であればそのままその受信データと３
相クロック０とが再生データ出力端子８、再生データ用
クロック出力端子９に出力される。しかしながら、デー
タの位相関係が不適当な場合はクロックの位相を調整す
るように判定結果信号（図４、図５（ｎ）、（ｏ））が
生成されてセレクタ制御回路６に与えられる。タイミン
グ判定回路５では受信データに対して３相クロック０に
てラッチされて再生データ（図４、図５（ｍ））として
出力される。このラッチに用いられたクロックは再生デ
ータ用クロックとして端子９に出力される。
【００３６】また、セレクタ制御回路６では、保護時間
内の判定結果信号に、リセットＶＣＯ回路４の位相を進
ませる情報と遅らせる情報とが両方含まれていた場合、
受信データにノイズが重積されていたか、入力線路断等
によって入力値が不定値になっているか、或いはリセッ
トＶＣＯ回路４の出力クロックが、受信データに対して
トラッキングエラーを起こしたと判断し、タイミングエ
ラー出力端子からタイミングエラー信号が出力され、受
信データ識別エラー出力端子１０（図４、図５（ｐ））
から出力される。
内の判定結果信号に、リセットＶＣＯ回路４の位相を進
ませる情報と遅らせる情報とが両方含まれていた場合、
受信データにノイズが重積されていたか、入力線路断等
によって入力値が不定値になっているか、或いはリセッ
トＶＣＯ回路４の出力クロックが、受信データに対して
トラッキングエラーを起こしたと判断し、タイミングエ
ラー出力端子からタイミングエラー信号が出力され、受
信データ識別エラー出力端子１０（図４、図５（ｐ））
から出力される。
【００３７】（逓倍ＰＬＬ回路２の詳細構成）： 図
６は上述の図１で使用している逓倍ＰＬＬ回路２の一例
の詳細な機能構成図である。この図６において、逓倍Ｐ
ＬＬ回路２は、リングオシレータを構成している電圧制
御遅延反転回路２１１〜２１ｎとＦＥＴ２５１〜２５ｎ
と、位相周波数検出回路２２と、チャージポンプ回路２
３と、ロウパスフィルタ２４と、ｍ分周回路２５とから
構成されている。
６は上述の図１で使用している逓倍ＰＬＬ回路２の一例
の詳細な機能構成図である。この図６において、逓倍Ｐ
ＬＬ回路２は、リングオシレータを構成している電圧制
御遅延反転回路２１１〜２１ｎとＦＥＴ２５１〜２５ｎ
と、位相周波数検出回路２２と、チャージポンプ回路２
３と、ロウパスフィルタ２４と、ｍ分周回路２５とから
構成されている。
【００３８】位相周波数検出回路２２は、基準クロック
を与えられるとｍ分周回路２５からのｍ分周クロックと
の位相比較を行って得られる位相比較結果信号Ｕ、Ｄを
チャージポンプ回路２３に与える。チャージポンプ回路
２３は、位相周波数検出回路２２からの位相比較結果信
号Ｕ、Ｄからアナログ回路素子とデジタル回路素子など
を使用してチャージポンプを行って位相比較結果信号
Ｕ、Ｄを波形整形した信号をロウパスフィルタ２４に与
える。ロウパスフィルタ２４は、チャージポンプ回路２
３から与えられる信号に対して低域通過を行った信号を
ＶＣＯを構成しているＦＥＴ２５１〜２５ｎのゲート端
子に与えると共に、この低域通過後の信号を周波数制御
電圧出力端子から出力する。
を与えられるとｍ分周回路２５からのｍ分周クロックと
の位相比較を行って得られる位相比較結果信号Ｕ、Ｄを
チャージポンプ回路２３に与える。チャージポンプ回路
２３は、位相周波数検出回路２２からの位相比較結果信
号Ｕ、Ｄからアナログ回路素子とデジタル回路素子など
を使用してチャージポンプを行って位相比較結果信号
Ｕ、Ｄを波形整形した信号をロウパスフィルタ２４に与
える。ロウパスフィルタ２４は、チャージポンプ回路２
３から与えられる信号に対して低域通過を行った信号を
ＶＣＯを構成しているＦＥＴ２５１〜２５ｎのゲート端
子に与えると共に、この低域通過後の信号を周波数制御
電圧出力端子から出力する。
【００３９】図６の点線で示しているＶＣＯ回路の電圧
制御遅延反転回路２１１〜２１ｎとＦＥＴ２５１〜２５
ｎとは、ロウパスフィルタ２４からの低域通過後の信号
を受けると、ｎ相のクロックを発振形成して多相クロッ
ク出力端子に出力すると共に、一部の発振出力信号をｍ
分周回路２５に戻す。即ち、電圧制御遅延反転回路２１
１〜２１ｎの出力信号を多相クロック出力端子へ出力
し、電圧制御遅延反転回路２１ｎの出力信号をｍ分周回
路２５に与える。ｍ分周回路２５は、電圧制御遅延反転
回路２１ｎの出力信号をｍ（ｍは１以上の実数）分周し
て位相周波数検出回路２２に与える。このような構成に
よって、基準クロックを入力信号として、多相クロック
を生成すると共に、周波数制御電圧信号を生成して出力
することができる。
制御遅延反転回路２１１〜２１ｎとＦＥＴ２５１〜２５
ｎとは、ロウパスフィルタ２４からの低域通過後の信号
を受けると、ｎ相のクロックを発振形成して多相クロッ
ク出力端子に出力すると共に、一部の発振出力信号をｍ
分周回路２５に戻す。即ち、電圧制御遅延反転回路２１
１〜２１ｎの出力信号を多相クロック出力端子へ出力
し、電圧制御遅延反転回路２１ｎの出力信号をｍ分周回
路２５に与える。ｍ分周回路２５は、電圧制御遅延反転
回路２１ｎの出力信号をｍ（ｍは１以上の実数）分周し
て位相周波数検出回路２２に与える。このような構成に
よって、基準クロックを入力信号として、多相クロック
を生成すると共に、周波数制御電圧信号を生成して出力
することができる。
【００４０】（リセットＶＣＯ回路４の詳細構成）：
図７は、上述の図１のリセットＶＣＯ回路４の一例の
詳細機能構成図である。この図７において、リセットＶ
ＣＯ回路４は上述の図６の逓倍ＰＬＬ回路２のＶＣＯ回
路と同じようにリングオシレータ回路で構成している。
即ち、リセットＶＣＯ回路４は、電圧制御遅延２入力Ｎ
ＯＲ回路４１と、電圧制御遅延反転回路４２〜４ｎと、
ＦＥＴ４１１〜４１ｎとから構成されている。周波数制
御電圧入力端子に与えられた周波数制御電圧信号はＦＥ
Ｔ４１１〜４１ｎのゲート端子に与えられ、この信号に
よってＦＥＴ４１１〜４１ｎのドレイン電流を制御して
電圧制御遅延２入力ＮＯＲ回路４１と、電圧制御遅延反
転回路４２〜４ｎとの伝搬遅延を制御する。
図７は、上述の図１のリセットＶＣＯ回路４の一例の
詳細機能構成図である。この図７において、リセットＶ
ＣＯ回路４は上述の図６の逓倍ＰＬＬ回路２のＶＣＯ回
路と同じようにリングオシレータ回路で構成している。
即ち、リセットＶＣＯ回路４は、電圧制御遅延２入力Ｎ
ＯＲ回路４１と、電圧制御遅延反転回路４２〜４ｎと、
ＦＥＴ４１１〜４１ｎとから構成されている。周波数制
御電圧入力端子に与えられた周波数制御電圧信号はＦＥ
Ｔ４１１〜４１ｎのゲート端子に与えられ、この信号に
よってＦＥＴ４１１〜４１ｎのドレイン電流を制御して
電圧制御遅延２入力ＮＯＲ回路４１と、電圧制御遅延反
転回路４２〜４ｎとの伝搬遅延を制御する。
【００４１】位相制御信号入力端子に与えられる位相制
御信号は電圧制御遅延２入力ＮＯＲ回路４１に与えら
れ、発振信号の位相を制御する。電圧制御遅延２入力Ｎ
ＯＲ回路４１と、電圧制御遅延反転回路４２〜４ｎとに
よるリングオシレータ回路によって３相クロックを生成
して３相クロック出力端子へ出力する。即ち、電圧制御
遅延２入力ＮＯＲ回路４１の出力から３相クロック−１
を生成出力し、電圧制御遅延反転回路４３の出力から３
相クロック−０を生成出力し、電圧制御遅延反転回路４
５から３相クロック＋１を生成出力する。
御信号は電圧制御遅延２入力ＮＯＲ回路４１に与えら
れ、発振信号の位相を制御する。電圧制御遅延２入力Ｎ
ＯＲ回路４１と、電圧制御遅延反転回路４２〜４ｎとに
よるリングオシレータ回路によって３相クロックを生成
して３相クロック出力端子へ出力する。即ち、電圧制御
遅延２入力ＮＯＲ回路４１の出力から３相クロック−１
を生成出力し、電圧制御遅延反転回路４３の出力から３
相クロック−０を生成出力し、電圧制御遅延反転回路４
５から３相クロック＋１を生成出力する。
【００４２】このような構成で、リセットＶＣＯ回路４
を構成することで、隣り合った３つの位相のクロックを
位相制御信号と、周波数制御電圧信号とによって生成出
力することができるのである。また、このリセットＶＣ
Ｏ回路４を構成するＶＣＯと、逓倍ＰＬＬ回路２を構成
するＶＣＯとを同じような回路構成にしていることで、
リセットＶＣＯ回路４は、逓倍ＰＬＬ回路２の発振周波
数と、ほぼ一致した周波数で自走発振を行うことができ
る。このため、回路設計の手間を軽減することができ
る。
を構成することで、隣り合った３つの位相のクロックを
位相制御信号と、周波数制御電圧信号とによって生成出
力することができるのである。また、このリセットＶＣ
Ｏ回路４を構成するＶＣＯと、逓倍ＰＬＬ回路２を構成
するＶＣＯとを同じような回路構成にしていることで、
リセットＶＣＯ回路４は、逓倍ＰＬＬ回路２の発振周波
数と、ほぼ一致した周波数で自走発振を行うことができ
る。このため、回路設計の手間を軽減することができ
る。
【００４３】（タイミング判定回路５の第１の実施の形
態の詳細構成）： 図８は、上述の図１におけるタイ
ミング判定回路５の第１の実施形態の詳細機能構成図で
ある。この図８において、タイミング判定回路５は、Ｄ
フリップフロップ回路５１１〜５１３、５１６、５１７
と、排他的論理和回路５１４、５１５とから構成されて
いる。
態の詳細構成）： 図８は、上述の図１におけるタイ
ミング判定回路５の第１の実施形態の詳細機能構成図で
ある。この図８において、タイミング判定回路５は、Ｄ
フリップフロップ回路５１１〜５１３、５１６、５１７
と、排他的論理和回路５１４、５１５とから構成されて
いる。
【００４４】Ｄフリップフロップ回路５１１〜５１３の
データ入力端子Ｄには受信データが与えられ、Ｄフリッ
プフロップ回路５１１のクロック入力端子Ｃには３相ク
ロック−１が与えられ、Ｄフリップフロップ回路５１２
のクロック入力端子Ｃには３相クロック０が与えられ、
Ｄフリップフロップ回路５１３のクロック入力端子Ｃに
は３相クロック＋１が与えられる。Ｄフリップフロップ
回路５１１はデータ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１５に与
える。
データ入力端子Ｄには受信データが与えられ、Ｄフリッ
プフロップ回路５１１のクロック入力端子Ｃには３相ク
ロック−１が与えられ、Ｄフリップフロップ回路５１２
のクロック入力端子Ｃには３相クロック０が与えられ、
Ｄフリップフロップ回路５１３のクロック入力端子Ｃに
は３相クロック＋１が与えられる。Ｄフリップフロップ
回路５１１はデータ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１５に与
える。
【００４５】Ｄフリップフロップ回路５１２は、データ
出力端子Ｑから受信データに対するラッチ出力信号を出
力して排他的論理和回路５１５、５１４とに与えると共
に、データ出力端子に出力する。Ｄフリップフロップ回
路５１３は、データ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１４に与
える。排他的論理和回路５１４は、Ｄフリップフロップ
回路５１２からのラッチ出力信号と、Ｄフリップフロッ
プ回路５１３からのラッチ出力信号とから排他的論理和
演算を行って、この演算結果をＤフリップフロップ回路
５１６のデータ入力端子Ｄに与える。
出力端子Ｑから受信データに対するラッチ出力信号を出
力して排他的論理和回路５１５、５１４とに与えると共
に、データ出力端子に出力する。Ｄフリップフロップ回
路５１３は、データ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１４に与
える。排他的論理和回路５１４は、Ｄフリップフロップ
回路５１２からのラッチ出力信号と、Ｄフリップフロッ
プ回路５１３からのラッチ出力信号とから排他的論理和
演算を行って、この演算結果をＤフリップフロップ回路
５１６のデータ入力端子Ｄに与える。
【００４６】このＤフリップフロップ回路５１６のクロ
ック入力端子Ｃには３相クロック−１が与えられてお
り、このクロックで排他的論理和演算結果をラッチ出力
し、このラッチ出力信号（位相を進ませる信号）を判定
結果信号出力端子１へ出力する。
ック入力端子Ｃには３相クロック−１が与えられてお
り、このクロックで排他的論理和演算結果をラッチ出力
し、このラッチ出力信号（位相を進ませる信号）を判定
結果信号出力端子１へ出力する。
【００４７】一方、排他的論理和回路５１５は、Ｄフリ
ップフロップ回路５１１のラッチ出力信号と、Ｄフリッ
プフロップ回路５１２からのラッチ出力信号との排他的
論理和演算を行って、この演算結果をＤフリップフロッ
プ回路５１７のデータ入力端子Ｄに与える。このＤフリ
ップフロップ回路５１７のクロック入力端子Ｃには、３
相クロック−１が与えられており、このクロックで排他
的論理和演算結果をラッチ出力し、このラッチ出力信号
（位相を遅らせる信号）を判定結果信号出力端子２へ出
力する。
ップフロップ回路５１１のラッチ出力信号と、Ｄフリッ
プフロップ回路５１２からのラッチ出力信号との排他的
論理和演算を行って、この演算結果をＤフリップフロッ
プ回路５１７のデータ入力端子Ｄに与える。このＤフリ
ップフロップ回路５１７のクロック入力端子Ｃには、３
相クロック−１が与えられており、このクロックで排他
的論理和演算結果をラッチ出力し、このラッチ出力信号
（位相を遅らせる信号）を判定結果信号出力端子２へ出
力する。
【００４８】このような構成によって、タイミング判定
回路５は、位相が未知の受信データを取り込むと共に、
リセットＶＣＯ４からの３相クロック−１、０、＋１と
を取り込み、入力された３相クロック０と、データの位
相関係に対して適当であれば、そのまま、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力する。また、タイミング判定回路５は、入力され
た受信データを３相クロック０によってラッチし、その
ラッチ出力をデータ出力端子から出力し、同時に入力受
信データをラッチするために使用した３相クロック０を
出力する。
回路５は、位相が未知の受信データを取り込むと共に、
リセットＶＣＯ４からの３相クロック−１、０、＋１と
を取り込み、入力された３相クロック０と、データの位
相関係に対して適当であれば、そのまま、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力する。また、タイミング判定回路５は、入力され
た受信データを３相クロック０によってラッチし、その
ラッチ出力をデータ出力端子から出力し、同時に入力受
信データをラッチするために使用した３相クロック０を
出力する。
【００４９】（セレクタ制御回路６の第１の実施の形態
の詳細構成）： 図９は、上述の図１におけるセレク
タ制御回路６の第１の実施の形態の詳細機能構成図であ
る。この図９において、セレクタ制御回路６は、Ｄフリ
ップフロップ回路６１、６２、６６〜６９、６１０、６
２１〜６２ｎと、２入力ＡＮＤ回路６３〜６５、６１８
と、片反転２入力ＡＮＤ回路６１１、６１２と、ＯＲ回
路６１３と、アップダウンカウンタ６１４と、バイナリ
カウンタ６１５と、ＪＫフリップフロップ６１６と、２
入力ＮＯＲ回路６１７とから構成されている。
の詳細構成）： 図９は、上述の図１におけるセレク
タ制御回路６の第１の実施の形態の詳細機能構成図であ
る。この図９において、セレクタ制御回路６は、Ｄフリ
ップフロップ回路６１、６２、６６〜６９、６１０、６
２１〜６２ｎと、２入力ＡＮＤ回路６３〜６５、６１８
と、片反転２入力ＡＮＤ回路６１１、６１２と、ＯＲ回
路６１３と、アップダウンカウンタ６１４と、バイナリ
カウンタ６１５と、ＪＫフリップフロップ６１６と、２
入力ＮＯＲ回路６１７とから構成されている。
【００５０】タイミング判定回路５からの２つの判定結
果信号の内、一方の判定結果信号（位相を進ませる信
号）は、入力端子１からＤフリップフロップ回路６１の
クロック入力端子Ｃに与えられ、他方の判定結果信号
（位相を遅らせる信号）は入力端子２からＤフリップフ
ロップ回路６２のクロック入力端子Ｃに与えられる。Ｄ
フリップフロップ回路６１、６２のデータ入力端子Ｄに
はハイレベル信号が与えられており、クロック入力端子
Ｃに立ち上がりエッジが印加されると、ハイレベル信号
がデータ出力端子Ｑからラッチ出力される。
果信号の内、一方の判定結果信号（位相を進ませる信
号）は、入力端子１からＤフリップフロップ回路６１の
クロック入力端子Ｃに与えられ、他方の判定結果信号
（位相を遅らせる信号）は入力端子２からＤフリップフ
ロップ回路６２のクロック入力端子Ｃに与えられる。Ｄ
フリップフロップ回路６１、６２のデータ入力端子Ｄに
はハイレベル信号が与えられており、クロック入力端子
Ｃに立ち上がりエッジが印加されると、ハイレベル信号
がデータ出力端子Ｑからラッチ出力される。
【００５１】Ｄフリップフロップ回路６１、６２のラッ
チ出力信号は、２入力ＡＮＤ６３〜６５に与えられ、バ
イナリカウンタ６１５のカウント値で決められる保護時
間以外であれば、それぞれＤフリップフロップ回路６
７、６８でラッチされ、ラッチ出力信号がＤフリップフ
ロップ回路６９、６１０に与えられる。Ｄフリップフロ
ップ回路６７〜６９、６１０と、片反転２入力ＡＮＤ回
路６１１、６１２とで構成される回路は、判定結果信号
の立ち上がりを検出して１クロック幅のパルスを形成す
る。
チ出力信号は、２入力ＡＮＤ６３〜６５に与えられ、バ
イナリカウンタ６１５のカウント値で決められる保護時
間以外であれば、それぞれＤフリップフロップ回路６
７、６８でラッチされ、ラッチ出力信号がＤフリップフ
ロップ回路６９、６１０に与えられる。Ｄフリップフロ
ップ回路６７〜６９、６１０と、片反転２入力ＡＮＤ回
路６１１、６１２とで構成される回路は、判定結果信号
の立ち上がりを検出して１クロック幅のパルスを形成す
る。
【００５２】位相を進ませる信号の立ち上がりを検出回
路によって検出して生成されたパルスは、片反転２入力
ＡＮＤ回路６１１から出力されてアップダウンカウンタ
６１４のダウン入力Ｄに与えられる。一方、位相を遅ら
せる信号の立ち上がりを検出回路によって検出して生成
されたパルスは、片反転２入力ＡＮＤ回路６１２から出
力されてアップダウンカウンタ６１４のアップ入力Ｕに
与えられる。
路によって検出して生成されたパルスは、片反転２入力
ＡＮＤ回路６１１から出力されてアップダウンカウンタ
６１４のダウン入力Ｄに与えられる。一方、位相を遅ら
せる信号の立ち上がりを検出回路によって検出して生成
されたパルスは、片反転２入力ＡＮＤ回路６１２から出
力されてアップダウンカウンタ６１４のアップ入力Ｕに
与えられる。
【００５３】アップダウンカウンタ６１４は、ダウン信
号が入力されると、現在選択されているクロックよりも
位相の進んだクロックを選択するように、例えば、３→
２→１→ｎ→（ｎ−１）というようにカウントダウンし
てカウントダウン信号を出力端子Ｑ１〜Ｑｎから出力し
てＤフリップフロップ回路６２１〜６２ｎに与える。
号が入力されると、現在選択されているクロックよりも
位相の進んだクロックを選択するように、例えば、３→
２→１→ｎ→（ｎ−１）というようにカウントダウンし
てカウントダウン信号を出力端子Ｑ１〜Ｑｎから出力し
てＤフリップフロップ回路６２１〜６２ｎに与える。
【００５４】アップダウンカウンタ６１４は、逆にアッ
プ信号が与えられると、現在選択されているクロックよ
りも位相が遅れたクロックを選択するように、例えば、
（ｎ−１）→ｎ→１→２→３というようにカウントアッ
プしてカウントアップ信号を出力端子Ｑ１〜Ｑｎから出
力してＤフリップフロップ回路６２１〜６２ｎに与え
る。アップダウンカウンタ６１４の各出力Ｑ１〜Ｑｎ
は、その出力によって制御される被選択信号であるクロ
ックの逆相のタイミングで動作し、多相クロックの種類
の数だけ備えられているＤフリップフロップ回路６２１
〜６２ｎによってラッチ出力されて選択制御信号出力端
子１〜ｎに出力される。
プ信号が与えられると、現在選択されているクロックよ
りも位相が遅れたクロックを選択するように、例えば、
（ｎ−１）→ｎ→１→２→３というようにカウントアッ
プしてカウントアップ信号を出力端子Ｑ１〜Ｑｎから出
力してＤフリップフロップ回路６２１〜６２ｎに与え
る。アップダウンカウンタ６１４の各出力Ｑ１〜Ｑｎ
は、その出力によって制御される被選択信号であるクロ
ックの逆相のタイミングで動作し、多相クロックの種類
の数だけ備えられているＤフリップフロップ回路６２１
〜６２ｎによってラッチ出力されて選択制御信号出力端
子１〜ｎに出力される。
【００５５】一方、いずれかの判定結果信号の立ち上が
りを検出したパルスによってバイナリカウンタ６１５は
クリアされて、数カウント後にキャリー信号を出力し
て、先程の判定結果信号の立ち上がり検出パルスからキ
ャリー信号までを保護時間として、Ｄフリップフロップ
回路６７、６８の入力信号をロウレベル信号に固定して
キャリー信号と保護パルスの論理積をＡＮＤ回路６１８
で演算して、この論理積演算結果信号をＤフリップフロ
ップ回路６１、６２のリセット端子Ｒに与えてリセット
する。バイナリカウンタ６１５は、キャリー信号ＲＣに
よってディゼーブルされる。また、位相を進ませる信号
及び位相を遅らせる信号が両方入力された場合には、Ｄ
フリップフロップ回路６６でラッチした後にデータ出力
端子Ｑからタイミングエラー信号が出力される。
りを検出したパルスによってバイナリカウンタ６１５は
クリアされて、数カウント後にキャリー信号を出力し
て、先程の判定結果信号の立ち上がり検出パルスからキ
ャリー信号までを保護時間として、Ｄフリップフロップ
回路６７、６８の入力信号をロウレベル信号に固定して
キャリー信号と保護パルスの論理積をＡＮＤ回路６１８
で演算して、この論理積演算結果信号をＤフリップフロ
ップ回路６１、６２のリセット端子Ｒに与えてリセット
する。バイナリカウンタ６１５は、キャリー信号ＲＣに
よってディゼーブルされる。また、位相を進ませる信号
及び位相を遅らせる信号が両方入力された場合には、Ｄ
フリップフロップ回路６６でラッチした後にデータ出力
端子Ｑからタイミングエラー信号が出力される。
【００５６】（本発明のビット位相同期回路の第１の実
施の形態の効果）： 以上の本発明の第１の実施の形
態によれば、どのような位相で受信データが取り込まれ
ても、非常に安定的に、しかも簡単な構成で非常に迅速
にビット位相同期がとれたデータとクロックを出力する
ビット位相同期回路を実現することができる。
施の形態の効果）： 以上の本発明の第１の実施の形
態によれば、どのような位相で受信データが取り込まれ
ても、非常に安定的に、しかも簡単な構成で非常に迅速
にビット位相同期がとれたデータとクロックを出力する
ビット位相同期回路を実現することができる。
【００５７】具体的には、リセットＶＣＯ回路４と逓倍
ＰＬＬ回路２とを同じ回路構成のＶＣＯを用いて構成
し、逓倍ＰＬＬ回路２の周波数制御電圧をリセットＶＣ
Ｏの周波数制御電圧として印加することによって、リセ
ットＶＣＯ回路４の自走周波数を逓倍ＰＬＬ回路２の発
振周波数にほぼ一致させることができる。
ＰＬＬ回路２とを同じ回路構成のＶＣＯを用いて構成
し、逓倍ＰＬＬ回路２の周波数制御電圧をリセットＶＣ
Ｏの周波数制御電圧として印加することによって、リセ
ットＶＣＯ回路４の自走周波数を逓倍ＰＬＬ回路２の発
振周波数にほぼ一致させることができる。
【００５８】また、リセットＶＣＯ回路４の位相制御入
力に逓倍ＰＬＬ回路の多相クロックの内の一つの位相の
クロックをセレクタにおいて選択入力し、位相制御され
たリセットＶＣＯ回路４の出力クロックと受信データの
タイミング判定を行い、タイミングが適当と判定された
場合は、常時、現在選択されている多相クロックがリセ
ットＶＣＯ回路４の位相制御を行うため、リセットＶＣ
Ｏ回路４は逓倍ＰＬＬ回路２の出力クロックと同様に安
定した出力クロックを生成することができる。
力に逓倍ＰＬＬ回路の多相クロックの内の一つの位相の
クロックをセレクタにおいて選択入力し、位相制御され
たリセットＶＣＯ回路４の出力クロックと受信データの
タイミング判定を行い、タイミングが適当と判定された
場合は、常時、現在選択されている多相クロックがリセ
ットＶＣＯ回路４の位相制御を行うため、リセットＶＣ
Ｏ回路４は逓倍ＰＬＬ回路２の出力クロックと同様に安
定した出力クロックを生成することができる。
【００５９】更に、タイミングが不適当となった場合に
は、適当と判定される位相方向にリセットＶＣＯ回路４
の出力クロックが変移するように多相クロックの内の適
当と推定される一つの位相のクロックをセレクタ３にお
いてノイズを乗せることなく選択入力し、リセットＶＣ
Ｏ回路４は、１〜５クロック周期幅程度の非常に速い応
答速度でその新しい位相のクロックを出力することがで
きる。
は、適当と判定される位相方向にリセットＶＣＯ回路４
の出力クロックが変移するように多相クロックの内の適
当と推定される一つの位相のクロックをセレクタ３にお
いてノイズを乗せることなく選択入力し、リセットＶＣ
Ｏ回路４は、１〜５クロック周期幅程度の非常に速い応
答速度でその新しい位相のクロックを出力することがで
きる。
【００６０】更にまた、受信データがバーストデータで
あっても、素早くビット位相同期を確立することがで
き、受信データにジッタ・ワンダが含まれている場合に
も同様に素早く追従させることができ、且つ安定な受信
データに関しては一度ビット位相同期を終了しさえすれ
ば、リセットＶＣＯ回路４は逓倍ＰＬＬ回路２に匹敵す
る安定したクロックを出力するので、データの同じ符号
に対する連続耐量をほぼ無限大にすることができる。
あっても、素早くビット位相同期を確立することがで
き、受信データにジッタ・ワンダが含まれている場合に
も同様に素早く追従させることができ、且つ安定な受信
データに関しては一度ビット位相同期を終了しさえすれ
ば、リセットＶＣＯ回路４は逓倍ＰＬＬ回路２に匹敵す
る安定したクロックを出力するので、データの同じ符号
に対する連続耐量をほぼ無限大にすることができる。
【００６１】また、受信データの障害、或いはリセット
ＶＣＯ回路４の障害検出を行うことが容易にでき、以上
のようなことから、受信データからデータ再生を行う装
置において、上述のビット位相同期回路を用いることに
よって、非常に高い性能を有する装置を容易に、しかも
安価に実現することができる。
ＶＣＯ回路４の障害検出を行うことが容易にでき、以上
のようなことから、受信データからデータ再生を行う装
置において、上述のビット位相同期回路を用いることに
よって、非常に高い性能を有する装置を容易に、しかも
安価に実現することができる。
【００６２】『本発明のビット位相同期回路の第２の実
施の形態』：第２の実施の形態は、上述のビット位相同
期回路の第１の実施の形態におけるタイミング判定回路
５を別の形態で構成したものを説明する。その他の回路
構成は同じである。
施の形態』：第２の実施の形態は、上述のビット位相同
期回路の第１の実施の形態におけるタイミング判定回路
５を別の形態で構成したものを説明する。その他の回路
構成は同じである。
【００６３】図１０は、第２の実施の形態のタイミング
判定回路５´の機能構成図である。この図１０におい
て、タイミング判定回路５´は、遅延回路５２１、５２
２と、Ｄフリップフロップ５２３〜５２５と、排他的論
理和回路５２６、５２７とから構成されている。
判定回路５´の機能構成図である。この図１０におい
て、タイミング判定回路５´は、遅延回路５２１、５２
２と、Ｄフリップフロップ５２３〜５２５と、排他的論
理和回路５２６、５２７とから構成されている。
【００６４】Ｄフリップフロップ５２３〜５２５のクロ
ック入力端子Ｃにはクロックが与えられている。Ｄフリ
ップフロップ５２３のデータ入力端子Ｄには受信データ
が与えられ、データ出力端子Ｑからラッチ出力データを
排他的論理和回路５２７に与える。遅延回路５２１は受
信データを取り込み、遅延させた後にＤフリップフロッ
プ５２４のデータ入力端子Ｄに与える。Ｄフリップフロ
ップ５２４は、遅延された受信データをクロックでラッ
チ出力して排他的論理和回路５２６、５２７に与えると
共に、データ出力端子へ出力する。
ック入力端子Ｃにはクロックが与えられている。Ｄフリ
ップフロップ５２３のデータ入力端子Ｄには受信データ
が与えられ、データ出力端子Ｑからラッチ出力データを
排他的論理和回路５２７に与える。遅延回路５２１は受
信データを取り込み、遅延させた後にＤフリップフロッ
プ５２４のデータ入力端子Ｄに与える。Ｄフリップフロ
ップ５２４は、遅延された受信データをクロックでラッ
チ出力して排他的論理和回路５２６、５２７に与えると
共に、データ出力端子へ出力する。
【００６５】入力クロックもクロック出力として出力す
る。遅延回路５２２は遅延回路５２１からの遅延データ
を遅延させてＤフリップフロップ５２５のデータ入力端
子Ｄに与える。Ｄフリップフロップ５２５は、遅延回路
５２２からの遅延データをクロックでラッチ出力して排
他的論理和回路５２６へ与える。排他的論理和回路５２
６は、Ｄフリップフロップ５２４、５２５からのラッチ
出力データを排他的論理和演算を行って、この演算結果
を第２の判定結果信号として出力する。更に、排他的論
理和回路５２７は、Ｄフリップフロップ５２３、５２４
のラッチ信号の排他的論理和演算を行って、この演算結
果を第１の判定結果信号として出力する。
る。遅延回路５２２は遅延回路５２１からの遅延データ
を遅延させてＤフリップフロップ５２５のデータ入力端
子Ｄに与える。Ｄフリップフロップ５２５は、遅延回路
５２２からの遅延データをクロックでラッチ出力して排
他的論理和回路５２６へ与える。排他的論理和回路５２
６は、Ｄフリップフロップ５２４、５２５からのラッチ
出力データを排他的論理和演算を行って、この演算結果
を第２の判定結果信号として出力する。更に、排他的論
理和回路５２７は、Ｄフリップフロップ５２３、５２４
のラッチ信号の排他的論理和演算を行って、この演算結
果を第１の判定結果信号として出力する。
【００６６】（第２の実施の形態の効果）： 以上の
第２の実施の形態の構成によれば、上述の第１の実施の
形態と同じように、どのような位相で受信データが取り
込まれても、非常に安定的に、しかも簡単な構成で非常
に迅速にビット位相同期がとれたデータとクロックを出
力するビット位相同期回路を実現することができる。
第２の実施の形態の構成によれば、上述の第１の実施の
形態と同じように、どのような位相で受信データが取り
込まれても、非常に安定的に、しかも簡単な構成で非常
に迅速にビット位相同期がとれたデータとクロックを出
力するビット位相同期回路を実現することができる。
【００６７】また、タイミング判定回路５´を図１０の
ように構成したことで、非常に簡単な構成で、位相が未
知の受信データを取り込むと共に、クロックを取り込
み、入力されたクロックと、データの位相関係に対して
適当であれば、そのままクロック出力し、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力するように実現することができる。
ように構成したことで、非常に簡単な構成で、位相が未
知の受信データを取り込むと共に、クロックを取り込
み、入力されたクロックと、データの位相関係に対して
適当であれば、そのままクロック出力し、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力するように実現することができる。
【００６８】『第３の実施の形態』：第３の実施の形態
では、上述の第１の実施の形態のビット位相同期回路に
おけるセレクタ制御回路の第２の実施の形態を示して、
ビット位相同期を実現するものである。
では、上述の第１の実施の形態のビット位相同期回路に
おけるセレクタ制御回路の第２の実施の形態を示して、
ビット位相同期を実現するものである。
【００６９】図１３は第２の実施の形態のセレクタ制御
回路６Ａの詳細機能構成図である。この図１３におい
て、セレクタ制御回路６Ａは、Ｄフリップフロップ回路
６１、６２、６６〜６９、６１０、６２１ａ〜６２ｎａ
と、２入力ＡＮＤ回路６３〜６５、６１８と、片反転２
入力ＡＮＤ回路６１１、６１２と、ＯＲ回路６１３と、
アップダウンカウンタ６１４と、バイナリカウンタ６１
５と、ＪＫフリップフロップ６１６と、２入力ＮＯＲ回
路６１７とから構成されている。
回路６Ａの詳細機能構成図である。この図１３におい
て、セレクタ制御回路６Ａは、Ｄフリップフロップ回路
６１、６２、６６〜６９、６１０、６２１ａ〜６２ｎａ
と、２入力ＡＮＤ回路６３〜６５、６１８と、片反転２
入力ＡＮＤ回路６１１、６１２と、ＯＲ回路６１３と、
アップダウンカウンタ６１４と、バイナリカウンタ６１
５と、ＪＫフリップフロップ６１６と、２入力ＮＯＲ回
路６１７とから構成されている。
【００７０】この図１３において、上述の第１の実施の
形態のセレクタ制御回路６と異なる構成は、図１３の
『点線で囲んでいる部分の回路』であって、多相クロッ
クをラッチ出力するためのＤフリップフロップ回路６２
１ａ〜６２ｎａを２入力排他的論理和回路６１３が出力
する判定結果信号の立ち上がりを検出したパルスによっ
てリセット（クリア）できるように、このパルスをリセ
ット入力端子に与えていることである。
形態のセレクタ制御回路６と異なる構成は、図１３の
『点線で囲んでいる部分の回路』であって、多相クロッ
クをラッチ出力するためのＤフリップフロップ回路６２
１ａ〜６２ｎａを２入力排他的論理和回路６１３が出力
する判定結果信号の立ち上がりを検出したパルスによっ
てリセット（クリア）できるように、このパルスをリセ
ット入力端子に与えていることである。
【００７１】具体的な動作は次のようになる。即ち、第
２の実施の形態のセレクタ制御回路６Ａでは、前回にセ
レクタ制御回路６Ａがセレクタ３の選択制御信号を変化
させたときから、タイミング判定回路５の判定結果信号
を正確に反映させるための保護時間をとり、その後に入
力された判定結果信号に対応して、セレクタ制御回路６
Ａの選択制御信号出力端子から選択制御信号を出力す
る。選択制御信号はセレクタ３の被選択信号１〜ｎの各
信号に対して個別に備えられているので、個別に制御で
きるものである。
２の実施の形態のセレクタ制御回路６Ａでは、前回にセ
レクタ制御回路６Ａがセレクタ３の選択制御信号を変化
させたときから、タイミング判定回路５の判定結果信号
を正確に反映させるための保護時間をとり、その後に入
力された判定結果信号に対応して、セレクタ制御回路６
Ａの選択制御信号出力端子から選択制御信号を出力す
る。選択制御信号はセレクタ３の被選択信号１〜ｎの各
信号に対して個別に備えられているので、個別に制御で
きるものである。
【００７２】ここで、リセットＶＣＯ回路４の位相制御
において、位相制御信号がアクティブハイレベルである
ならば、制御信号は選択制御信号出力端子から出力され
る前段において、それぞれ対応した被選択信号である多
相クロックの逆相でラッチされる。そして、そのラッチ
段は制御信号を変化させる直前から制御信号が安定する
まで非同期クリアされる。
において、位相制御信号がアクティブハイレベルである
ならば、制御信号は選択制御信号出力端子から出力され
る前段において、それぞれ対応した被選択信号である多
相クロックの逆相でラッチされる。そして、そのラッチ
段は制御信号を変化させる直前から制御信号が安定する
まで非同期クリアされる。
【００７３】セレクタ３では制御信号が全てロウレベル
になった場合、リセットＶＣＯ回路４の非アクティブ信
号であるロウレベル信号を出力する。その間はリセット
ＶＣＯ回路４は位相制御されないので、周波数制御電圧
入力端子に印加される電圧に従い自走発振を行うもので
ある。
になった場合、リセットＶＣＯ回路４の非アクティブ信
号であるロウレベル信号を出力する。その間はリセット
ＶＣＯ回路４は位相制御されないので、周波数制御電圧
入力端子に印加される電圧に従い自走発振を行うもので
ある。
【００７４】次に、この第２の実施の形態におけるセレ
クタ制御回路６Ａの動作について、上述の第１の実施の
形態と異なる動作を中心として説明する。Ｄフリップフ
ロップ回路６２１〜６２ｎに関する動作において、２入
力排他的論理和回路６１３が出力する判定結果信号の立
ち上がりを検出したパルスによってＤフリップフロップ
回路６２１〜６２ｎをクリアして、アップダウンカウン
タ６１４の出力信号がデコードされ多相クロックの相数
と同じ数だけ用意され、各出力はその出力によって制御
される被選択信号であるクロックの逆相のタイミングで
動作するＤフリップフロップ回路６２１〜６２ｎでラッ
チされて選択制御信号が出力される。
クタ制御回路６Ａの動作について、上述の第１の実施の
形態と異なる動作を中心として説明する。Ｄフリップフ
ロップ回路６２１〜６２ｎに関する動作において、２入
力排他的論理和回路６１３が出力する判定結果信号の立
ち上がりを検出したパルスによってＤフリップフロップ
回路６２１〜６２ｎをクリアして、アップダウンカウン
タ６１４の出力信号がデコードされ多相クロックの相数
と同じ数だけ用意され、各出力はその出力によって制御
される被選択信号であるクロックの逆相のタイミングで
動作するＤフリップフロップ回路６２１〜６２ｎでラッ
チされて選択制御信号が出力される。
【００７５】図１１、図１２は第３の実施形態のビット
位相同期回路の動作タイミングチャートである。この図
１１、図１２において、特徴的なことは、図１１、図１
２（ｇ）に示すようにセレクタ３での選択が１選択から
２選択に切り替わる前の無選択のときに、信号出力端子
から出力される信号（図１１、図１２（ｈ））が、ｈ１
パルスのようになって出力された場合であっても、この
信号をリセットＶＣＯ回路４の位相制御信号入力端子か
ら取り込んで、ｈ１パルスとｈ２パルスとの間が無信号
であっても、リセットＶＣＯ回路４は図１１、図１２の
（ｉ）〜（ｋ）に示す３相クロックは、逓倍ＰＬＬ回路
２から与えられる周波数制御電圧信号によって自走発振
して変化なく安定的に継続出力することができる。そし
て、セレクタ３から信号出力端子から図１１、図１２
（ｈ）に示すｈ２パルスが出力されると、このｈ２パル
スを位相制御信号として継続して安定的に３相クロック
を出力することができる。
位相同期回路の動作タイミングチャートである。この図
１１、図１２において、特徴的なことは、図１１、図１
２（ｇ）に示すようにセレクタ３での選択が１選択から
２選択に切り替わる前の無選択のときに、信号出力端子
から出力される信号（図１１、図１２（ｈ））が、ｈ１
パルスのようになって出力された場合であっても、この
信号をリセットＶＣＯ回路４の位相制御信号入力端子か
ら取り込んで、ｈ１パルスとｈ２パルスとの間が無信号
であっても、リセットＶＣＯ回路４は図１１、図１２の
（ｉ）〜（ｋ）に示す３相クロックは、逓倍ＰＬＬ回路
２から与えられる周波数制御電圧信号によって自走発振
して変化なく安定的に継続出力することができる。そし
て、セレクタ３から信号出力端子から図１１、図１２
（ｈ）に示すｈ２パルスが出力されると、このｈ２パル
スを位相制御信号として継続して安定的に３相クロック
を出力することができる。
【００７６】（第３の実施の形態の効果）： 以上の
第３の実施の形態の構成によれば、上述の第１の実施の
形態の効果に加えて、リセットＶＣＯ回路４の位相制御
信号に入力される多相クロックを切り替える場合に、切
り替えの前後においてはリセットＶＣＯ回路４の位相制
御信号にアクティブ信号を入力しないようにマスクをか
け、切り替え後の新しい多相クロックをリセットＶＣＯ
回路４の位相制御信号として入力する場合には、上述の
マスクによってアクティブ領域（例えば、ハイレベルの
領域）が欠けることのないように入力することによっ
て、多相クロックのデューティ比に関わらず切り替え時
に、リセットＶＣＯ回路４の位相制御入力にノイズが入
ることなく、スムーズにリセットＶＣＯ回路４の位相を
遷移させることができる。
第３の実施の形態の構成によれば、上述の第１の実施の
形態の効果に加えて、リセットＶＣＯ回路４の位相制御
信号に入力される多相クロックを切り替える場合に、切
り替えの前後においてはリセットＶＣＯ回路４の位相制
御信号にアクティブ信号を入力しないようにマスクをか
け、切り替え後の新しい多相クロックをリセットＶＣＯ
回路４の位相制御信号として入力する場合には、上述の
マスクによってアクティブ領域（例えば、ハイレベルの
領域）が欠けることのないように入力することによっ
て、多相クロックのデューティ比に関わらず切り替え時
に、リセットＶＣＯ回路４の位相制御入力にノイズが入
ることなく、スムーズにリセットＶＣＯ回路４の位相を
遷移させることができる。
【００７７】『本発明のビット位相同期回路の第４の実
施の形態』：図１４は、第４の実施の形態のビット位相
同期回路の機能構成図である。この図１４において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、タイミング判定回路５
と、セレクタ制御回路６Ｂと、歯抜け状クロック生成回
路１１とから構成されている。このビット位相同期回路
の構成において、特徴的なことは、『歯抜け状クロック
生成回路１１』と、改良したセレクタ制御回路６Ｂとを
備えていることである。その他の構成は上述の実施の形
態と同様である。そこで、図１５、図１６の動作タイミ
ングチャートも参照しながら機能と動作を説明する。
尚、この図１５、図１６では多相クロックの相数ｎ＝５
とし、歯抜け状クロック生成回路１１の歯抜けサイクル
ｋ＝４として説明する。
施の形態』：図１４は、第４の実施の形態のビット位相
同期回路の機能構成図である。この図１４において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、タイミング判定回路５
と、セレクタ制御回路６Ｂと、歯抜け状クロック生成回
路１１とから構成されている。このビット位相同期回路
の構成において、特徴的なことは、『歯抜け状クロック
生成回路１１』と、改良したセレクタ制御回路６Ｂとを
備えていることである。その他の構成は上述の実施の形
態と同様である。そこで、図１５、図１６の動作タイミ
ングチャートも参照しながら機能と動作を説明する。
尚、この図１５、図１６では多相クロックの相数ｎ＝５
とし、歯抜け状クロック生成回路１１の歯抜けサイクル
ｋ＝４として説明する。
【００７８】この『歯抜け状クロック生成回路１１』
は、逓倍ＰＬＬ回路２からの多相クロックを取り込み、
多相歯抜け状クロック（図１５、図１６（ｃ１）〜（ｃ
５））を出力してセレクタ３に与えると共に、切り替え
タイミング信号（図１５、図１６（ｍ））を出力してセ
レクタ制御回路６Ｂに与える。歯抜け状クロック生成回
路１１では、入力された多相クロック１〜ｎの各クロッ
クに対してｋ（ｋは２以上の整数）サイクルのクロック
パルスの内の１個だけ立たせるといった、いわゆる歯抜
け状クロック（図１５、図１６（ｃ１）〜（ｃ５））を
生成し、且つ各位相に対して生成されたパルスは、多相
クロックの２クロック周期幅に収まるように生成する。
は、逓倍ＰＬＬ回路２からの多相クロックを取り込み、
多相歯抜け状クロック（図１５、図１６（ｃ１）〜（ｃ
５））を出力してセレクタ３に与えると共に、切り替え
タイミング信号（図１５、図１６（ｍ））を出力してセ
レクタ制御回路６Ｂに与える。歯抜け状クロック生成回
路１１では、入力された多相クロック１〜ｎの各クロッ
クに対してｋ（ｋは２以上の整数）サイクルのクロック
パルスの内の１個だけ立たせるといった、いわゆる歯抜
け状クロック（図１５、図１６（ｃ１）〜（ｃ５））を
生成し、且つ各位相に対して生成されたパルスは、多相
クロックの２クロック周期幅に収まるように生成する。
【００７９】ここで、ｋの値はリセットＶＣＯ回路４の
自走発振する場合、逓倍ＰＬＬ回路２の逓倍クロックの
発振周波数とリセットＶＣＯ回路４の自走発振周波数の
差異によって、リセットＶＣＯ回路４の発振位相の逸脱
が生じるが、その幅が問題とならないサイクル数であ
る。また、切り替えタイミング信号（図１５、図１６
（ｍ））は、歯抜け状クロックのパルスとパルスの中間
位置でアクティブパルスが立つように生成される。
自走発振する場合、逓倍ＰＬＬ回路２の逓倍クロックの
発振周波数とリセットＶＣＯ回路４の自走発振周波数の
差異によって、リセットＶＣＯ回路４の発振位相の逸脱
が生じるが、その幅が問題とならないサイクル数であ
る。また、切り替えタイミング信号（図１５、図１６
（ｍ））は、歯抜け状クロックのパルスとパルスの中間
位置でアクティブパルスが立つように生成される。
【００８０】『セレクタ制御回路６Ｂ』では、前回セレ
クタ制御回路６Ａがセレクタ３の選択制御信号を変化さ
せたときから、タイミング判定回路５の判定結果信号に
正確に反映させるための保護時間をとり、その後に入力
された判定結果信号（図１５、図１６（ｋ）、（ｌ））
に対応してセレクタ制御回路６Ｂの選択制御信号出力端
子から制御信号（図１５、図１６（ｄ））を出力するも
のである。
クタ制御回路６Ａがセレクタ３の選択制御信号を変化さ
せたときから、タイミング判定回路５の判定結果信号に
正確に反映させるための保護時間をとり、その後に入力
された判定結果信号（図１５、図１６（ｋ）、（ｌ））
に対応してセレクタ制御回路６Ｂの選択制御信号出力端
子から制御信号（図１５、図１６（ｄ））を出力するも
のである。
【００８１】ここで、選択制御信号は、選択制御信号出
力端子から出力される前段において、多相クロック１で
ラッチされており、そのラッチは切り替えタイミング信
号（図１５、図１６（ｍ））がアクティブな場合に、新
しい選択制御信号を取り込み、切り替えタイミング信号
が非アクティブな場合は、ラッチの値を保持する。つま
り、セレクタ３の制御は切り替えタイミング信号がアク
ティブな領域で行われ、そのタイミングにおいて、セレ
クタ３の被選択信号１〜ｎの入力はリセットＶＣＯ回路
４の位相制御信号として非アクティブ信号であるロウレ
ベル信号の値で安定している。よって、切り替え時に、
リセットＶＣＯ回路４の位相制御信号入力端子（図１
５、図１６（ｅ））にノイズが入力されることはない。
力端子から出力される前段において、多相クロック１で
ラッチされており、そのラッチは切り替えタイミング信
号（図１５、図１６（ｍ））がアクティブな場合に、新
しい選択制御信号を取り込み、切り替えタイミング信号
が非アクティブな場合は、ラッチの値を保持する。つま
り、セレクタ３の制御は切り替えタイミング信号がアク
ティブな領域で行われ、そのタイミングにおいて、セレ
クタ３の被選択信号１〜ｎの入力はリセットＶＣＯ回路
４の位相制御信号として非アクティブ信号であるロウレ
ベル信号の値で安定している。よって、切り替え時に、
リセットＶＣＯ回路４の位相制御信号入力端子（図１
５、図１６（ｅ））にノイズが入力されることはない。
【００８２】また、リセットＶＣＯ回路４は、切り替え
が起こらない定常状態及び切り替え時に関わらず、ほぼ
ｋサイクルに一回の割合で位相制御を受け、位相制御信
号（図１５、図１６（ｅ））のアクティブパルスが入力
されない間は、周波数制御入力端子に印加される電圧に
従い、逓倍ＰＬＬ回路２の発振周波数と、ほぼ一致した
周波数で自走発振（図１５、図１６（ｆ）〜（ｈ））を
行う。
が起こらない定常状態及び切り替え時に関わらず、ほぼ
ｋサイクルに一回の割合で位相制御を受け、位相制御信
号（図１５、図１６（ｅ））のアクティブパルスが入力
されない間は、周波数制御入力端子に印加される電圧に
従い、逓倍ＰＬＬ回路２の発振周波数と、ほぼ一致した
周波数で自走発振（図１５、図１６（ｆ）〜（ｈ））を
行う。
【００８３】（セレクタ制御回路６Ｂの詳細構成）：
図１７は第３の実施の形態のセレクタ制御回路６Ｂの
詳細機能構成図である。この図１７において、セレクタ
制御回路６Ｂは、Ｄフリップフロップ回路６１、６２、
６６〜６９、６１０と、『セレクタ付きＤフリップフロ
ップ回路６２１ｂ〜６２ｎｂ』と、２入力ＡＮＤ回路６
３〜６５、６１８と、片反転２入力ＡＮＤ回路６１１、
６１２と、ＯＲ回路６１３と、アップダウンカウンタ６
１４と、バイナリカウンタ６１５と、ＪＫフリップフロ
ップ６１６と、２入力ＮＯＲ回路６１７とから構成され
ている。
図１７は第３の実施の形態のセレクタ制御回路６Ｂの
詳細機能構成図である。この図１７において、セレクタ
制御回路６Ｂは、Ｄフリップフロップ回路６１、６２、
６６〜６９、６１０と、『セレクタ付きＤフリップフロ
ップ回路６２１ｂ〜６２ｎｂ』と、２入力ＡＮＤ回路６
３〜６５、６１８と、片反転２入力ＡＮＤ回路６１１、
６１２と、ＯＲ回路６１３と、アップダウンカウンタ６
１４と、バイナリカウンタ６１５と、ＪＫフリップフロ
ップ６１６と、２入力ＮＯＲ回路６１７とから構成され
ている。
【００８４】この図１７において、上述の第１の実施の
形態のセレクタ制御回路６と異なる構成は、図１７の
『点線で囲んでいる部分の回路』であって、歯抜け状ク
ロック生成回路１１からの切り替えタイミング信号を取
り込み、この信号をセレクタ付きＤフリップフロップ回
路６２１ｂ〜６２ｎｂでラッチ出力してｎ相の選択制御
信号を生成出力する構成部分である。
形態のセレクタ制御回路６と異なる構成は、図１７の
『点線で囲んでいる部分の回路』であって、歯抜け状ク
ロック生成回路１１からの切り替えタイミング信号を取
り込み、この信号をセレクタ付きＤフリップフロップ回
路６２１ｂ〜６２ｎｂでラッチ出力してｎ相の選択制御
信号を生成出力する構成部分である。
【００８５】具体的にこのセレクタ制御回路６Ｂの動作
を説明する。先ず判定結果信号として位相を進ませる信
号及び位相を遅らせる信号は、それぞれＤフリップフロ
ップ回路６１、６２のクロックとして入力される。Ｄフ
リップフロップ回路６１、６２は、クロックの立ち上が
りエッジが入力されると、ハイレベル出力でラッチ出力
し、これらのラッチ出力信号は、バイナリカウンタ６１
５で決められる保護時間以外であれば、それぞれＤフリ
ップフロップ回路６７、６８でラッチされる。
を説明する。先ず判定結果信号として位相を進ませる信
号及び位相を遅らせる信号は、それぞれＤフリップフロ
ップ回路６１、６２のクロックとして入力される。Ｄフ
リップフロップ回路６１、６２は、クロックの立ち上が
りエッジが入力されると、ハイレベル出力でラッチ出力
し、これらのラッチ出力信号は、バイナリカウンタ６１
５で決められる保護時間以外であれば、それぞれＤフリ
ップフロップ回路６７、６８でラッチされる。
【００８６】Ｄフリップフロップ回路６７〜６９、６１
０、片反転２入力ＡＮＤ回路６１１、６１２で構成され
る回路は、判定結果信号の立ち上がりを検出して、１ク
ロック幅のパルスを出力する。位相を進ませる信号の立
ち上がりを検出回路において検出して生成されたパルス
はアンプダウンカウンタ６１４のダウン入力に与えられ
る。位相を遅らせる信号の立ち上がりを検出回路におい
て検出して生成されるパルスは、アップダウンカウンタ
６１４のアップ入力に与えられる。アンプダウンカウン
タ６１４では、ダウン信号が入力されると、現在選択さ
れているクロックより位相が進んだクロックを選択する
べく、３→２→１→ｎ→（ｎ−１）のようにカウントダ
ウンする。
０、片反転２入力ＡＮＤ回路６１１、６１２で構成され
る回路は、判定結果信号の立ち上がりを検出して、１ク
ロック幅のパルスを出力する。位相を進ませる信号の立
ち上がりを検出回路において検出して生成されたパルス
はアンプダウンカウンタ６１４のダウン入力に与えられ
る。位相を遅らせる信号の立ち上がりを検出回路におい
て検出して生成されるパルスは、アップダウンカウンタ
６１４のアップ入力に与えられる。アンプダウンカウン
タ６１４では、ダウン信号が入力されると、現在選択さ
れているクロックより位相が進んだクロックを選択する
べく、３→２→１→ｎ→（ｎ−１）のようにカウントダ
ウンする。
【００８７】逆にアップ信号が入力されると、現在選択
されているクロックより位相が遅れたクロックを選択す
るべく、（ｎ−１）→ｎ→１→２→３のようにカウント
アップする。アップダウンカウンタ６１４の出力は、デ
コードされ、多相クロックの相数と同じ数だけ用意さ
れ、各出力は切り替えタイミング信号がハイレベルの場
合、セレクタ付きＤフリップフロップ回路６２１ｂ〜６
２ｎｂで、入力クロックによってラッチ出力される。切
り替えタイミング信号がロウレベルの場合、セレクタ付
きＤフリップフロップ回路６２１ｂ〜６２ｎｂは、自デ
ータを保持する。
されているクロックより位相が遅れたクロックを選択す
るべく、（ｎ−１）→ｎ→１→２→３のようにカウント
アップする。アップダウンカウンタ６１４の出力は、デ
コードされ、多相クロックの相数と同じ数だけ用意さ
れ、各出力は切り替えタイミング信号がハイレベルの場
合、セレクタ付きＤフリップフロップ回路６２１ｂ〜６
２ｎｂで、入力クロックによってラッチ出力される。切
り替えタイミング信号がロウレベルの場合、セレクタ付
きＤフリップフロップ回路６２１ｂ〜６２ｎｂは、自デ
ータを保持する。
【００８８】一方、いずれかの判定結果信号の立ち上が
りを検出したパルスによって。バイナリカウンタ６１５
はクリアされ、数カウント後にキャリー信号を出力し、
先ほどの判定結果信号の立ち上がり検出パルスからキャ
リー信号までを保護時間として、Ｄフリップフロップ回
路６７、６８の入力をロウレベルに固定し、キャリー信
号と保護パルスの論理積演算結果出力信号によってＤフ
リップフロップ回路６１、６２をクリアする。
りを検出したパルスによって。バイナリカウンタ６１５
はクリアされ、数カウント後にキャリー信号を出力し、
先ほどの判定結果信号の立ち上がり検出パルスからキャ
リー信号までを保護時間として、Ｄフリップフロップ回
路６７、６８の入力をロウレベルに固定し、キャリー信
号と保護パルスの論理積演算結果出力信号によってＤフ
リップフロップ回路６１、６２をクリアする。
【００８９】バイナリカウンタ６１５は、キャリー信号
でディゼーブルされる。また、位相を進ませる信号及び
位相を遅らせる信号が両方入力された場合には、Ｄフリ
ップフロップ回路６６でラッチされた後にタイミングエ
ラー信号として出力される。
でディゼーブルされる。また、位相を進ませる信号及び
位相を遅らせる信号が両方入力された場合には、Ｄフリ
ップフロップ回路６６でラッチされた後にタイミングエ
ラー信号として出力される。
【００９０】（歯抜け状クロック生成回路１１の詳細構
成）： 図１８は、上述の図１４で示した歯抜け状ク
ロック生成回路１１の詳細な機能構成図である。この図
１８において、歯抜け状クロック生成回路１１は、入力
の多相クロック信号のそれぞれに対して歯抜け状クロッ
ク生成部１１１〜１１ｎと構成され、それぞれ同じ回路
構成で実現されている。代表して内部の構成を説明する
と、歯抜け状クロック生成部１１１は、バイナリカウン
タ１１１１と、片反転２入力ＡＮＤ回路１１１２と、２
入力ＮＯＲ回路１１１３と、２入力ＡＮＤ回路１１１４
と、Ｄフリップフロップ回路１１１５とから構成されて
いる。
成）： 図１８は、上述の図１４で示した歯抜け状ク
ロック生成回路１１の詳細な機能構成図である。この図
１８において、歯抜け状クロック生成回路１１は、入力
の多相クロック信号のそれぞれに対して歯抜け状クロッ
ク生成部１１１〜１１ｎと構成され、それぞれ同じ回路
構成で実現されている。代表して内部の構成を説明する
と、歯抜け状クロック生成部１１１は、バイナリカウン
タ１１１１と、片反転２入力ＡＮＤ回路１１１２と、２
入力ＮＯＲ回路１１１３と、２入力ＡＮＤ回路１１１４
と、Ｄフリップフロップ回路１１１５とから構成されて
いる。
【００９１】バイナリカウンタ１１１１は多相クロック
１の逆相のクロックで動作し、カウンタ値から４クロッ
クに一回だけハイレベル信号が立つ信号を２入力ＮＯＲ
回路１１１３で生成し、その信号と多相クロック１の論
理積演算を２入力ＡＮＤ回路１１１４で行うことで歯抜
け状クロックを生成する。また、カウンタ値から４クロ
ックに一回だけハイレベル信号が立つ歯抜け状クロック
の中間にハイレベルが立つような信号を片反転２入力Ａ
ＮＤ回路１１１２で出力し、切り替えタイミング信号と
して生成する。この切り替えタイミング信号は歯抜け状
クロック生成部１１１の出力だけで使用される。
１の逆相のクロックで動作し、カウンタ値から４クロッ
クに一回だけハイレベル信号が立つ信号を２入力ＮＯＲ
回路１１１３で生成し、その信号と多相クロック１の論
理積演算を２入力ＡＮＤ回路１１１４で行うことで歯抜
け状クロックを生成する。また、カウンタ値から４クロ
ックに一回だけハイレベル信号が立つ歯抜け状クロック
の中間にハイレベルが立つような信号を片反転２入力Ａ
ＮＤ回路１１１２で出力し、切り替えタイミング信号と
して生成する。この切り替えタイミング信号は歯抜け状
クロック生成部１１１の出力だけで使用される。
【００９２】歯抜け状クロック生成部１１１の連鎖リセ
ット入力信号は、バイナリカウンタ１１１１のロード信
号として入力され、このバイナリカウンタ１１１１で
は、その歯抜け状クロック生成部の配置とｋ（２以上の
整数で、歯抜けサイクル数）の数から決まる値をロード
する。また、連鎖リセット入力信号は、多相クロック１
の逆相で動作するＤフリップフロップ回路１１１５にお
いてラッチ出力され、連鎖リセット出力信号として出力
される。この連鎖リセット出力信号は、歯抜け状クロッ
ク生成部１１ｎから始まり、歯抜け状クロック生成部か
ら出力された後、隣り合った位相の進んだ多相クロック
を処理している歯抜け状クロック生成部の連鎖リセット
入力信号として入力され、歯抜け状クロック生成部１１
１で連鎖を閉じる。
ット入力信号は、バイナリカウンタ１１１１のロード信
号として入力され、このバイナリカウンタ１１１１で
は、その歯抜け状クロック生成部の配置とｋ（２以上の
整数で、歯抜けサイクル数）の数から決まる値をロード
する。また、連鎖リセット入力信号は、多相クロック１
の逆相で動作するＤフリップフロップ回路１１１５にお
いてラッチ出力され、連鎖リセット出力信号として出力
される。この連鎖リセット出力信号は、歯抜け状クロッ
ク生成部１１ｎから始まり、歯抜け状クロック生成部か
ら出力された後、隣り合った位相の進んだ多相クロック
を処理している歯抜け状クロック生成部の連鎖リセット
入力信号として入力され、歯抜け状クロック生成部１１
１で連鎖を閉じる。
【００９３】ここで、バイナリカウンタ１１１１へのロ
ード値の決め方を説明する。歯抜け状クロック生成部１
１ｎをリセット連鎖の開始の歯抜け状クロック生成部と
して、歯抜け状クロック生成部１１ｎのバイナリカウン
タ１１１１の値が０の場合、コード０信号を出力し、そ
の信号は歯抜け状クロック生成部１１（ｎ−１）の連鎖
リセット入力信号ｎ−１として入力され、歯抜け状クロ
ック生成部１１（ｎ−１）のバイナリカウンタ１１１１
では、前の歯抜け状クロック生成部である歯抜け状クロ
ック生成部１１ｎのバイナリカウンタ１１１１の値の１
をインクリメントした値である１をロード値とし、連鎖
リセット入力信号ｎ−１によってロードされる。
ード値の決め方を説明する。歯抜け状クロック生成部１
１ｎをリセット連鎖の開始の歯抜け状クロック生成部と
して、歯抜け状クロック生成部１１ｎのバイナリカウン
タ１１１１の値が０の場合、コード０信号を出力し、そ
の信号は歯抜け状クロック生成部１１（ｎ−１）の連鎖
リセット入力信号ｎ−１として入力され、歯抜け状クロ
ック生成部１１（ｎ−１）のバイナリカウンタ１１１１
では、前の歯抜け状クロック生成部である歯抜け状クロ
ック生成部１１ｎのバイナリカウンタ１１１１の値の１
をインクリメントした値である１をロード値とし、連鎖
リセット入力信号ｎ−１によってロードされる。
【００９４】以下同様にして前の歯抜け状クロック生成
部でロードされた値に１をインクリメントした値をロー
ド値とし、そのロード値がｋ−１と等しくなったとき
に、次の歯抜け状クロック生成部ではロード値を０に戻
して再び１づつロード値を増加させていく。このように
構成することで、全ての歯抜け状クロックのパルスの位
置を２クロック周期幅以内に収めることができる。
部でロードされた値に１をインクリメントした値をロー
ド値とし、そのロード値がｋ−１と等しくなったとき
に、次の歯抜け状クロック生成部ではロード値を０に戻
して再び１づつロード値を増加させていく。このように
構成することで、全ての歯抜け状クロックのパルスの位
置を２クロック周期幅以内に収めることができる。
【００９５】（第４の実施の形態の効果）： 以上の
第４の実施の形態のビット位相同期回路の構成によれ
ば、上述の第１の実施の形態の効果に加えて、リセット
ＶＣＯ回路４に入力する位相制御信号を、歯抜け状クロ
ックとし、セレクタ３において入力される全ての多相歯
抜け状クロックが、リセットＶＣＯ回路４の位相制御信
号として非アクティブ信号の値で安定している領域を
０．５クロック周期幅以上設けることによって、特定の
位相のクロックのタイミングによって位相制御信号を出
力することができる。
第４の実施の形態のビット位相同期回路の構成によれ
ば、上述の第１の実施の形態の効果に加えて、リセット
ＶＣＯ回路４に入力する位相制御信号を、歯抜け状クロ
ックとし、セレクタ３において入力される全ての多相歯
抜け状クロックが、リセットＶＣＯ回路４の位相制御信
号として非アクティブ信号の値で安定している領域を
０．５クロック周期幅以上設けることによって、特定の
位相のクロックのタイミングによって位相制御信号を出
力することができる。
【００９６】また、歯抜けサイクルを大きくすることに
よって、切り替え時の選択制御信号を出力するタミング
マージンが増えて、これによってセレクタ制御回路６Ｂ
に用いるクロックを１種類にすることができ、このため
に回路構成も簡単になり、タイミング回路設計を容易に
行うことができるようになる。
よって、切り替え時の選択制御信号を出力するタミング
マージンが増えて、これによってセレクタ制御回路６Ｂ
に用いるクロックを１種類にすることができ、このため
に回路構成も簡単になり、タイミング回路設計を容易に
行うことができるようになる。
【００９７】『本発明のビット位相同期回路の第５の実
施の形態』：図１９は、第５の実施の形態のビット位相
同期回路の機能構成図である。この図１９において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２Ａと、セレクタ
３と、リセットＶＣＯ回路４と、タイミング判定回路５
と、セレクタ制御回路６Ｂと、歯抜け状クロック生成回
路１１Ａと、『第１の多相クロック生成回路１２と、第
２の多相クロック生成回路１３』とから構成されてい
る。
施の形態』：図１９は、第５の実施の形態のビット位相
同期回路の機能構成図である。この図１９において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２Ａと、セレクタ
３と、リセットＶＣＯ回路４と、タイミング判定回路５
と、セレクタ制御回路６Ｂと、歯抜け状クロック生成回
路１１Ａと、『第１の多相クロック生成回路１２と、第
２の多相クロック生成回路１３』とから構成されてい
る。
【００９８】この図１９の構成において特徴的な構成
は、『第１の多相クロック生成回路１２と、第２の多相
クロック生成回路１３』とを備えていることと、逓倍Ｐ
ＬＬ回路２Ａを多相クロック出力ではなく、単相クロッ
ク出力構成であることと、歯抜け状クロック生成回路１
１Ａを多相クロック出力ではなく、単相クロック出力構
成にしたことである。その他の構成部は上述の実施例で
示した機能構成部を利用したものである。尚、歯抜け状
クロック生成回路１１Ａは、上述の第４の実施の形態の
図１８の歯抜け状クロック生成回路１１の構成の内、一
つの歯抜け状クロック生成部１１１を使用することで実
現することができる。
は、『第１の多相クロック生成回路１２と、第２の多相
クロック生成回路１３』とを備えていることと、逓倍Ｐ
ＬＬ回路２Ａを多相クロック出力ではなく、単相クロッ
ク出力構成であることと、歯抜け状クロック生成回路１
１Ａを多相クロック出力ではなく、単相クロック出力構
成にしたことである。その他の構成部は上述の実施例で
示した機能構成部を利用したものである。尚、歯抜け状
クロック生成回路１１Ａは、上述の第４の実施の形態の
図１８の歯抜け状クロック生成回路１１の構成の内、一
つの歯抜け状クロック生成部１１１を使用することで実
現することができる。
【００９９】逓倍ＰＬＬ回路２Ａは、基準クロックを取
り込み、この基準クロックを逓倍したクロックを生成し
て、第１の多相クロック生成回路１２と、歯抜け状クロ
ック生成回路１１Ａと、セレクタ制御回路６Ｂとに与え
ると共に、周波数制御電圧信号も生成して、リセットＶ
ＣＯ４に与える。
り込み、この基準クロックを逓倍したクロックを生成し
て、第１の多相クロック生成回路１２と、歯抜け状クロ
ック生成回路１１Ａと、セレクタ制御回路６Ｂとに与え
ると共に、周波数制御電圧信号も生成して、リセットＶ
ＣＯ４に与える。
【０１００】『第１の多相クロック生成回路１２』は、
逓倍ＰＬＬ回路２からのクロックから遅延量制御電圧信
号を生成して第２の多相クロック生成回路１３の遅延量
制御電圧入力端子に与える。歯抜け状クロック生成回路
１１Ａは、逓倍ＰＬＬ回路２からのクロックから単相の
歯抜け状クロックを生成して第２の多相クロック生成回
路１３に与えると共に、切り替えタイミング信号を生成
してセレクタ制御回路６Ｂに与える。『第２の多相クロ
ック生成回路１３』は、歯抜け状クロック生成回路１１
Ａからのクロックを基にして、第１の多相クロック生成
回路１２からの遅延量制御電圧信号を使用して、多相の
歯抜け状クロック１〜ｎを生成してセレクタ３に与え
る。
逓倍ＰＬＬ回路２からのクロックから遅延量制御電圧信
号を生成して第２の多相クロック生成回路１３の遅延量
制御電圧入力端子に与える。歯抜け状クロック生成回路
１１Ａは、逓倍ＰＬＬ回路２からのクロックから単相の
歯抜け状クロックを生成して第２の多相クロック生成回
路１３に与えると共に、切り替えタイミング信号を生成
してセレクタ制御回路６Ｂに与える。『第２の多相クロ
ック生成回路１３』は、歯抜け状クロック生成回路１１
Ａからのクロックを基にして、第１の多相クロック生成
回路１２からの遅延量制御電圧信号を使用して、多相の
歯抜け状クロック１〜ｎを生成してセレクタ３に与え
る。
【０１０１】（動作）： 次に図２０、図２１の動作
タイミングチャートを参照しながら図１９のビット位相
同期回路の動作を説明する。そこで、先ず逓倍ＰＬＬ回
路２Ａの基準クロック入力端子には、受信データのビッ
トレートと同じ周波数の１／ｍ倍（ｍ＞０）の基準クロ
ック信号（図２０、図２１（ａ））が入力されると、こ
の逓倍ＰＬＬ回路２Ａでは、受信データのビットレート
と同じ周波数のクロック（図２０、図２１（ｂ））が生
成されて出力される。
タイミングチャートを参照しながら図１９のビット位相
同期回路の動作を説明する。そこで、先ず逓倍ＰＬＬ回
路２Ａの基準クロック入力端子には、受信データのビッ
トレートと同じ周波数の１／ｍ倍（ｍ＞０）の基準クロ
ック信号（図２０、図２１（ａ））が入力されると、こ
の逓倍ＰＬＬ回路２Ａでは、受信データのビットレート
と同じ周波数のクロック（図２０、図２１（ｂ））が生
成されて出力される。
【０１０２】また、ＶＣＯの周波数を制御している周波
数制御電圧をリセットＶＣＯ回路４に印加するために出
力される。第１の多相クロック生成回路１２では、リン
グオシレータの原理を応用して、入力クロックと、入力
クロックを多段ゲート回路で遅延させたクロックとを比
較して、この位相差が１クロック周期幅になるように多
段ゲート回路の遅延量を制御する遅延量制御電圧信号が
生成されて出力される。
数制御電圧をリセットＶＣＯ回路４に印加するために出
力される。第１の多相クロック生成回路１２では、リン
グオシレータの原理を応用して、入力クロックと、入力
クロックを多段ゲート回路で遅延させたクロックとを比
較して、この位相差が１クロック周期幅になるように多
段ゲート回路の遅延量を制御する遅延量制御電圧信号が
生成されて出力される。
【０１０３】逓倍ＰＬＬ回路２Ａからのクロックが入力
された歯抜け状クロック生成回路１１Ａでは、入力され
たクロックに対してｋ（ｋは２以上の自然数）サイクル
のクロックパルスの内の１個だけ立たせるといった、い
わゆる歯抜け状クロックが生成される。ここでｋの値は
リセットＶＣＯ回路４が自走発振する場合、逓倍ＰＬＬ
回路２Ａの逓倍クロックの発振周波数と、リセットＶＣ
Ｏ回路４の自走発振周波数との差異によってリセットＶ
ＣＯ回路４の発振位相の逸脱が生じるが、その幅が問題
とならないサイクル数とする。
された歯抜け状クロック生成回路１１Ａでは、入力され
たクロックに対してｋ（ｋは２以上の自然数）サイクル
のクロックパルスの内の１個だけ立たせるといった、い
わゆる歯抜け状クロックが生成される。ここでｋの値は
リセットＶＣＯ回路４が自走発振する場合、逓倍ＰＬＬ
回路２Ａの逓倍クロックの発振周波数と、リセットＶＣ
Ｏ回路４の自走発振周波数との差異によってリセットＶ
ＣＯ回路４の発振位相の逸脱が生じるが、その幅が問題
とならないサイクル数とする。
【０１０４】また、切り替えタイミング信号は、歯抜け
状クロックのパルスとパルスの中間位置でアクティブパ
ルスが立つように生成される。この歯抜け状クロック生
成回路１１Ａで生成された歯抜け状クロック出力（図２
０、図２１（ｃ））は、第２の多相クロック生成回路１
３に入力される。第２の多相クロック生成回路１３で
は、第１の多相クロック生成回路１２で生成された１ク
ロック周期幅の遅延量制御電圧信号を印加することによ
って、この第２の多相クロック生成回路１３では、１ク
ロック幅をｎ等分した位相差の多相の歯抜け状クロック
が生成される。第２の多相クロック生成回路１３の多相
歯抜け状クロック（図２０、図２１（ｄ１）〜（ｄ
５））は、それぞれセレクタ３の被選択信号入力端子に
与えられる。セレクタ３では選択制御信号（図２０、図
２１（ｅ））に従って、被選択信号入力端子に入力され
る信号の内の一つの信号が信号出力端子から出力され
る。
状クロックのパルスとパルスの中間位置でアクティブパ
ルスが立つように生成される。この歯抜け状クロック生
成回路１１Ａで生成された歯抜け状クロック出力（図２
０、図２１（ｃ））は、第２の多相クロック生成回路１
３に入力される。第２の多相クロック生成回路１３で
は、第１の多相クロック生成回路１２で生成された１ク
ロック周期幅の遅延量制御電圧信号を印加することによ
って、この第２の多相クロック生成回路１３では、１ク
ロック幅をｎ等分した位相差の多相の歯抜け状クロック
が生成される。第２の多相クロック生成回路１３の多相
歯抜け状クロック（図２０、図２１（ｄ１）〜（ｄ
５））は、それぞれセレクタ３の被選択信号入力端子に
与えられる。セレクタ３では選択制御信号（図２０、図
２１（ｅ））に従って、被選択信号入力端子に入力され
る信号の内の一つの信号が信号出力端子から出力され
る。
【０１０５】セレクタ３の信号出力端子から出力された
信号（図２０、図２１（ｆ））は、リセットＶＣＯ回路
４の位相制御信号入力端子に入力される。リセットＶＣ
Ｏ回路４では、位相制御信号入力端子から入力される信
号のパルスの位相によって出力クロックの位相が強制的
に制御され、ｎ相の位相を持つパルス信号を入力するこ
とによって、それぞれに対応したｎ相の出力クロック
（図２０、図２１（ｇ））が生成される。
信号（図２０、図２１（ｆ））は、リセットＶＣＯ回路
４の位相制御信号入力端子に入力される。リセットＶＣ
Ｏ回路４では、位相制御信号入力端子から入力される信
号のパルスの位相によって出力クロックの位相が強制的
に制御され、ｎ相の位相を持つパルス信号を入力するこ
とによって、それぞれに対応したｎ相の出力クロック
（図２０、図２１（ｇ））が生成される。
【０１０６】また、リセットＶＣＯ回路４は、位相制御
信号入力端子にパルス信号が入力されていない場合に
は、逓倍ＰＬＬ回路２Ａの周波数制御電圧出力端子から
リセットＶＣＯ回路４の周波数制御電圧入力端子に印加
される電圧によって決まる周波数で自走発振を行う。こ
こで、逓倍ＰＬＬ回路２Ａを構成するＶＣＯと、リセッ
トＶＣＯ回路４を構成するＶＣＯとを同じ回路構成にす
ることによって、リセットＶＣＯ回路４は逓倍ＰＬＬ回
路２Ａの発振周波数とほぼ一致した周波数で自走発振を
行う。リセットＶＣＯ回路４の出力クロックは、タイミ
ング判定回路５のクロック入力端子に入力される。
信号入力端子にパルス信号が入力されていない場合に
は、逓倍ＰＬＬ回路２Ａの周波数制御電圧出力端子から
リセットＶＣＯ回路４の周波数制御電圧入力端子に印加
される電圧によって決まる周波数で自走発振を行う。こ
こで、逓倍ＰＬＬ回路２Ａを構成するＶＣＯと、リセッ
トＶＣＯ回路４を構成するＶＣＯとを同じ回路構成にす
ることによって、リセットＶＣＯ回路４は逓倍ＰＬＬ回
路２Ａの発振周波数とほぼ一致した周波数で自走発振を
行う。リセットＶＣＯ回路４の出力クロックは、タイミ
ング判定回路５のクロック入力端子に入力される。
【０１０７】受信データ入力端子には、対向する装置か
ら伝送されてきた、位相が未知なデータが入力され、そ
のデータはタイミング判定回路５のデータ入力端子（図
２０、図２１（ｈ））に入力される。
ら伝送されてきた、位相が未知なデータが入力され、そ
のデータはタイミング判定回路５のデータ入力端子（図
２０、図２１（ｈ））に入力される。
【０１０８】タイミング判定回路５では、入力されたク
ロックと、データの位相関係に対して適当であればその
ままとし、不適当であればクロックの位相を進めるべき
なのか、遅らせるべきかを判定し、その結果を判定結果
信号出力端子（図２０、図２１（ｊ）、（ｋ））から出
力する。
ロックと、データの位相関係に対して適当であればその
ままとし、不適当であればクロックの位相を進めるべき
なのか、遅らせるべきかを判定し、その結果を判定結果
信号出力端子（図２０、図２１（ｊ）、（ｋ））から出
力する。
【０１０９】また、タイミング判定回路５は入力された
データを、入力されたクロックによってラッチして、そ
のラッチ出力をデータ出力端子から出力し、この出力信
号は再生データ出力端子（図２０、図２１（ｉ））から
出力される。この入力受信データをラッチすることに使
用したクロックをクロック出力端子から出力して、この
出力信号は再生データ用クロック端子から出力される。
タイミング判定回路５の判定結果信号（図２０、図２１
（ｊ）、（ｋ））は、セレクタ制御回路６Ｂの判定結果
信号入力端子に入力される。
データを、入力されたクロックによってラッチして、そ
のラッチ出力をデータ出力端子から出力し、この出力信
号は再生データ出力端子（図２０、図２１（ｉ））から
出力される。この入力受信データをラッチすることに使
用したクロックをクロック出力端子から出力して、この
出力信号は再生データ用クロック端子から出力される。
タイミング判定回路５の判定結果信号（図２０、図２１
（ｊ）、（ｋ））は、セレクタ制御回路６Ｂの判定結果
信号入力端子に入力される。
【０１１０】セレクタ制御回路６Ｂでは、前回にセレク
タ制御回路６Ｂでセレクタ３の選択制御信号を変化せた
ときから、タイミング判定回路５の判定結果信号に正確
に反映させるための保護時間をとり、その後に入力され
た判定結果信号に対応してセレクタ制御回路６Ｂの選択
制御信号出力端子から制御信号を出力する。
タ制御回路６Ｂでセレクタ３の選択制御信号を変化せた
ときから、タイミング判定回路５の判定結果信号に正確
に反映させるための保護時間をとり、その後に入力され
た判定結果信号に対応してセレクタ制御回路６Ｂの選択
制御信号出力端子から制御信号を出力する。
【０１１１】ここで、選択制御信号は選択制御信号出力
端子から出力される前段において、入力クロックによっ
てラッチされており、そのラッチは切り替えタイミング
信号（図２０、図２１（ｌ））がアクティブな場合に、
新しい選択制御信号を取り込み、切り替えタイミング信
号が非アクティブな場合は、ラッチの値を保持する。つ
まり、セレクタ３の制御は、切り替えタイミング信号が
アクティブな領域で行われ、このタイミングにおいてセ
レクタ３の被選択信号の入力は、リセットＶＣＯ回路４
の位相制御信号として非アクティブ信号であるロウレベ
ルの値で安定している。よって、切り替え時にリセット
ＶＣＯ回路４の位相制御信号入力端子にノイズが入力さ
れることはない。
端子から出力される前段において、入力クロックによっ
てラッチされており、そのラッチは切り替えタイミング
信号（図２０、図２１（ｌ））がアクティブな場合に、
新しい選択制御信号を取り込み、切り替えタイミング信
号が非アクティブな場合は、ラッチの値を保持する。つ
まり、セレクタ３の制御は、切り替えタイミング信号が
アクティブな領域で行われ、このタイミングにおいてセ
レクタ３の被選択信号の入力は、リセットＶＣＯ回路４
の位相制御信号として非アクティブ信号であるロウレベ
ルの値で安定している。よって、切り替え時にリセット
ＶＣＯ回路４の位相制御信号入力端子にノイズが入力さ
れることはない。
【０１１２】リセットＶＣＯ回路４は、切り替えが起こ
らない定常状態及び切り替え時に関わらず、ほぼｋサイ
クルに一回の割合で位相制御を受け、位相制御信号のア
クティブパルスが入力されない間は、周波数制御入力端
子に印加される電圧に従い、逓倍ＰＬＬ回路２Ａの発振
周波数と、ほぼ一致した周波数で自走発振を行う。
らない定常状態及び切り替え時に関わらず、ほぼｋサイ
クルに一回の割合で位相制御を受け、位相制御信号のア
クティブパルスが入力されない間は、周波数制御入力端
子に印加される電圧に従い、逓倍ＰＬＬ回路２Ａの発振
周波数と、ほぼ一致した周波数で自走発振を行う。
【０１１３】また、セレクタ制御回路６Ｂでは、保護時
間内の判定結果信号に、リセットＶＣＯ回路４の位相を
進ませる情報と、遅らせる情報とが両方含まれていた場
合、受信データにノイズが重積されていたり、入力線路
断などによって入力値が不定値になっているか、或いは
リセットＶＣＯ回路４の出力クロックが受信データに対
してトラッキングエラーを起こしたと判断し、タイミン
グエラー出力端子からタイミングエラー信号が出力さ
れ、受信データ識別エラー出力端子から出力される。
間内の判定結果信号に、リセットＶＣＯ回路４の位相を
進ませる情報と、遅らせる情報とが両方含まれていた場
合、受信データにノイズが重積されていたり、入力線路
断などによって入力値が不定値になっているか、或いは
リセットＶＣＯ回路４の出力クロックが受信データに対
してトラッキングエラーを起こしたと判断し、タイミン
グエラー出力端子からタイミングエラー信号が出力さ
れ、受信データ識別エラー出力端子から出力される。
【０１１４】（第１の多相クロック生成回路１２の詳細
構成）： 図２２は、第１の多相クロック生成回路１
２の詳細機能構成図である。この図２２において、第１
の多相クロック生成回路１２は、電圧制御遅延回路１２
１１〜１２１ｎと、位相周波数検出回路１２２と、チャ
ージポンプ回路１２３と、ロウパスフィルタ回路１２４
とから構成されている。
構成）： 図２２は、第１の多相クロック生成回路１
２の詳細機能構成図である。この図２２において、第１
の多相クロック生成回路１２は、電圧制御遅延回路１２
１１〜１２１ｎと、位相周波数検出回路１２２と、チャ
ージポンプ回路１２３と、ロウパスフィルタ回路１２４
とから構成されている。
【０１１５】クロック入力端子に与えられたクロック
は、電圧制御遅延回路１２１１と、位相周波数検出回路
１２２とに与えられる。電圧制御遅延回路１２１１〜１
２１ｎは直列にｎ個接続されている。電圧制御遅延回路
１２１ｎの出力信号は位相周波数検出回路１２２に与え
られている。位相周波数検出回路１２２は、入力クロッ
クと電圧制御遅延回路１２１ｎからの出力信号とを位相
比較して、位相比較周波数信号を検出してチャージポン
プ回路１２３に与える。
は、電圧制御遅延回路１２１１と、位相周波数検出回路
１２２とに与えられる。電圧制御遅延回路１２１１〜１
２１ｎは直列にｎ個接続されている。電圧制御遅延回路
１２１ｎの出力信号は位相周波数検出回路１２２に与え
られている。位相周波数検出回路１２２は、入力クロッ
クと電圧制御遅延回路１２１ｎからの出力信号とを位相
比較して、位相比較周波数信号を検出してチャージポン
プ回路１２３に与える。
【０１１６】チャージポンプ回路１２３は、位相周波数
検出回路１２２からの位相比較周波数信号をチャージポ
ンプした信号をロウパスフィルタ回路１２４に与える。
ロウパスフィルタ回路１２４は、チャージポンプ信号を
低域通過処理してＦＥＴ１２１ａ〜１２１ｎａのゲート
端子に与える。これによって電圧制御遅延回路１２１１
〜１２１ｎが発振を行い、ＦＥＴ１２１ａ〜１２１ｎａ
のゲート端子に与えられている信号を遅延量制御電圧信
号として出力するものである。電圧制御遅延回路１２１
１〜１２１ｎは、直列に接続されており、全体の遅延量
は１クロック周期幅前後であり、電圧制御遅延回路１２
１１の入力クロックと電圧制御遅延回路１２１ｎの出力
クロックの位相が一致するように制御される。
検出回路１２２からの位相比較周波数信号をチャージポ
ンプした信号をロウパスフィルタ回路１２４に与える。
ロウパスフィルタ回路１２４は、チャージポンプ信号を
低域通過処理してＦＥＴ１２１ａ〜１２１ｎａのゲート
端子に与える。これによって電圧制御遅延回路１２１１
〜１２１ｎが発振を行い、ＦＥＴ１２１ａ〜１２１ｎａ
のゲート端子に与えられている信号を遅延量制御電圧信
号として出力するものである。電圧制御遅延回路１２１
１〜１２１ｎは、直列に接続されており、全体の遅延量
は１クロック周期幅前後であり、電圧制御遅延回路１２
１１の入力クロックと電圧制御遅延回路１２１ｎの出力
クロックの位相が一致するように制御される。
【０１１７】（第２の多相クロック生成回路１３の詳細
構成）： 図２３は、第２の多相クロック生成回路１
３の詳細機能構成図である。この図２３において、第２
の多相クロック生成回路１３は、直列接続されている電
圧制御遅延回路１３１１〜１３１（ｎ−１）から構成さ
れている。
構成）： 図２３は、第２の多相クロック生成回路１
３の詳細機能構成図である。この図２３において、第２
の多相クロック生成回路１３は、直列接続されている電
圧制御遅延回路１３１１〜１３１（ｎ−１）から構成さ
れている。
【０１１８】第２の多相クロック生成回路１３では、ク
ロック入力端子から与えられたクロックは、電圧制御遅
延回路１３１１に与えられ、遅延量制御電圧入力端子か
ら与えられた遅延量制御電圧信号はＦＥＴ１３１１ａ〜
１３１（ｎ−１）のゲート端子に与えられ、これらのＦ
ＥＴ１３１１ａ〜１３１（ｎ−１）のゲート端子の電圧
によって電圧制御遅延回路１３１１〜１３１（ｎ−１）
の伝搬遅延を制御して、電圧制御遅延回路１３１１〜１
３１（ｎ−１）の出力信号をｎ相の多相クロック出力信
号として出力する。
ロック入力端子から与えられたクロックは、電圧制御遅
延回路１３１１に与えられ、遅延量制御電圧入力端子か
ら与えられた遅延量制御電圧信号はＦＥＴ１３１１ａ〜
１３１（ｎ−１）のゲート端子に与えられ、これらのＦ
ＥＴ１３１１ａ〜１３１（ｎ−１）のゲート端子の電圧
によって電圧制御遅延回路１３１１〜１３１（ｎ−１）
の伝搬遅延を制御して、電圧制御遅延回路１３１１〜１
３１（ｎ−１）の出力信号をｎ相の多相クロック出力信
号として出力する。
【０１１９】（第５の実施の形態の効果）： 以上の
第５の実施の形態のビット位相同期回路によれば、上述
の第１の実施の形態の効果を得ることができると共に、
第１の多相クロック生成回路１２、第２の多相クロック
生成回路１３を用いたことで、逓倍ＰＬＬ回路２Ａ自体
が多相クロックを生成する必要がなく、逓倍ＰＬＬ回路
の回路方式の選択の幅（自由度）を拡大することができ
る。
第５の実施の形態のビット位相同期回路によれば、上述
の第１の実施の形態の効果を得ることができると共に、
第１の多相クロック生成回路１２、第２の多相クロック
生成回路１３を用いたことで、逓倍ＰＬＬ回路２Ａ自体
が多相クロックを生成する必要がなく、逓倍ＰＬＬ回路
の回路方式の選択の幅（自由度）を拡大することができ
る。
【０１２０】『第６の実施の形態』：第６の実施の形態
のビット位相同期回路は、同じビット速度の複数の受信
データからなるパラレル受信データに対するビット位相
同期をとるためのものである。
のビット位相同期回路は、同じビット速度の複数の受信
データからなるパラレル受信データに対するビット位相
同期をとるためのものである。
【０１２１】図２４は、第６の実施の形態のビット位相
同期回路の機能構成図である。この図２４において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、セレクタ制御回路６と、
データラッチ回路１４−ｉ〜１４−２と、タイミング判
定回路５とから構成されている。尚、上述の第１の実施
の形態の構成部と同じ機能構成部には同じ符号を付与し
ているので、同じ構成部の説明は省略する。ビット位相
同期回路は、パラレルデータ７ｉ〜７２〜７１を取り込
み、これらのパラレルデータの内のデータ７１に対する
タイミング判定をタイミング判定回路５で行いながら、
ビット位相同期のとれた再生データ８ｉ〜８２〜８１を
出力するものである。
同期回路の機能構成図である。この図２４において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、セレクタ制御回路６と、
データラッチ回路１４−ｉ〜１４−２と、タイミング判
定回路５とから構成されている。尚、上述の第１の実施
の形態の構成部と同じ機能構成部には同じ符号を付与し
ているので、同じ構成部の説明は省略する。ビット位相
同期回路は、パラレルデータ７ｉ〜７２〜７１を取り込
み、これらのパラレルデータの内のデータ７１に対する
タイミング判定をタイミング判定回路５で行いながら、
ビット位相同期のとれた再生データ８ｉ〜８２〜８１を
出力するものである。
【０１２２】データラッチ回路１４−ｉは、受信データ
７ｉを取り込み、リセットＶＣＯ回路４からの３相クロ
ックによってビット位相同期をとって再生データ８ｉを
出力する。データラッチ回路１４−２も同様に受信デー
タ７２を取り込み、リセットＶＣＯ回路４からの３相ク
ロックによってビット位相同期をとって再生データ８２
を出力する。タイミング判定回路５は、受信データ７１
を取り込み、リセットＶＣＯ回路４からの３相クロック
によってビット位相同期をとって再生データ８１と、再
生データ用クロックと、判定結果信号とを出力し、この
判定結果信号をセレクタ制御回路６の判定結果信号入力
端子へ与える。
７ｉを取り込み、リセットＶＣＯ回路４からの３相クロ
ックによってビット位相同期をとって再生データ８ｉを
出力する。データラッチ回路１４−２も同様に受信デー
タ７２を取り込み、リセットＶＣＯ回路４からの３相ク
ロックによってビット位相同期をとって再生データ８２
を出力する。タイミング判定回路５は、受信データ７１
を取り込み、リセットＶＣＯ回路４からの３相クロック
によってビット位相同期をとって再生データ８１と、再
生データ用クロックと、判定結果信号とを出力し、この
判定結果信号をセレクタ制御回路６の判定結果信号入力
端子へ与える。
【０１２３】（動作）： 次に図２４のビット位相同
期回路の動作を説明する。パラレルデータ７１〜７ｉに
は、位相が未知なｉ並列のパラレルデータが入力され
（但し、パラレルデータ内の相互の位相関係は同期し
て、位相も揃っているものとする。）、そのパラレルデ
ータの内、パラレルデータ入力信号７１は、パラレルデ
ータ入力のタイミング情報の代表としてマスタデータと
し、それ以外のデータをスレーブデータとして、パラレ
ルデータ入力信号７１は、タイミング判定回路５のデー
タ入力端子に入力され、パラレルデータ入力信号７２〜
７ｉは、それぞれデータラッチ回路１４−２〜１４−ｉ
のデータ入力端子に入力される。
期回路の動作を説明する。パラレルデータ７１〜７ｉに
は、位相が未知なｉ並列のパラレルデータが入力され
（但し、パラレルデータ内の相互の位相関係は同期し
て、位相も揃っているものとする。）、そのパラレルデ
ータの内、パラレルデータ入力信号７１は、パラレルデ
ータ入力のタイミング情報の代表としてマスタデータと
し、それ以外のデータをスレーブデータとして、パラレ
ルデータ入力信号７１は、タイミング判定回路５のデー
タ入力端子に入力され、パラレルデータ入力信号７２〜
７ｉは、それぞれデータラッチ回路１４−２〜１４−ｉ
のデータ入力端子に入力される。
【０１２４】タイミング判定回路５では、入力された３
相クロック０と、データの位相関係に対して、適当であ
ればそのまま、不適当であればクロックの位相を進める
べきであるか、遅らせるべきであるかを判定し、その結
果を判定結果信号出力端子から出力する。
相クロック０と、データの位相関係に対して、適当であ
ればそのまま、不適当であればクロックの位相を進める
べきであるか、遅らせるべきであるかを判定し、その結
果を判定結果信号出力端子から出力する。
【０１２５】また、タイミング判定回路５とデータラッ
チ回路１４−２〜１４−ｉは、それぞれ入力されたデー
タを、入力された３相クロック０によってラッチして、
そのラッチ出力信号をそれぞれのデータ出力端子から再
生パラレルデータ出力信号８１〜８ｉとして出力する。
チ回路１４−２〜１４−ｉは、それぞれ入力されたデー
タを、入力された３相クロック０によってラッチして、
そのラッチ出力信号をそれぞれのデータ出力端子から再
生パラレルデータ出力信号８１〜８ｉとして出力する。
【０１２６】タイミング判定回路５では、入力データを
ラッチするために用いたクロックを、クロック出力端子
から出力し、その出力は再生並列データ用クロック９と
して出力される。ここで、データラッチ回路１４−２〜
１４−ｉでの、入力データと入力クロックとのタイミン
グ関係は、タイミング判定回路５での入力データと入力
クロックとのタイミング関係と同じになるように遅延調
整されている。タイミング判定回路５の判定結果信号
は、セレクタ制御回路６の判定結果信号入力端子に入力
される。
ラッチするために用いたクロックを、クロック出力端子
から出力し、その出力は再生並列データ用クロック９と
して出力される。ここで、データラッチ回路１４−２〜
１４−ｉでの、入力データと入力クロックとのタイミン
グ関係は、タイミング判定回路５での入力データと入力
クロックとのタイミング関係と同じになるように遅延調
整されている。タイミング判定回路５の判定結果信号
は、セレクタ制御回路６の判定結果信号入力端子に入力
される。
【０１２７】（第６の実施の形態の効果）： 以上の
第６の実施の形態のビット位相同期回路によれば、パラ
レルデータ入力の内の１本をタイミング情報の代表とし
て、マスタデータとし、それ以外のデータをスレーブデ
ータとし、マスタデータに対してタイミング判定回路５
でタイミング判定して、マスタデータからタイミングリ
カバリを行い、リセットＶＣＯ回路４の出力をマスタデ
ータと同様にスレーブデータをラッチするために用いる
ことによって、シリアルデータに対するビット位相同期
の効果を生かして、大きなハードウエアを追加せずにパ
ラレルデータに対するビット位相同期を行うことができ
る。
第６の実施の形態のビット位相同期回路によれば、パラ
レルデータ入力の内の１本をタイミング情報の代表とし
て、マスタデータとし、それ以外のデータをスレーブデ
ータとし、マスタデータに対してタイミング判定回路５
でタイミング判定して、マスタデータからタイミングリ
カバリを行い、リセットＶＣＯ回路４の出力をマスタデ
ータと同様にスレーブデータをラッチするために用いる
ことによって、シリアルデータに対するビット位相同期
の効果を生かして、大きなハードウエアを追加せずにパ
ラレルデータに対するビット位相同期を行うことができ
る。
【０１２８】『本発明のビット位相同期回路の第７の実
施の形態』：第７の実施の形態のビット位相同期回路
は、パラレル受信データに対するビット位相同期をとる
ためのものであるが、しかも全ての受信データのそれぞ
れに対してタイミング判定によるビット位相同期を行う
ものである。
施の形態』：第７の実施の形態のビット位相同期回路
は、パラレル受信データに対するビット位相同期をとる
ためのものであるが、しかも全ての受信データのそれぞ
れに対してタイミング判定によるビット位相同期を行う
ものである。
【０１２９】図２５は、第７の実施の形態のビット位相
同期回路の機能構成図である。この図２５において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、セレクタ制御回路６と、
タイミング判定回路５１〜５ｉと、判定結果ＯＲ回路１
５とから構成されている。
同期回路の機能構成図である。この図２５において、ビ
ット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ３
と、リセットＶＣＯ回路４と、セレクタ制御回路６と、
タイミング判定回路５１〜５ｉと、判定結果ＯＲ回路１
５とから構成されている。
【０１３０】タイミング判定回路５１は、受信データ７
１を取り込み、リセットＶＣＯ回路４からの３相クロッ
クを用いてビット位相同期をとって再生パラレルデータ
と再生パラレルデータ用クロックと、判定結果信号とを
出力し、この判定結果信号は判定結果ＯＲ回路１５に与
えられる。タイミング判定回路５ｉは、受信データ７ｉ
を取り込み、リセットＶＣＯ回路４からの３相クロック
を用いてビット位相同期をとって再生パラレルデータ
と、判定結果信号とを出力し、この判定結果信号は判定
結果ＯＲ回路１５に与えられる。判定結果ＯＲ回路１５
は、タイミング判定回路５１〜５ｉからの判定結果信号
の論理和演算を行って、演算結果信号をセレクタ制御回
路６の判定結果信号入力端子に与える。
１を取り込み、リセットＶＣＯ回路４からの３相クロッ
クを用いてビット位相同期をとって再生パラレルデータ
と再生パラレルデータ用クロックと、判定結果信号とを
出力し、この判定結果信号は判定結果ＯＲ回路１５に与
えられる。タイミング判定回路５ｉは、受信データ７ｉ
を取り込み、リセットＶＣＯ回路４からの３相クロック
を用いてビット位相同期をとって再生パラレルデータ
と、判定結果信号とを出力し、この判定結果信号は判定
結果ＯＲ回路１５に与えられる。判定結果ＯＲ回路１５
は、タイミング判定回路５１〜５ｉからの判定結果信号
の論理和演算を行って、演算結果信号をセレクタ制御回
路６の判定結果信号入力端子に与える。
【０１３１】（動作）： 次に、図２５のビット位相
同期回路の動作を説明する。受信パラレルデータ入力端
子７１〜７ｉには、位相が未知なｉ並列の受信パラレル
データが入力され（但し、受信パラレルデータ内の相互
の位相関係は同期して、位相もほぼ揃っているものとす
る。）、そのパラレルデータは、それぞれタイミング判
定回路５１〜５ｉのデータ入力端子に入力される。
同期回路の動作を説明する。受信パラレルデータ入力端
子７１〜７ｉには、位相が未知なｉ並列の受信パラレル
データが入力され（但し、受信パラレルデータ内の相互
の位相関係は同期して、位相もほぼ揃っているものとす
る。）、そのパラレルデータは、それぞれタイミング判
定回路５１〜５ｉのデータ入力端子に入力される。
【０１３２】各タイミング判定回路５１〜５ｉでは、個
別に入力されたクロックとデータの位相関係に対して、
適当であればそのまま、不適当であればクロックの位相
を進めるべきであるか、遅らせるべきかを判定し、その
結果を判定結果信号出力端子から出力する。
別に入力されたクロックとデータの位相関係に対して、
適当であればそのまま、不適当であればクロックの位相
を進めるべきであるか、遅らせるべきかを判定し、その
結果を判定結果信号出力端子から出力する。
【０１３３】また、タイミング判定回路５１〜５ｉで
は、それぞれ入力されたデータを、入力された３相クロ
ック０によってラッチし、そのラッチ出力をデータ出力
端子から出力し、その出力は再生パラレルデータ出力信
号８１〜８ｉとして出力され、タイミング判定回路５１
は入力データをラッチするために用いたクロックを、ク
ロック出力端子から出力し、その出力は再生パラレルデ
ータ用クロックとして出力される。
は、それぞれ入力されたデータを、入力された３相クロ
ック０によってラッチし、そのラッチ出力をデータ出力
端子から出力し、その出力は再生パラレルデータ出力信
号８１〜８ｉとして出力され、タイミング判定回路５１
は入力データをラッチするために用いたクロックを、ク
ロック出力端子から出力し、その出力は再生パラレルデ
ータ用クロックとして出力される。
【０１３４】タイミング判定回路５１〜５ｉの判定結果
信号は、それぞれ判定結果ＯＲ回路１５の判定結果信号
入力に入力される。判定結果ＯＲ回路１５では、入力さ
れた全ての判定結果信号の論理和演算を行って、その結
果を判定結果信号出力端子から出力して、この信号はセ
レクタ制御回路６の判定結果信号入力端子に与えられ
る。
信号は、それぞれ判定結果ＯＲ回路１５の判定結果信号
入力に入力される。判定結果ＯＲ回路１５では、入力さ
れた全ての判定結果信号の論理和演算を行って、その結
果を判定結果信号出力端子から出力して、この信号はセ
レクタ制御回路６の判定結果信号入力端子に与えられ
る。
【０１３５】（第７の実施の形態の効果）： 以上の
第７の実施の形態のビット位相同期回路によれば、パラ
レル受信データの全てのビット線に対してビット位相同
期を行うことができるので、位相スキュー（位相のず
れ）が生じている受信パラレルデータに対しても、上述
の第１の実施の形態から第５の実施の形態におけるシリ
アルデータに対する効果を得て、大きなハードウエアを
追加することなく適用することができる。
第７の実施の形態のビット位相同期回路によれば、パラ
レル受信データの全てのビット線に対してビット位相同
期を行うことができるので、位相スキュー（位相のず
れ）が生じている受信パラレルデータに対しても、上述
の第１の実施の形態から第５の実施の形態におけるシリ
アルデータに対する効果を得て、大きなハードウエアを
追加することなく適用することができる。
【０１３６】『本発明のビット位相同期回路の第８の実
施の形態』：本第８の実施の形態においては、位相が未
知でバーストセルフォーマットの受信データと、バース
トセルの境界を表示するリセット信号と、受信データの
ビットレートと同じ、或いは、近接した周波数のｍ倍
（ｍ＞０）の周波数の基準クロックが入力される系にお
いて、ｎ位相の第１の多相クロックを生成する逓倍ＰＬ
Ｌ回路と、歯抜け状クロック生成回路と、ｎ：１選択の
セレクタ回路と、位相制御信号によって出力クロックの
発振位相制御ができ、ｎ位相の第２の多相クロックを生
成するリセットＶＣＯ回路と、安定位相選択回路と、タ
イミング判定回路と、セレクタ制御回路とから構成す
る。
施の形態』：本第８の実施の形態においては、位相が未
知でバーストセルフォーマットの受信データと、バース
トセルの境界を表示するリセット信号と、受信データの
ビットレートと同じ、或いは、近接した周波数のｍ倍
（ｍ＞０）の周波数の基準クロックが入力される系にお
いて、ｎ位相の第１の多相クロックを生成する逓倍ＰＬ
Ｌ回路と、歯抜け状クロック生成回路と、ｎ：１選択の
セレクタ回路と、位相制御信号によって出力クロックの
発振位相制御ができ、ｎ位相の第２の多相クロックを生
成するリセットＶＣＯ回路と、安定位相選択回路と、タ
イミング判定回路と、セレクタ制御回路とから構成す
る。
【０１３７】安定位相選択回路は、入力されるバースト
データを第２の多相クロックでラッチし、ラッチ後のデ
ータに対してバーストセルの先頭に配置される固定パタ
ーン又は複数の固定パターンの組み合わせの検出を行
い、隣り合う３位相以上で同時に検出した場合に、それ
らの内のいずれかの連続した３位相でラッチしたデータ
を、検出した固定パターンを含め、データを欠損するこ
となくそれぞれ選択出力し、また、その３位相の中間位
相でラッチされたデータを再生データとして出力し、こ
れらの動作はリセット信号入力後に単発動作する『多相
クロック選択型のビット位相動作』を行うように構成す
る。
データを第２の多相クロックでラッチし、ラッチ後のデ
ータに対してバーストセルの先頭に配置される固定パタ
ーン又は複数の固定パターンの組み合わせの検出を行
い、隣り合う３位相以上で同時に検出した場合に、それ
らの内のいずれかの連続した３位相でラッチしたデータ
を、検出した固定パターンを含め、データを欠損するこ
となくそれぞれ選択出力し、また、その３位相の中間位
相でラッチされたデータを再生データとして出力し、こ
れらの動作はリセット信号入力後に単発動作する『多相
クロック選択型のビット位相動作』を行うように構成す
る。
【０１３８】また、逓倍ＰＬＬ回路と歯抜け状クロック
生成回路とｎ：１選択のセレクタ回路とリセットＶＣＯ
回路とタイミング判定回路とセレクタ制御回路とで、基
準クロックを逓倍ＰＬＬ回路に入力する。そして、逓倍
ＰＬＬ回路で受信データのビットレートと同じ、或いは
近接した周波数に逓倍し、且つ、第１の多相クロックを
生成し、第１の多相クロックから、歯抜け状クロックの
パルスとパルスの中間位置でアクティブパルスが立つよ
うな切り替えタイミング信号を生成する。その多相歯抜
け状クロックからセレクタ回路で任意の位相を選択し、
セレクタ回路で選択出力されたクロックをリセットＶＣ
Ｏ回路の位相制御信号として入力する。
生成回路とｎ：１選択のセレクタ回路とリセットＶＣＯ
回路とタイミング判定回路とセレクタ制御回路とで、基
準クロックを逓倍ＰＬＬ回路に入力する。そして、逓倍
ＰＬＬ回路で受信データのビットレートと同じ、或いは
近接した周波数に逓倍し、且つ、第１の多相クロックを
生成し、第１の多相クロックから、歯抜け状クロックの
パルスとパルスの中間位置でアクティブパルスが立つよ
うな切り替えタイミング信号を生成する。その多相歯抜
け状クロックからセレクタ回路で任意の位相を選択し、
セレクタ回路で選択出力されたクロックをリセットＶＣ
Ｏ回路の位相制御信号として入力する。
【０１３９】リセットＶＣＯ回路では、位相制御信号が
ある場合は、発振位相制御され、位相制御信号がない場
合は、自走発振し、第２の多相クロックを生成する。ま
た、タイミング判定回路において、安定位相選択回路か
ら出力される３位相のクロックでラッチされたデータに
よって、安定位相選択回路で選択されているクロック位
相とバースト伝送データとの位相関係を判定する。そし
て、セレクタ制御回路でタイミング判定回路の判定結果
に従った位相のクロックを選択するように選択制御信号
を生成する。
ある場合は、発振位相制御され、位相制御信号がない場
合は、自走発振し、第２の多相クロックを生成する。ま
た、タイミング判定回路において、安定位相選択回路か
ら出力される３位相のクロックでラッチされたデータに
よって、安定位相選択回路で選択されているクロック位
相とバースト伝送データとの位相関係を判定する。そし
て、セレクタ制御回路でタイミング判定回路の判定結果
に従った位相のクロックを選択するように選択制御信号
を生成する。
【０１４０】この選択制御信号は、歯抜け状クロック生
成回路から入力される切り替えタイミング信号がアクテ
ィブであるときにセレクタ回路を制御する『追従型ビッ
ト位相同期動作』を行うように構成する。
成回路から入力される切り替えタイミング信号がアクテ
ィブであるときにセレクタ回路を制御する『追従型ビッ
ト位相同期動作』を行うように構成する。
【０１４１】上述の『多相クロック選択型のビット位相
動作』と『追従型ビット位相同期動作』とは同時に動作
することがないように制御し、バーストセルの先頭で多
相クロック選択型ビット位相同期動作によって同期を確
立し、その後に追従型ビット位相同期動作によって同期
を保持するようにビット位相同期回路を構成する。
動作』と『追従型ビット位相同期動作』とは同時に動作
することがないように制御し、バーストセルの先頭で多
相クロック選択型ビット位相同期動作によって同期を確
立し、その後に追従型ビット位相同期動作によって同期
を保持するようにビット位相同期回路を構成する。
【０１４２】図２６は、本第８の実施の形態のビット位
相同期回路の機能構成図である。この図１において、本
ビット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ
制御回路３と、リセットＶＣＯ回路４Ａと、タイミング
判定回路５Ａと、セレクタ制御回路６Ｃと、歯抜け状ク
ロック生成回路１１と、安定位相選択回路１６とから構
成されている。
相同期回路の機能構成図である。この図１において、本
ビット位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ
制御回路３と、リセットＶＣＯ回路４Ａと、タイミング
判定回路５Ａと、セレクタ制御回路６Ｃと、歯抜け状ク
ロック生成回路１１と、安定位相選択回路１６とから構
成されている。
【０１４３】本第８の実施の形態において特徴的なこと
は、バーストセルの先頭において早期に安定位相のタイ
ミングを検出し、ビット位相同期をとるために設けた安
定位相選択回路１６を備えていることである。更に、こ
の安定位相選択回路１６で、安定位相を早期に検出する
ために使用する多相クロックをリセットＶＣＯ回路４Ａ
から取り込むようにする。このため、リセットＶＣＯ回
路４を図２８に示すように多相クロック出力できるよう
に構成する。更にまた、タイミング判定回路５Ａを安定
位相選択回路１６からの３位相のデータ出力１〜３を取
り込み、判定結果信号が出力できるように構成する。ま
た、セレクタ制御回路６Ｃを、安定位相選択回路１６か
らの多相クロック選択型ビット位相同期動作から追従型
ビット位相同期動作への移行を制御するイネーブル信号
を取り込んで制御できるように構成する。
は、バーストセルの先頭において早期に安定位相のタイ
ミングを検出し、ビット位相同期をとるために設けた安
定位相選択回路１６を備えていることである。更に、こ
の安定位相選択回路１６で、安定位相を早期に検出する
ために使用する多相クロックをリセットＶＣＯ回路４Ａ
から取り込むようにする。このため、リセットＶＣＯ回
路４を図２８に示すように多相クロック出力できるよう
に構成する。更にまた、タイミング判定回路５Ａを安定
位相選択回路１６からの３位相のデータ出力１〜３を取
り込み、判定結果信号が出力できるように構成する。ま
た、セレクタ制御回路６Ｃを、安定位相選択回路１６か
らの多相クロック選択型ビット位相同期動作から追従型
ビット位相同期動作への移行を制御するイネーブル信号
を取り込んで制御できるように構成する。
【０１４４】図２７は、リセットＶＣＯ回路４Ａの機能
構成図である。この図１７において、上述の実施の形態
のリセットＶＣＯ回路４の構成（図７）と異なること
は、安定位相選択回路１６に対して多相クロック１〜ｎ
を与えるために、電圧制御遅延２入力ＮＯＲ回路４１の
出力から多相クロック１を出力し、電圧制御遅延反転回
路４３の出力から多相クロック２を出力し、電圧制御遅
延反転回路４（ｎ−１）の出力から多相クロックｎを出
力し、電圧制御遅延反転回路４２の出力から多相クロッ
ク（ｎ＋１）／２ ＋１を出力する。
構成図である。この図１７において、上述の実施の形態
のリセットＶＣＯ回路４の構成（図７）と異なること
は、安定位相選択回路１６に対して多相クロック１〜ｎ
を与えるために、電圧制御遅延２入力ＮＯＲ回路４１の
出力から多相クロック１を出力し、電圧制御遅延反転回
路４３の出力から多相クロック２を出力し、電圧制御遅
延反転回路４（ｎ−１）の出力から多相クロックｎを出
力し、電圧制御遅延反転回路４２の出力から多相クロッ
ク（ｎ＋１）／２ ＋１を出力する。
【０１４５】安定位相選択回路１６は、リセット信号入
力端子１７からリセット信号を取り込んだ後、データ入
力端子７からバーストセルデータを取り込み、多相クロ
ッククロック１〜ｎを用いて、バーストセルデータ（例
えば、２＋５３バイト）の先頭部分の同期パターンを配
置しているプリアンブルＰＲ（例えば、１６ビット程
度）の検出を行い、安定位相のタイミングを早期に検出
し、入力バーストセルデータに同期したデータとクロッ
クとを出力する。この同期データとしては、最も安定し
た位相の隣り合う位相のデータも一緒に３つまとめてデ
ータ出力１〜３として出力し、タイミング判定回路５Ａ
に与え、最も位相が安定しているデータ出力２をデータ
出力端子８に与える。また、安定位相選択回路１６は、
同期クロックもクロック出力端子９に与える。
力端子１７からリセット信号を取り込んだ後、データ入
力端子７からバーストセルデータを取り込み、多相クロ
ッククロック１〜ｎを用いて、バーストセルデータ（例
えば、２＋５３バイト）の先頭部分の同期パターンを配
置しているプリアンブルＰＲ（例えば、１６ビット程
度）の検出を行い、安定位相のタイミングを早期に検出
し、入力バーストセルデータに同期したデータとクロッ
クとを出力する。この同期データとしては、最も安定し
た位相の隣り合う位相のデータも一緒に３つまとめてデ
ータ出力１〜３として出力し、タイミング判定回路５Ａ
に与え、最も位相が安定しているデータ出力２をデータ
出力端子８に与える。また、安定位相選択回路１６は、
同期クロックもクロック出力端子９に与える。
【０１４６】更に、安定位相選択回路１６は、リセット
信号が入力されるとイネーブル信号を非アクティブ（ハ
イレベル）で出力し、セレクタ制御回路６Ｃに対して追
従型ビット位相同期動作を行わないようにさせ、上述の
多相クロック選択型ビット位相同期動作によって同期を
とると、イネーブル信号をアクティブ（ロウレベル）で
出力し、セレクタ制御回路６Ｃに対して追従型ビット位
相同期動作が行えるように制御する。
信号が入力されるとイネーブル信号を非アクティブ（ハ
イレベル）で出力し、セレクタ制御回路６Ｃに対して追
従型ビット位相同期動作を行わないようにさせ、上述の
多相クロック選択型ビット位相同期動作によって同期を
とると、イネーブル信号をアクティブ（ロウレベル）で
出力し、セレクタ制御回路６Ｃに対して追従型ビット位
相同期動作が行えるように制御する。
【０１４７】図２８は、安定位相選択回路１６の機能構
成図である。この図２８において、安定位相選択回路１
６は、フェーズアライン回路１６１と、シフトレジスタ
回路１６２と、ディテクタ回路１６３と、プライオリテ
ィエンコーダ回路１６４と、セレクタ回路１６５とから
構成されている。
成図である。この図２８において、安定位相選択回路１
６は、フェーズアライン回路１６１と、シフトレジスタ
回路１６２と、ディテクタ回路１６３と、プライオリテ
ィエンコーダ回路１６４と、セレクタ回路１６５とから
構成されている。
【０１４８】フェーズアライン回路１６１は、バースト
セルデータを取り込むと共に、多相クロック１〜ｎを取
り込み、これらのそれぞれの多相クロック１〜ｎで入力
バーストセルデータをラッチ出力し、これらのラッチ出
力信号を、マスタクロックとして例えば、多相クロック
１を用いて、この多相クロック１の位相に乗せ換えてシ
フトレジスタ回路１６２に与える。
セルデータを取り込むと共に、多相クロック１〜ｎを取
り込み、これらのそれぞれの多相クロック１〜ｎで入力
バーストセルデータをラッチ出力し、これらのラッチ出
力信号を、マスタクロックとして例えば、多相クロック
１を用いて、この多相クロック１の位相に乗せ換えてシ
フトレジスタ回路１６２に与える。
【０１４９】シフトレジスタ回路１６２は、フェーズア
ライン回路１６１から多相クロック１で位相乗り換えさ
れたｎ個のラッチ出力信号に対してマスタクロックであ
る多相クロック１を用いてそれぞれシフトレジストした
信号をディテクタ回路１６３とセレクタ回路１６５とに
与える。即ち、このシフトレジスト動作は、入力バース
トセルデータの先頭部分のプリアンブル信号をパラレル
信号として取り出すための動作である。
ライン回路１６１から多相クロック１で位相乗り換えさ
れたｎ個のラッチ出力信号に対してマスタクロックであ
る多相クロック１を用いてそれぞれシフトレジストした
信号をディテクタ回路１６３とセレクタ回路１６５とに
与える。即ち、このシフトレジスト動作は、入力バース
トセルデータの先頭部分のプリアンブル信号をパラレル
信号として取り出すための動作である。
【０１５０】ディテクタ回路１６３は、シフトレジスタ
回路１６３から与えられるｎ系統のシフトレジスト信号
から論理ゲート回路などを組み合わせて、先頭の系統か
ら１系統ごとに３系統のシフトレジスト信号をオーバラ
ップさせながらプリアンブル信号を検出するためのパタ
ーン認識を行い、認識結果信号をｎ系統出力してプライ
オリティエンコーダ回路１６４に与える。即ち、隣り合
う３系統の位相のシフトレジスト信号に対するパターン
認識によって、３位相で同じ信号が検出されれば、安定
位相を検出したものとして認識結果信号を有効に出力す
る。
回路１６３から与えられるｎ系統のシフトレジスト信号
から論理ゲート回路などを組み合わせて、先頭の系統か
ら１系統ごとに３系統のシフトレジスト信号をオーバラ
ップさせながらプリアンブル信号を検出するためのパタ
ーン認識を行い、認識結果信号をｎ系統出力してプライ
オリティエンコーダ回路１６４に与える。即ち、隣り合
う３系統の位相のシフトレジスト信号に対するパターン
認識によって、３位相で同じ信号が検出されれば、安定
位相を検出したものとして認識結果信号を有効に出力す
る。
【０１５１】プライオリティエンコーダ回路１６４は、
入力バーストセルデータを受ける前にリセット信号を受
けると、イネーブル信号をハイレベル（非アクティブ）
で出力し、多相クロック選択型ビット位相同期動作を行
い、追従型ビット位相同期動作を行わないようにセレク
タ制御回路６Ｃを制御する。上記ｎ系統の認識結果信号
が有効に出力されている系統がｎ系統の内のいずれに当
たるかを読み取って、選択信号をセレクタ回路１６５に
与える。この選択信号を出力すると共に、セレクタ制御
回路６Ｃへのイネーブル信号をロウレベル（アクティ
ブ）で出力し、多相クロック選択型ビット位相同期動作
を停止、追従型ビット位相同期動作を行い得るように制
御する。
入力バーストセルデータを受ける前にリセット信号を受
けると、イネーブル信号をハイレベル（非アクティブ）
で出力し、多相クロック選択型ビット位相同期動作を行
い、追従型ビット位相同期動作を行わないようにセレク
タ制御回路６Ｃを制御する。上記ｎ系統の認識結果信号
が有効に出力されている系統がｎ系統の内のいずれに当
たるかを読み取って、選択信号をセレクタ回路１６５に
与える。この選択信号を出力すると共に、セレクタ制御
回路６Ｃへのイネーブル信号をロウレベル（アクティ
ブ）で出力し、多相クロック選択型ビット位相同期動作
を停止、追従型ビット位相同期動作を行い得るように制
御する。
【０１５２】セレクタ回路１６５は、シフトレジスタ回
路１６２から与えられているｎ系統のシフトレジスト信
号から上記選択信号によって指定される相のデータを中
心として隣り合う３系統のデータを最も安定した確から
しいデータとしてデータ出力端子１〜３に出力する。
路１６２から与えられているｎ系統のシフトレジスト信
号から上記選択信号によって指定される相のデータを中
心として隣り合う３系統のデータを最も安定した確から
しいデータとしてデータ出力端子１〜３に出力する。
【０１５３】タイミング判定回路５Ａは、安定位相選択
回路１６から３位相のデータ出力１〜３とクロックとを
取り込み、このクロックを用いてデータ出力１〜３の位
相関係を判断するために、データ１〜３の論理レベルを
識別して、位相制御するための判定結果信号を生成し
て、セレクタ制御回路６Ｃに与える。
回路１６から３位相のデータ出力１〜３とクロックとを
取り込み、このクロックを用いてデータ出力１〜３の位
相関係を判断するために、データ１〜３の論理レベルを
識別して、位相制御するための判定結果信号を生成し
て、セレクタ制御回路６Ｃに与える。
【０１５４】図２９は、タイミング判定回路５Ａの機能
構成図である。この図２９において、タイミング判定回
路５ＡはＤフリップフロップ回路５２３〜５２５と、排
他的論理和（Ｅｘ−ＯＲゲート）回路５２６、５２７と
から構成されている。この構成は、上述の実施の形態の
図８、図１０と同じような構成であり、特に異なること
は、データ１〜３をそれぞれ異なるＤフリップフロップ
回路５２３〜５２５に取り込み、クロックでそれぞれを
データをラッチ出力して、排他的論理和回路５２６、５
２７に与えていることである。
構成図である。この図２９において、タイミング判定回
路５ＡはＤフリップフロップ回路５２３〜５２５と、排
他的論理和（Ｅｘ−ＯＲゲート）回路５２６、５２７と
から構成されている。この構成は、上述の実施の形態の
図８、図１０と同じような構成であり、特に異なること
は、データ１〜３をそれぞれ異なるＤフリップフロップ
回路５２３〜５２５に取り込み、クロックでそれぞれを
データをラッチ出力して、排他的論理和回路５２６、５
２７に与えていることである。
【０１５５】このような構成によって、データ１とデー
タ２との値が異なっている場合には排他的論理和回路５
２７がハイレベル信号を出力し、発振位相を遅らせるよ
うに制御し、データ２とデータ３との値が異なっている
場合は、排他的論理和回路５２６がハイレベル信号を出
力し、発振位相を進めるように制御し、データ１〜３の
値が一致する場合には、排他的論理和回路５２６、５２
７がロウレベル信号を出力し、発振位相を保持するよう
に制御する。
タ２との値が異なっている場合には排他的論理和回路５
２７がハイレベル信号を出力し、発振位相を遅らせるよ
うに制御し、データ２とデータ３との値が異なっている
場合は、排他的論理和回路５２６がハイレベル信号を出
力し、発振位相を進めるように制御し、データ１〜３の
値が一致する場合には、排他的論理和回路５２６、５２
７がロウレベル信号を出力し、発振位相を保持するよう
に制御する。
【０１５６】セレクタ制御回路６Ｃは、安定位相選択回
路１６からイネーブル信号を取り込み、この信号がハイ
レベルの場合は追従型ビット位相同期動作をディセーブ
ルするように制御し、ロウレベルの場合は追従型ビット
位相同期動作をイネーブルするように制御する。また、
セレクタ制御回路６Ｃは、逓倍ＰＬＬ回路２、歯抜け状
クロック生成回路１１と、セレクタ回路３と、リセット
ＶＣＯ回路４Ａとによる追従型ビット位相同期動作を行
っているときに、タイミング判定回路５Ａから判定結果
信号を取り込み、この信号によって、発振位相を遅らせ
たり、進ませたり、保持させるなどの制御を行う。
路１６からイネーブル信号を取り込み、この信号がハイ
レベルの場合は追従型ビット位相同期動作をディセーブ
ルするように制御し、ロウレベルの場合は追従型ビット
位相同期動作をイネーブルするように制御する。また、
セレクタ制御回路６Ｃは、逓倍ＰＬＬ回路２、歯抜け状
クロック生成回路１１と、セレクタ回路３と、リセット
ＶＣＯ回路４Ａとによる追従型ビット位相同期動作を行
っているときに、タイミング判定回路５Ａから判定結果
信号を取り込み、この信号によって、発振位相を遅らせ
たり、進ませたり、保持させるなどの制御を行う。
【０１５７】このセレクタ制御回路６Ｃは、具体的には
上述の実施の形態の図１７のセレクタ制御回路６Ｂを少
し変更することだけで実現することができ、例えば、イ
ネーブル信号を図１７のセレクタ制御回路のアップダウ
ンカウンタ回路６１４に与え、これによってカウンタの
動作を制御することで実現することができる。
上述の実施の形態の図１７のセレクタ制御回路６Ｂを少
し変更することだけで実現することができ、例えば、イ
ネーブル信号を図１７のセレクタ制御回路のアップダウ
ンカウンタ回路６１４に与え、これによってカウンタの
動作を制御することで実現することができる。
【０１５８】（動作）： 次に、図２６のビット位相
同期回路及び安定位相選択回路１６の動作を説明する。
先ず、基準クロック入力端子１には、バースト伝送受信
データのビットレートと同じ周波数の１／ｍ（ｍ＞０）
のクロックが入力され、このクロックは、逓倍ＰＬＬ回
路２の基準クロック入力端子に入力される。
同期回路及び安定位相選択回路１６の動作を説明する。
先ず、基準クロック入力端子１には、バースト伝送受信
データのビットレートと同じ周波数の１／ｍ（ｍ＞０）
のクロックが入力され、このクロックは、逓倍ＰＬＬ回
路２の基準クロック入力端子に入力される。
【０１５９】逓倍ＰＬＬ回路２では、バースト伝送受信
データのビットレートと同じ周波数のクロックが生成さ
れる。この逓倍ＰＬＬ回路２では、リングオシレータ等
の多相クロックを生成することができるＶＣＯを用い
て、逓倍クロックの１クロック幅をｎ等分（ｎ≧３）し
た位相差の多相クロックを逓倍ＰＬＬ回路２の多相クロ
ック出力端子１〜ｎから出力する。
データのビットレートと同じ周波数のクロックが生成さ
れる。この逓倍ＰＬＬ回路２では、リングオシレータ等
の多相クロックを生成することができるＶＣＯを用い
て、逓倍クロックの１クロック幅をｎ等分（ｎ≧３）し
た位相差の多相クロックを逓倍ＰＬＬ回路２の多相クロ
ック出力端子１〜ｎから出力する。
【０１６０】ここで、多相クロック１〜ｎの位相関係
は、多相クロック１を位相の先頭とし、引数が大きくな
るほど位相が遅れた信号である。また、このＶＣＯの周
波数を制御している制御電圧を、リセットＶＣＯ回路４
に印加するために周波数制御電圧出力端子から出力す
る。
は、多相クロック１を位相の先頭とし、引数が大きくな
るほど位相が遅れた信号である。また、このＶＣＯの周
波数を制御している制御電圧を、リセットＶＣＯ回路４
に印加するために周波数制御電圧出力端子から出力す
る。
【０１６１】逓倍ＰＬＬ回路２の多相クロック１〜ｎ
は、それぞれセレクタ回路３の被選択信号入力端子１〜
ｎと、それぞれセレクタ制御回路６の多相クロック入力
端子１〜ｎに入力される。
は、それぞれセレクタ回路３の被選択信号入力端子１〜
ｎと、それぞれセレクタ制御回路６の多相クロック入力
端子１〜ｎに入力される。
【０１６２】歯抜け状クロック生成回路１１では、入力
された多相クロック１〜ｎの各クロックに対して、ｋ
（ｋは２以上の整数）サイクルのクロックパルスの内の
１個だけ立たせるといった、いわゆる、歯抜け状クロッ
クを生成し、且つ、各位相に対して生成されたパルス
は、多相クロックの２クロック周期幅に収まるように生
成される。
された多相クロック１〜ｎの各クロックに対して、ｋ
（ｋは２以上の整数）サイクルのクロックパルスの内の
１個だけ立たせるといった、いわゆる、歯抜け状クロッ
クを生成し、且つ、各位相に対して生成されたパルス
は、多相クロックの２クロック周期幅に収まるように生
成される。
【０１６３】ここで、ｋの値は、リセットＶＣＯ回路４
が自走発振する場合、逓倍ＰＬＬ回路２の逓倍クロック
の発振周波数とリセットＶＣＯ回路４の自走発振周波数
の差異によって、リセットＶＣＯ回路４の発振位相の逸
脱が生じるが、その幅が問題とならないサイクル数であ
る。
が自走発振する場合、逓倍ＰＬＬ回路２の逓倍クロック
の発振周波数とリセットＶＣＯ回路４の自走発振周波数
の差異によって、リセットＶＣＯ回路４の発振位相の逸
脱が生じるが、その幅が問題とならないサイクル数であ
る。
【０１６４】また、切替タイミング信号は、歯抜け状ク
ロックのパルスとパルスとの中間位置でアクティブパル
スが立つように生成される。セレクタ回路３では、選択
制御信号に従って被選択信号入力端子１〜ｎに入力され
る信号の内の一つの信号を信号出力端子から出力する。
セレクタ回路３の信号出力端子から出力された信号は、
リセットＶＣＯ回路４の位相制御信号入力端子に入力さ
れる。
ロックのパルスとパルスとの中間位置でアクティブパル
スが立つように生成される。セレクタ回路３では、選択
制御信号に従って被選択信号入力端子１〜ｎに入力され
る信号の内の一つの信号を信号出力端子から出力する。
セレクタ回路３の信号出力端子から出力された信号は、
リセットＶＣＯ回路４の位相制御信号入力端子に入力さ
れる。
【０１６５】リセットＶＣＯ回路４では、位相制御信号
入力端子から入力される信号のパルスの位相によって出
力クロックの位相が強制的に制御され、ｎ相の位相を持
つパルス信号を入力することによって、それぞれに対応
したｎ相の出力クロックが生成される。また、リセット
ＶＣＯ回路４は、位相制御信号入力端子にパルス信号が
入力されていない場合には、逓倍ＰＬＬ回路２の周波数
制御電圧出力端子からリセットＶＣＯ回路４の周波数制
御電圧入力端子に印加される電圧によって決まる周波数
で自走発振を行う。
入力端子から入力される信号のパルスの位相によって出
力クロックの位相が強制的に制御され、ｎ相の位相を持
つパルス信号を入力することによって、それぞれに対応
したｎ相の出力クロックが生成される。また、リセット
ＶＣＯ回路４は、位相制御信号入力端子にパルス信号が
入力されていない場合には、逓倍ＰＬＬ回路２の周波数
制御電圧出力端子からリセットＶＣＯ回路４の周波数制
御電圧入力端子に印加される電圧によって決まる周波数
で自走発振を行う。
【０１６６】ここで、逓倍ＰＬＬ回路２を構成するＶＣ
Ｏと、リセットＶＣＯ回路４を構成するＶＣＯとを、同
じ回路構成にすることによって、リセットＶＣＯ回路４
は、逓倍ＰＬＬ回路２の発振周波数とほぼ一致した周波
数で自走発振を行う。
Ｏと、リセットＶＣＯ回路４を構成するＶＣＯとを、同
じ回路構成にすることによって、リセットＶＣＯ回路４
は、逓倍ＰＬＬ回路２の発振周波数とほぼ一致した周波
数で自走発振を行う。
【０１６７】リセットＶＣＯ回路４は、１クロック幅を
ｎ等分した位相差の多相クロックを多相クロック出力端
子１〜ｎからそれぞれ出力する。このリセットＶＣＯ回
路４の多相クロック１〜ｎは、それぞれ安定位相選択回
路１６の多相クロック入力端子１〜ｎに入力される。
ｎ等分した位相差の多相クロックを多相クロック出力端
子１〜ｎからそれぞれ出力する。このリセットＶＣＯ回
路４の多相クロック１〜ｎは、それぞれ安定位相選択回
路１６の多相クロック入力端子１〜ｎに入力される。
【０１６８】受信データ入力端子７には、対向する装置
から伝送されてきた、位相が未知なバーストセルフォー
マットのデータが入力され、そのデータは安定位相選択
回路１６のデータ入力端子に入力される。
から伝送されてきた、位相が未知なバーストセルフォー
マットのデータが入力され、そのデータは安定位相選択
回路１６のデータ入力端子に入力される。
【０１６９】安定位相選択回路１６では、入力されたデ
ータを多相クロック１〜ｎでラッチし、そのデータを多
相クロック１（ここで、多相クロック１である必要は無
く、多相クロック１〜ｎのいずれかでよい。）に乗せ換
え、任意の固定パターンを検出する。任意の固定パター
ンとは、例えば、バーストセルではタイミング抽出用に
設けられたプリアンブルパターンや一般に用いられるデ
ータ伝送に挿入されるフレームパターンを用いる。
ータを多相クロック１〜ｎでラッチし、そのデータを多
相クロック１（ここで、多相クロック１である必要は無
く、多相クロック１〜ｎのいずれかでよい。）に乗せ換
え、任意の固定パターンを検出する。任意の固定パター
ンとは、例えば、バーストセルではタイミング抽出用に
設けられたプリアンブルパターンや一般に用いられるデ
ータ伝送に挿入されるフレームパターンを用いる。
【０１７０】この固定パターンの検出が、隣り合う３位
相で同時に起きた場合、その中間の位相は安定なタイミ
ングでデータをラッチできる位相であると判断し、それ
ら３位相でラッチされたデータを、それぞれデータ出力
端子１〜３に出力する。ここで、引数の数が小さい方が
より速い位相のクロックでラッチされたデータとする。
相で同時に起きた場合、その中間の位相は安定なタイミ
ングでデータをラッチできる位相であると判断し、それ
ら３位相でラッチされたデータを、それぞれデータ出力
端子１〜３に出力する。ここで、引数の数が小さい方が
より速い位相のクロックでラッチされたデータとする。
【０１７１】以上の動作は、リセット信号が入力されて
から単発で行われる動作であり、その間はリセットＶＣ
Ｏ回路４が位相制御を受けると安定位相選択回路１６が
誤動作する可能性があるので、イネーブル信号を非アク
ティブとし、セレクタ制御回路６の動作をディゼーブル
する。このように制御することで、検出する固定パター
ンを含め、データを欠損することなく初期ビット位相同
期を確立することがでる。
から単発で行われる動作であり、その間はリセットＶＣ
Ｏ回路４が位相制御を受けると安定位相選択回路１６が
誤動作する可能性があるので、イネーブル信号を非アク
ティブとし、セレクタ制御回路６の動作をディゼーブル
する。このように制御することで、検出する固定パター
ンを含め、データを欠損することなく初期ビット位相同
期を確立することがでる。
【０１７２】安定位相選択回路１６のデータ出力端子２
のデータは、再生データ出力端子８に出力される。ま
た、多相クロック１は、再生データ用クロック出力端子
９に出力される。また、イネーブル信号は、セレクタ制
御回路６のイネーブル信号入力端子に入力される。
のデータは、再生データ出力端子８に出力される。ま
た、多相クロック１は、再生データ用クロック出力端子
９に出力される。また、イネーブル信号は、セレクタ制
御回路６のイネーブル信号入力端子に入力される。
【０１７３】タイミング判定回路５Ａでは、入力された
データ１〜３に対してデータ１とデータ２とが異なって
いる場合には、リセットＶＣＯ回路４Ａの多相クロック
の発振位相を遅くするように判定結果信号を出力し、デ
ータ３とデータ２との値が異なっている場合には、リセ
ットＶＣＯ回路４Ａの多相クロックの発振位相を速くす
るように判定結果信号を出力し、データ１〜３の値が一
致している場合には、リセットＶＣＯ回路４の多相クロ
ックの発振位相を保持するように判定結果信号を出力す
る。
データ１〜３に対してデータ１とデータ２とが異なって
いる場合には、リセットＶＣＯ回路４Ａの多相クロック
の発振位相を遅くするように判定結果信号を出力し、デ
ータ３とデータ２との値が異なっている場合には、リセ
ットＶＣＯ回路４Ａの多相クロックの発振位相を速くす
るように判定結果信号を出力し、データ１〜３の値が一
致している場合には、リセットＶＣＯ回路４の多相クロ
ックの発振位相を保持するように判定結果信号を出力す
る。
【０１７４】タイミング判定回路５Ａの判定結果信号
は、セレクタ制御回路６Ｃの判定結果信号入力端子に入
力される。セレクタ制御回路６Ｃでは、本セレクタ制御
回路６Ｃが前回、セレクタ回路３の選択制御信号を変化
させたときから、タイミング判定回路５Ａの判定結果信
号に正確に反映されるための保護時間をとり、その後に
入力された判定結果信号に対応して、セレクタ制御回路
６Ｃの選択制御信号出力端子から選択制御信号を出力す
る。但し、イネーブル信号が非アクティブである場合に
は、その動作は強制的にディゼーブルされる。上記選択
制御信号は、セレクタ回路３の被選択信号１〜ｎの各信
号に対応して個別に用意しているので、個別にセレクタ
回路３を制御することができる信号である。
は、セレクタ制御回路６Ｃの判定結果信号入力端子に入
力される。セレクタ制御回路６Ｃでは、本セレクタ制御
回路６Ｃが前回、セレクタ回路３の選択制御信号を変化
させたときから、タイミング判定回路５Ａの判定結果信
号に正確に反映されるための保護時間をとり、その後に
入力された判定結果信号に対応して、セレクタ制御回路
６Ｃの選択制御信号出力端子から選択制御信号を出力す
る。但し、イネーブル信号が非アクティブである場合に
は、その動作は強制的にディゼーブルされる。上記選択
制御信号は、セレクタ回路３の被選択信号１〜ｎの各信
号に対応して個別に用意しているので、個別にセレクタ
回路３を制御することができる信号である。
【０１７５】ここで、セレクタ制御回路６Ｃでの保護時
間として、セレクタ制御回路６Ｃから→セレクタ回路３
→リセットＶＣＯ回路４Ａ→安定位相選択回路１６→タ
イミング判定回路５Ａ→セレクタ制御回路６Ｃの経路で
のフィードバック時間以上の時間を必要とする。
間として、セレクタ制御回路６Ｃから→セレクタ回路３
→リセットＶＣＯ回路４Ａ→安定位相選択回路１６→タ
イミング判定回路５Ａ→セレクタ制御回路６Ｃの経路で
のフィードバック時間以上の時間を必要とする。
【０１７６】ここで、上述の選択制御信号は、選択制御
信号出力端子から出力される前段において、逓倍ＰＬＬ
回路２から出力される多相クロック１でラッチされてお
り、そのラッチは切り替えタイミング信号がアクティブ
な場合に、新しい選択制御信号を取り込み、切り替えタ
イミング信号が非アクティブな場合は、ラッチの値を保
持する。
信号出力端子から出力される前段において、逓倍ＰＬＬ
回路２から出力される多相クロック１でラッチされてお
り、そのラッチは切り替えタイミング信号がアクティブ
な場合に、新しい選択制御信号を取り込み、切り替えタ
イミング信号が非アクティブな場合は、ラッチの値を保
持する。
【０１７７】つまり、セレクタ回路３の制御は、切り替
えタイミング信号がアクティブな領域で行われ、そのタ
イミングにおいて、セレクタ回路３の被選択信号１〜ｎ
の入力は、リセットＶＣＯ回路４の位相制御信号として
非アクティブな値で安定している。よって、切り替え時
に、リセットＶＣＯ回路４の位相制御信号入力端子にノ
イズが入力されることはない。
えタイミング信号がアクティブな領域で行われ、そのタ
イミングにおいて、セレクタ回路３の被選択信号１〜ｎ
の入力は、リセットＶＣＯ回路４の位相制御信号として
非アクティブな値で安定している。よって、切り替え時
に、リセットＶＣＯ回路４の位相制御信号入力端子にノ
イズが入力されることはない。
【０１７８】リセットＶＣＯ回路４は、切り替えが起こ
らない定常状態及び切り替え時に関わらず、ほぼｋサイ
クルに一回の割合で位相制御を受け、位相制御信号のア
クティブパルスが入力されない間は、周波数制御入力端
子に印加される電圧に従って、逓倍ＰＬＬ回路２の発振
周波数とほぼ一致した周波数で自走発振を行う。
らない定常状態及び切り替え時に関わらず、ほぼｋサイ
クルに一回の割合で位相制御を受け、位相制御信号のア
クティブパルスが入力されない間は、周波数制御入力端
子に印加される電圧に従って、逓倍ＰＬＬ回路２の発振
周波数とほぼ一致した周波数で自走発振を行う。
【０１７９】（本発明の第８の実施の形態の効果）：
以上の本発明の第８の実施の形態によれば、多相クロ
ックを生成するために伝送レートの整数倍の高速クロッ
クを使用しないので、ＬＳＩとして構成する場合、この
伝送レートのデータをデジタル処理することが可能な程
度のデバイスで実現することができる。
以上の本発明の第８の実施の形態によれば、多相クロ
ックを生成するために伝送レートの整数倍の高速クロッ
クを使用しないので、ＬＳＩとして構成する場合、この
伝送レートのデータをデジタル処理することが可能な程
度のデバイスで実現することができる。
【０１８０】また、安定位相選択回路によって、伝送デ
ータであるバーストセルデータの先頭からデータを欠損
することなく、且つ、短い周期でビット位相同期を確立
でき、その後は、リセットＶＣＯ回路の発振位相を制御
することによって、バーストセルデータの位相の揺らぎ
に対して追従することができる。
ータであるバーストセルデータの先頭からデータを欠損
することなく、且つ、短い周期でビット位相同期を確立
でき、その後は、リセットＶＣＯ回路の発振位相を制御
することによって、バーストセルデータの位相の揺らぎ
に対して追従することができる。
【０１８１】つまり、多相クロック選択型のビット位相
同期方式と、追従型のビット位相同期方式とを組み合わ
せることで、受信バーストセルデータと基準クロックと
の間に１クロック周期幅以上の位相揺らぎが生じても同
期外れを起こすことなく、バーストセルデータのデータ
再生が可能になる。これは、伝送システムのクロック分
配設計やバーストセルのセル長の設計の自由度を大きく
する効果がある。尚、このクロック分配設計とは、伝送
システム内において基準クロック発生ユニットから基準
クロックを複数のビット位相同期回路を備えるユニット
に分配するときの分配配線方法を決定するための設計で
ある。
同期方式と、追従型のビット位相同期方式とを組み合わ
せることで、受信バーストセルデータと基準クロックと
の間に１クロック周期幅以上の位相揺らぎが生じても同
期外れを起こすことなく、バーストセルデータのデータ
再生が可能になる。これは、伝送システムのクロック分
配設計やバーストセルのセル長の設計の自由度を大きく
する効果がある。尚、このクロック分配設計とは、伝送
システム内において基準クロック発生ユニットから基準
クロックを複数のビット位相同期回路を備えるユニット
に分配するときの分配配線方法を決定するための設計で
ある。
【０１８２】また、具体的には、安定位相選択回路につ
いて、図２８のような構成を採ったことで、ゲート回路
や論理回路などを組み合わせて実現することができ、複
雑な処理を行う必要がないので、高速動作を実現するこ
とができ、ＬＳＩ化にも適しており、小型化が容易にな
る。
いて、図２８のような構成を採ったことで、ゲート回路
や論理回路などを組み合わせて実現することができ、複
雑な処理を行う必要がないので、高速動作を実現するこ
とができ、ＬＳＩ化にも適しており、小型化が容易にな
る。
【０１８３】更に、具体的には、追従型ビット位相同期
動作を、主に、逓倍ＰＬＬ回路２と歯抜け状クロック生
成回路１１とセレクタ回路３とリセットＶＣＯ回路４Ａ
とタイミング判定回路５Ａとセレクタ制御回路６Ｃとで
行うように構成したので、受信バーストセルデータの位
相変動や周波数変動に対して有効に同期保持機能を果た
すことができる。
動作を、主に、逓倍ＰＬＬ回路２と歯抜け状クロック生
成回路１１とセレクタ回路３とリセットＶＣＯ回路４Ａ
とタイミング判定回路５Ａとセレクタ制御回路６Ｃとで
行うように構成したので、受信バーストセルデータの位
相変動や周波数変動に対して有効に同期保持機能を果た
すことができる。
【０１８４】従って、どのような位相で受信データが取
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとれた同期データと同期ク
ロックを出力するビット位相同期回路を実現することが
できる。特に、高速のデータ伝送におけるビット位相同
期には非常に効果を発揮する。
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとれた同期データと同期ク
ロックを出力するビット位相同期回路を実現することが
できる。特に、高速のデータ伝送におけるビット位相同
期には非常に効果を発揮する。
【０１８５】（他の実施の形態）： （１）尚、上述
の実施の形態において、リセットＶＣＯ回路の周波数制
御電圧信号に、逓倍ＰＬＬ回路を構成するＶＣＯの周波
数制御電圧を印加したが、リセットＶＣＯ回路の自走周
波数を外部入力等によって逓倍ＰＬＬ回路の発振周波数
に近接するように調節すれば、リセットＶＣＯ回路の周
波数制御電圧信号に、逓倍ＰＬＬ回路を構成するＶＣＯ
の周波数制御電圧信号を印加しなくても実現することが
できる。
の実施の形態において、リセットＶＣＯ回路の周波数制
御電圧信号に、逓倍ＰＬＬ回路を構成するＶＣＯの周波
数制御電圧を印加したが、リセットＶＣＯ回路の自走周
波数を外部入力等によって逓倍ＰＬＬ回路の発振周波数
に近接するように調節すれば、リセットＶＣＯ回路の周
波数制御電圧信号に、逓倍ＰＬＬ回路を構成するＶＣＯ
の周波数制御電圧信号を印加しなくても実現することが
できる。
【０１８６】（２）また、基準クロック入力端子には、
受信データのビットレートと同じクロック周波数のｍ倍
（ｍ＞０）の周波数のクロックが入力されているが、近
接した（近傍の）周波数でもよい。
受信データのビットレートと同じクロック周波数のｍ倍
（ｍ＞０）の周波数のクロックが入力されているが、近
接した（近傍の）周波数でもよい。
【０１８７】（３）更に、逓倍ＰＬＬ回路には多相クロ
ックの出力が得られるＶＣＯを用いたが、多相クロック
の出力が得られない逓倍ＰＬＬ回路と、多相クロック生
成回路とを組み合わせて多相クロックの出力が得られる
逓倍ＰＬＬ回路を代替えとして使用することもできる。
ックの出力が得られるＶＣＯを用いたが、多相クロック
の出力が得られない逓倍ＰＬＬ回路と、多相クロック生
成回路とを組み合わせて多相クロックの出力が得られる
逓倍ＰＬＬ回路を代替えとして使用することもできる。
【０１８８】（４）更にまた、逓倍ＰＬＬ回路のＶＣＯ
と、リセットＶＣＯ回路のＶＣＯとを同じ回路構成のＶ
ＣＯを使用したが、異なる回路構成でもよい。
と、リセットＶＣＯ回路のＶＣＯとを同じ回路構成のＶ
ＣＯを使用したが、異なる回路構成でもよい。
【０１８９】（５）：また、上述の第８の実施の形態に
おいて、リセットＶＣＯ回路４Ａから安定位相選択回路
１６に対してｎ相クロックを与えて、受信バーストセル
データの安定位相タイミングを検出してビット同期をと
るように構成したが、このｎ相クロックは、逓倍ＰＬＬ
回路２の出力のｎ相クロックと対応するｎ相であり、他
の実施の形態として、逓倍ＰＬＬ回路２の出力はｎ相で
出力しても、リセットＶＣＯ回路４Ａは、ｎ相で出すこ
とに限定するものではなく、３相以上の多相クロックで
あればよい。例えば、逓倍ＰＬＬ回路２の出力は６相で
出力し、リセットＶＣＯ回路４Ａの出力は間引いて３相
で出力したり、逓倍ＰＬＬ回路２の出力を４相とし、リ
セットＶＣＯ回路４Ａの出力を３相で出力することもよ
い。
おいて、リセットＶＣＯ回路４Ａから安定位相選択回路
１６に対してｎ相クロックを与えて、受信バーストセル
データの安定位相タイミングを検出してビット同期をと
るように構成したが、このｎ相クロックは、逓倍ＰＬＬ
回路２の出力のｎ相クロックと対応するｎ相であり、他
の実施の形態として、逓倍ＰＬＬ回路２の出力はｎ相で
出力しても、リセットＶＣＯ回路４Ａは、ｎ相で出すこ
とに限定するものではなく、３相以上の多相クロックで
あればよい。例えば、逓倍ＰＬＬ回路２の出力は６相で
出力し、リセットＶＣＯ回路４Ａの出力は間引いて３相
で出力したり、逓倍ＰＬＬ回路２の出力を４相とし、リ
セットＶＣＯ回路４Ａの出力を３相で出力することもよ
い。
【０１９０】（６）更に、上述の第８の実施の形態にお
いては、受信データとして、バーストセルデータを例と
して挙げたが、セル構成でなくても、可変長パケットに
プリアンブルＰＲ信号が付加される形態でも適用するこ
とができる。また、プリアンブルＰＲ信号は、データの
変化が２以上あるパターンデータが好ましい。更に、バ
ーストデータに対するビット位相同期だけでなく、連続
的に伝送されるデータに対するビット同期を行うことに
も適用することができる。
いては、受信データとして、バーストセルデータを例と
して挙げたが、セル構成でなくても、可変長パケットに
プリアンブルＰＲ信号が付加される形態でも適用するこ
とができる。また、プリアンブルＰＲ信号は、データの
変化が２以上あるパターンデータが好ましい。更に、バ
ーストデータに対するビット位相同期だけでなく、連続
的に伝送されるデータに対するビット同期を行うことに
も適用することができる。
【０１９１】（７）更にまた、上述の第８の実施の形態
の図２６において、歯抜け状クロック生成回路１１を逓
倍ＰＬＬ回路２とセレクタ回路３との間に備えている
が、他の実施の形態として逓倍ＰＬＬ回路２の出力の多
相クロックを直接にセレクタ回路３に与えるように構成
してもよい。
の図２６において、歯抜け状クロック生成回路１１を逓
倍ＰＬＬ回路２とセレクタ回路３との間に備えている
が、他の実施の形態として逓倍ＰＬＬ回路２の出力の多
相クロックを直接にセレクタ回路３に与えるように構成
してもよい。
【０１９２】
【発明の効果】以上述べた様に第１の発明は、基準クロ
ックからｎ相のクロックと周波数制御信号とをＰＬＬ回
路で生成し、これらのｎ相のクロックのいずれかの位相
のクロックを選択制御信号で選択出力し、この選択出力
されたクロックを位相制御信号として取り込むと共に、
周波数制御信号も取り込んでリセットＶＣＯ回路で位相
制御と周波数制御とを行って同期クロックとなる第１の
クロックを生成し、この第１のクロックと受信データと
の位相差を検出し、この位相差信号およびｎ相のクロッ
クを基にして選択制御信号を生成すると共に、第１のク
ロックで受信データをラッチ出力してビット位相同期デ
ータを出力するので、どのような位相で受信データが取
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとれたデータとクロックを
出力するビット位相同期回路を実現することができる。
特に、高速のデータ伝送におけるビット位相同期には非
常に効果を発揮する。
ックからｎ相のクロックと周波数制御信号とをＰＬＬ回
路で生成し、これらのｎ相のクロックのいずれかの位相
のクロックを選択制御信号で選択出力し、この選択出力
されたクロックを位相制御信号として取り込むと共に、
周波数制御信号も取り込んでリセットＶＣＯ回路で位相
制御と周波数制御とを行って同期クロックとなる第１の
クロックを生成し、この第１のクロックと受信データと
の位相差を検出し、この位相差信号およびｎ相のクロッ
クを基にして選択制御信号を生成すると共に、第１のク
ロックで受信データをラッチ出力してビット位相同期デ
ータを出力するので、どのような位相で受信データが取
り込まれても、非常に安定的に、しかも簡単な構成で非
常に迅速にビット位相同期がとれたデータとクロックを
出力するビット位相同期回路を実現することができる。
特に、高速のデータ伝送におけるビット位相同期には非
常に効果を発揮する。
【０１９３】また、第２の発明は、上述の第１の発明の
ビット位相同期回路を備え、しかもパラレル受信データ
の内のいずれか一つの受信データに対するビット位相同
期をとり、その他の残りの受信データに対して、同期ク
ロックである第１のクロックを用いてラッチ出力して、
それぞれの受信データに対するビット位相同期データを
出力するので、パラレル受信データの内のいずれか一つ
の受信データに対するビット位相同期をとることで、全
体のパラレル受信データに対するビット位相同期を、非
常に安定的に、しかも簡単な構成で非常に迅速に行うこ
とができる。
ビット位相同期回路を備え、しかもパラレル受信データ
の内のいずれか一つの受信データに対するビット位相同
期をとり、その他の残りの受信データに対して、同期ク
ロックである第１のクロックを用いてラッチ出力して、
それぞれの受信データに対するビット位相同期データを
出力するので、パラレル受信データの内のいずれか一つ
の受信データに対するビット位相同期をとることで、全
体のパラレル受信データに対するビット位相同期を、非
常に安定的に、しかも簡単な構成で非常に迅速に行うこ
とができる。
【０１９４】
【図１】本発明の第１の実施の形態のビット位相同期回
路の機能構成図である。
路の機能構成図である。
【図２】従来例のビット位相同期回路の概略構成図であ
る。
る。
【図３】第１の実施の形態のビット位相同期回路におけ
るリセットＶＣＯの説明図である。
るリセットＶＣＯの説明図である。
【図４】第１の実施の形態のビット位相同期回路の動作
タイミングチャート（その１）である。
タイミングチャート（その１）である。
【図５】第１の実施の形態のビット位相同期回路の動作
タイミングチャート（その２）である。
タイミングチャート（その２）である。
【図６】第１の実施の形態のビット位相同期回路の逓倍
ＰＬＬ回路の機能構成図である。
ＰＬＬ回路の機能構成図である。
【図７】第１の実施の形態のビット位相同期回路のリセ
ットＶＣＯの詳細機能構成図である。
ットＶＣＯの詳細機能構成図である。
【図８】第１の実施の形態のビット位相同期回路のタイ
ミング判定回路の機能構成図である。
ミング判定回路の機能構成図である。
【図９】第１の実施の形態のビット位相同期回路のセレ
クタ制御回路の機能構成図である。
クタ制御回路の機能構成図である。
【図１０】本発明の第２の実施の形態のビット位相同期
回路におけるタイミング判定回路の機能構成図である。
回路におけるタイミング判定回路の機能構成図である。
【図１１】本発明の第３の実施の形態のビット位相同期
回路の動作タイミングチャート（その１）である。
回路の動作タイミングチャート（その１）である。
【図１２】第３の実施の形態のビット位相同期回路の動
作タイミングチャート（その２）である。
作タイミングチャート（その２）である。
【図１３】第３の実施の形態のビット位相同期回路のセ
レクタ制御回路の機能構成図である。
レクタ制御回路の機能構成図である。
【図１４】本発明の第４の実施の形態のビット位相同期
回路の機能構成図である。
回路の機能構成図である。
【図１５】第４の実施の形態のビット位相同期回路の動
作タイミングチャート（その１）である。
作タイミングチャート（その１）である。
【図１６】第４の実施の形態のビット位相同期回路の動
作タイミングチャート（その２）である。
作タイミングチャート（その２）である。
【図１７】第４の実施の形態のビット位相同期回路のセ
レクタ制御回路の機能構成図である。
レクタ制御回路の機能構成図である。
【図１８】第４の実施の形態のビット位相同期回路の歯
抜け状クロック生成回路の機能構成図である。
抜け状クロック生成回路の機能構成図である。
【図１９】本発明の第５の実施の形態のビット位相同期
回路の機能構成図である。
回路の機能構成図である。
【図２０】第５の実施の形態のビット位相同期回路の動
作タイミングチャート（その１）である。
作タイミングチャート（その１）である。
【図２１】第５の実施の形態のビット位相同期回路の動
作タイミングチャート（その２）である。
作タイミングチャート（その２）である。
【図２２】第５の実施の形態のビット位相同期回路の第
１の多相クロック生成回路の機能構成図である。
１の多相クロック生成回路の機能構成図である。
【図２３】第５の実施の形態のビット位相同期回路の第
２の多相クロック生成回路の機能構成図である。
２の多相クロック生成回路の機能構成図である。
【図２４】本発明の第６の実施の形態のビット位相同期
回路の機能構成図である。
回路の機能構成図である。
【図２５】本発明の第７の実施の形態のビット位相同期
回路の機能構成図である。
回路の機能構成図である。
【図２６】本発明の第８の実施の形態のビット位相同期
回路の機能構成図である。
回路の機能構成図である。
【図２７】第８の実施の形態のビット位相同期回路のリ
セットＶＣＯ回路の機能構成図である。
セットＶＣＯ回路の機能構成図である。
【図２８】第８の実施の形態のビット位相同期回路の安
定位相選択回路の機能構成図である。
定位相選択回路の機能構成図である。
【図２９】第８の実施の形態のビット位相同期回路のタ
イミング判定回路の機能構成図である。
イミング判定回路の機能構成図である。
１…基準クロック入力端子、２…逓倍ＰＬＬ回路、３…
セレクタ、４、４Ａ…リセットＶＣＯ回路、５、５Ａ…
タイミング判定回路、６、６Ａ、６Ｂ、６Ｃ…セレクタ
制御回路、７…受信データ入力端子、８…再生データ出
力端子、９…再生データ用クロック出力端子、１０…受
信データ識別エラー出力端子、１１…歯抜け状クロック
生成回路、１４−２〜１４−ｉ…データラッチ回路、１
６…安定位相選択回路、２１１〜２１ｎ…電圧制御遅延
反転回路、２２…位相周波数検出回路、２３…チャージ
ポンプ回路、２４…ロウパスフィルタ回路、２５…ｍ分
周回路、４１…電圧制御遅延２入力ＮＯＲ回路、４２〜
４ｎ…電圧制御遅延反転回路。
セレクタ、４、４Ａ…リセットＶＣＯ回路、５、５Ａ…
タイミング判定回路、６、６Ａ、６Ｂ、６Ｃ…セレクタ
制御回路、７…受信データ入力端子、８…再生データ出
力端子、９…再生データ用クロック出力端子、１０…受
信データ識別エラー出力端子、１１…歯抜け状クロック
生成回路、１４−２〜１４−ｉ…データラッチ回路、１
６…安定位相選択回路、２１１〜２１ｎ…電圧制御遅延
反転回路、２２…位相周波数検出回路、２３…チャージ
ポンプ回路、２４…ロウパスフィルタ回路、２５…ｍ分
周回路、４１…電圧制御遅延２入力ＮＯＲ回路、４２〜
４ｎ…電圧制御遅延反転回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 修一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭57−39639（ＪＰ，Ａ) 特開 昭57−202164（ＪＰ，Ａ) 特開 平４−175039（ＪＰ，Ａ) 特開 平４−286248（ＪＰ，Ａ) 特開 平４−291390（ＪＰ，Ａ) 特開 平４−293332（ＪＰ，Ａ) 特開 平７−221800（ＪＰ，Ａ) 特開 平８−163117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H04L 25/40
Claims (7)
- 【請求項１】 受信データと、この受信データのビット
速度のａ倍（ａは自然数）又は１／ａ倍のクロック周波
数の所定位相の第１のクロックとのビット位相同期をと
るビット位相同期回路において、 上記第１のクロックのクロック周波数のｍ倍（ｍ＞０）
の周波数の基準クロックから上記受信データのビット速
度のａ倍又は１／ａ倍のクロック周波数で、しかも上記
受信データの１ビット幅をｎ（ｎは２以上の自然数）相
に移相したｎ相のクロックをＰＬＬ回路で生成すると共
に、このＰＬＬ回路で周波数制御信号を生成するｎ相ク
ロック生成手段と、 上記ｎ相のクロックのいずれかの位相のクロックを選択
制御信号によって選択出力する選択手段と、上記 選択手段で選択出力されたクロックを位相制御信号
として取り込むと共に、上記周波数制御信号も取り込
み、リセットＶＣＯ回路で位相制御と周波数制御とを行
いながら上記第１のクロックを生成するクロック生成手
段と、上記第１のクロックで上記受信データをラッチしてビッ
ト位相同期データを出力すると共に、上記第１のクロッ
クと上記受信データとの位相差を検出しこれを位相差信
号として出力する タイミング判定出力手段と、上記位相差信号および上記ｎ相クロックを基に上記選択
制御信号を生成し、上記選択手段に与える選択制御手段
と を備えたことを特徴とするビット位相同期回路。 - 【請求項２】 上記クロック生成手段は、有意な位相制
御信号が入力されている場合は、この有意な位相制御信
号の位相によって上記第１のクロックの位相を制御し、
有意な位相制御信号が入力されていない場合は周波数制
御信号によって決まる周波数で上記リセットＶＣＯ回路
を自走発振させて上記第１のクロックを生成することを
特徴とする請求項１記載のビット位相同期回路。 - 【請求項３】 上記選択手段は、選択切り替え出力を行
ってから、上記タイミング判定出力手段で位相差信号が
求められるまでの時間を所定保護時間として、選択切り
替えを行ってから上記所定保護時間内は有意なクロック
として上記クロック生成手段に与えないようにマスク処
理する構成であることを特徴とする請求項１又は２記載
のビット位相同期回路。 - 【請求項４】 受信データと、この受信データのビット
速度のａ倍（ａは自然数）又は１／ａ倍のクロック周波
数の所定位相の第１のクロックとのビット位相同期をと
るビット位相同期回路において、 上記第１のクロックのクロック周波数のｍ倍（ｍ＞０）
の周波数の基準クロックから上記受信データのビット速
度のａ倍又は１／ａ倍のクロック周波数で、しかも上記
受信データの１ビット幅をｎ（ｎは２以上の自然数）相
に移相したｎ相のクロックをＰＬＬ回路で生成すると共
に、このＰＬＬ回路で周波数制御信号を生成するｎ相ク
ロック生成手段と、 上記ｎ相のクロックのそれぞれの位相のクロックに対し
て歯抜け処理を行ったｎ相の歯抜け状クロックおよび切
り替えタイミング信号を生成するｎ相歯抜け状クロック
生成手段と、 上記ｎ相の歯抜け状クロックのいずれかの位相のクロッ
クを選択制御信号によって選択出力する選択手段と、 上記選択手段で選択出力されたクロックを位相制御信号
として取り込むと共に、上記周波数制御信号も取り込ん
でリセットＶＣＯ回路で位相制御と周波数制御とを行い
ながら上記第１のクロックを生成するクロック生成手段
と、上記第１のクロックで上記受信データをラッチしてビッ
ト位相同期データを出力すると共に、上記第１のクロッ
クと上記受信データとの位相差を検出しこれを位相差信
号として出力する タイミング判定出力手段と、上記位相差信号および上記切り替えタイミング信号を基
に上記選択制御信号を生成し、上記選択手段に与える選
択制御手段と を備えたことを特徴とするビット位相同期
回路。 - 【請求項５】 受信データと、この受信データのビット
速度のａ倍（ａは自然数）又は１／ａ倍のクロック周波
数の所定位相の第１のクロックとのビット位相同期をと
るビット位相同期回路において、 上記第１のクロックのクロック周波数のｍ倍（ｍ＞０）
の周波数の基準クロックから上記受信データのビット速
度のａ倍又は１／ａ倍のクロック周波数の第２のクロッ
クをＰＬＬ回路で生成すると共に、このＰＬＬ回路で周
波数制御信号を生成するクロック第１生成手段と、 上記第２のクロックから歯抜け処理を行った歯抜け状ク
ロックおよび切り替えタイミング信号を生成する歯抜け
状クロック生成手段と、 上記第２のクロックから、上記受信データの１ビット幅
をｎ（ｎは２以上の自然数）相に移相したｎ相の歯抜け
状クロックを生成するための遅延量制御信号を生成する
と共に、上記歯抜け状クロックと上記遅延量制御信号と
を用いて上記ｎ相の歯抜け状クロックを生成するｎ相歯
抜け状クロック生成手段と、 上記ｎ相の歯抜け状クロックのいずれかの位相のクロッ
クを選択制御信号によって選択出力する選択手段と、 上記選択手段で選択出力されたクロックを位相制御信号
として取り込むと共に、上記周波数制御信号も取り込ん
でリセットＶＣＯ回路で位相制御と周波数制御とを行い
ながら上記第１のクロックを生成するクロック第２生成
手段と、上記第１のクロックで上記受信データをラッチしてビッ
ト位相同期データを出力すると共に、上記第１のクロッ
クと上記受信データとの位相差を検出しこれを位相差信
号として出力する タイミング判定出力手段と、上記位相差信号および上記切り替えタイミング信号を基
に上記選択制御信号を生成し、上記選択手段に与える選
択制御手段と を備えたことを特徴とするビット位相同期
回路。 - 【請求項６】 同じビット速度の複数の受信データから
なるパラレル受信データに対するビット位相同期を行う
回路であって、上記パラレル受信データと、各受信デー
タのビット速度のａ倍（ａは自然数）又は１／ａ倍のク
ロック周波数の所定位相の第１のクロックとのビット位
相同期をとるビット位相同期回路であって、上記パラレル受信データの内のいずれか一つの受信デー
タについては、当該受信データに対応して設けられた請
求項１〜５のいずれかに記載のビット位相同期回路を用
いてビット位相同期をとり、 その他残りの受信データについては、それぞれ上記第１
のクロックで各受信データをラッチして各受信データに
ついてのビット位相同期をとる ことを特徴とするビット
位相同期回路。 - 【請求項７】 同じビット速度の複数の受信データから
なるパラレル受信データに対するビット位相同期を行う
回路であって、パラレル受信データと、各受信データの
ビット速度のａ倍（ａは自然数）又は１／ａ倍のクロッ
ク周波数の所定位相の第１のクロックとのビット位相同
期をとるビット位相同期回路であって、上記第１のクロックのクロック周波数のｍ倍（ｍ＞０）
の周波数の基準クロックから上記受信データのビット速
度のａ倍又は１／ａ倍のクロック周波数で、しかも上記
受信データの１ビット幅をｎ（ｎは２以上の自然数）相
に移相したｎ相のクロックをＰＬＬ回路で生成すると共
に、このＰＬＬ回路で周波数制御信号を生成するｎ相ク
ロック生成手段と、 上記ｎ相のクロックのいずれかの位相のクロックを選択
制御信号によって選択出力する選択手段と、 上記選択手段で選択出力されたクロックを位相制御信号
として取り込むと共に、上記周波数制御信号も取り込ん
でリセットＶＣＯ回路で位相制御と周波数制御とを行い
ながら上記第１のクロックを生成するクロック生成手段
と、 それぞれが上記複数の受信データに対応し、それぞれそ
の出力として、上記第１のクロックで各受信データをラ
ッチしたビット位相同期データを出力すると共に、各受
信データについて検出された上記第１のクロックとの位
相差を位相差信号として出力する複数のタイミング判定
出力手段と、 上記複数の受信データについて検出された複数の上記位
相差信号と上記ｎ相のクロックを基に上記選択制御信号
を生成し、上記選択手段に与える選択制御手段と を備え
たことを特徴とするビット位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064755A JP3031859B2 (ja) | 1995-09-18 | 1996-03-21 | ビット位相同期回路 |
| US08/714,269 US5920600A (en) | 1995-09-18 | 1996-09-17 | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-238637 | 1995-09-18 | ||
| JP23863795 | 1995-09-18 | ||
| JP8064755A JP3031859B2 (ja) | 1995-09-18 | 1996-03-21 | ビット位相同期回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36271798A Division JP3199693B2 (ja) | 1998-12-21 | 1998-12-21 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09149018A JPH09149018A (ja) | 1997-06-06 |
| JP3031859B2 true JP3031859B2 (ja) | 2000-04-10 |
Family
ID=26405868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8064755A Expired - Fee Related JP3031859B2 (ja) | 1995-09-18 | 1996-03-21 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031859B2 (ja) |
Families Citing this family (7)
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| JP3391442B2 (ja) | 1999-11-05 | 2003-03-31 | 日本電気株式会社 | クロック識別再生回路及びクロック識別再生方法 |
| JP3657188B2 (ja) | 2000-10-31 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | 装置及びその動作方法 |
| JP3990319B2 (ja) * | 2003-06-09 | 2007-10-10 | 株式会社アドバンテスト | 伝送システム、受信装置、試験装置、及びテストヘッド |
| JP4795032B2 (ja) * | 2006-01-30 | 2011-10-19 | エルピーダメモリ株式会社 | タイミング調整回路及び半導体装置 |
| KR101580897B1 (ko) * | 2008-10-07 | 2015-12-30 | 삼성전자주식회사 | 디스플레이 드라이버, 이의 동작 방법, 및 상기 디스플레이 드라이버를 포함하는 장치 |
| JP5478950B2 (ja) * | 2009-06-15 | 2014-04-23 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータ処理システム |
-
1996
- 1996-03-21 JP JP8064755A patent/JP3031859B2/ja not_active Expired - Fee Related
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|---|---|
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