JP3657188B2 - 装置及びその動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、装置に関する。本発明は、特に、ある信号が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出するエッジ検出回路を含む装置に関する。
【０００２】
【従来の技術】
ある入力信号が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出するエッジ検出回路が知られている。
【０００３】
このようなエッジ検出回路が、公開特許公報（特開平１―２６０９１５）に開示されている。公知のその装置は、図１０に示されているように、フリップフロップ回路１０１〜１０４、インバーター１０５、１０６、遅延回路１０７〜１１０、ＸＯＲゲート１１１〜１１４、ＯＲゲート１１５、アドレスデコーダ１１６からなる。公知のその装置は、アドレス信号１２０、１２１がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出する。
【０００４】
アドレス信号１２０、１２１として、図１１に示された波形を有する信号が入力された時の動作を以下に説明する。
【０００５】
アドレス信号１２０がＬｏｗレベルからＨｉｇｈレベルに変化したとき、フリップフロップ回路１０１によりこの変化が検出され、出力パルスが発生される。
【０００６】
次に、ＨｉｇｈレベルからＬｏｗレベルにアドレス信号１２０が変化したときは、フリップフロップ回路１０２によりこの変化が検出される。更に、所定の遅延時間ＴＷよりも短い時間ＴＮで、ＬｏｗレベルからＨｉｇｈレベルへの変化が発生した場合には、フリップフロップ回路１０１により、この変化が検出される。
【０００７】
公知のそのエッジ検出回路は、所定の遅延時間ＴＷよりも短い時間でＬｏｗレベルからＨｉｇｈレベルへの変化が発生した場合でも、出力パルスが分離されず、確実なエッジ検出信号が、アドレスデコーダ１１６のイネーブルに入力される。
【０００８】
しかし、公知のそのエッジ検出回路は、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を示す信号を出力するものではない。公知のそのエッジ検出回路は、単に、アドレス信号１２０、１２１が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出して、アドレスデコーダ１１６をイネーブルにするのに過ぎない。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の消費電力を小さくすることにある。
【００１０】
本発明の他の目的は、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の動作を安定化することにある。
【００１１】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１２】
本発明による装置は、エッジ検出回路（１、２１、２２、７１、７２）と後続回路（３）とを具備する。エッジ検出回路（１、２１、２２、７１、７２）は、入力信号（ａ）のエッジを検出し、そのエッジ位置を示すエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を出力する。後続回路（３）はエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）が入力される。エッジ検出回路（１、２１、２２、７１、７２）は、入力信号（ａ）のエッジを検出したとき、後続回路に動作（３）を許可するエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を出力する。後続回路（３）は、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）が指示するタイミングでエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理する。当該装置は、入力信号（ａ）のエッジが検出されないときの電力消費が抑制される。
【００１３】
当該装置において、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）は、一定値以上のパルス幅を有するパルス群からなることが望ましい。このとき、エッジ検出回路（１、２１、２２、７１、７２）がクロック信号（ＣＬＫ０〜ＣＬＫｎ−１）に同期して入力信号（ａ）のエッジを検出する場合には、そのパルス群のパルス幅は、クロック信号（ＣＬＫ０〜ＣＬＫｎ−１）の周期（Ｔ）以上であることが望ましい。これにより、当該装置の動作が安定化する。
【００１４】
また、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて生成されることが望ましい。これにより、当該装置の構成が簡素化される。
【００１５】
また、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）は、入力信号（ａ）のエッジ位置を離散的に示すことが望ましい。これにより、後続回路（３）は、エッジ位置をデジタル演算することが可能になる。
【００１６】
また、エッジ位置指示信号（ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）の状態は、入力信号（ａ）のエッジが検出されたときのみに遷移することが望ましい。これにより、後続回路（３）がエッジ位置指示信号（ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理するタイミングの余裕が大きくなる。
【００１７】
また、当該装置において、後続回路（３）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて、入力信号（ａ）に同期した他のクロック信号（ｆ）を生成することがある。
【００１８】
この場合、後続回路（３）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて、互いに位相が異なるクロック信号群（ＣＬＫ０〜ＣＬＫｎ−１）のうちから他のクロック信号（ｆ）を選択して出力することが望ましい。これにより、他のクロック信号（ｆ）をより短時間で出力することができる。
【００１９】
また、後続回路（３）は、他のクロック信号（ｆ）に同期して入力信号を標本化することにより生成された再生信号（ｇ）を出力することがある。
【００２０】
また、当該装置において、エッジ検出回路（１、２１、２２、７１、７２）は、サンプル回路（１）と、エッジ位置検出回路（２１、２２、７１、７２）とを含むことがある。サンプル回路（１）は、互いに位相が異なるｎ個のクロック信号群にそれぞれ同期して入力信号（ａ）を標本化し、ｎ個のサンプル信号群（ｂ０〜ｂｎ−１）を生成する。エッジ位置検出回路（２１、２２、７１、７２）は、サンプル信号群（ｂ０〜ｂｎ−１）に基づいて、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）とエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）とを生成する。このときエッジ位置検出回路（２１、２２、７１、７２）は、サンプル信号群（ｂ０〜ｂｎ−１）のうちの２のサンプル信号が異なる値を示すことに応答してエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を生成する。
【００２１】
また、後続回路（３）は、過去に入力された入力信号（ａ）の過去エッジ位置を記憶する記憶回路（４２１、４２２）を含むことがある。このとき、後続回路（３）は、その過去エッジ位置と前述のエッジ位置とに基づいて、他のクロック信号（ｆ）を生成することがある。これにより、当該装置は、入力信号（ａ）に含まれ得るノイズやジッタの影響を受けにくくなる。
【００２２】
本発明による装置の動作方法は、
入力信号（ａ）のエッジを検出することと、
入力信号（ａ）のエッジのエッジ位置を示すエッジ位置指示信号（ｃ０〜ｃｎ −１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を出力することと、
エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて回路（３）を動作すること
とを具備する。このとき、その動作することは、
入力信号（ａ）のエッジを検出したとき、回路（３）に動作を許可するエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を出力することと、
エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）が指示するタイミングでエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理することとを含む。
【００２３】
このとき、その動作することは、更に、入力信号（ａ）のエッジ位置に基づいて他のクロックパルス（ｆ）を生成して出力することを含むことが可能である。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による実施の形態の装置を説明する。
【００２５】
実施の第１形態：
本発明の実施の第１形態の装置は、クロック信号再生装置である。当該装置は、波形が鈍っている一の入力信号に同期するクロック信号を生成する。更に、当該装置は、そのクロック信号でその一の入力信号を標本化して、その入力信号の波形を再生する。以下、その装置の構成を説明する。
【００２６】
図１は実施の第１形態の装置の構成を示す。当該装置は、サンプル回路１と、立ち上がりエッジ位置検出回路２１と、立ち下がりエッジ位置検出回路２２と出力回路３とを含む。
【００２７】
サンプル回路１は、互いに位相が異なるｎ個のクロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化し、サンプルデータ信号ｂ０〜ｂｎ−１を出力する。当該実施の形態では、ｎ＝８である。
【００２８】
立ち上がりエッジ位置検出回路２１は、サンプルデータ信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち上がりエッジ位置を検出する。立ち上がりエッジ位置検出回路２は、検出された立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を生成する。更に立ち上がりエッジ位置検出回路２１は、サンプルデータ信号ｂ０〜ｂｎ−１に基づいて入力信号ａがＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出すると、一定の時間だけエッジ検出信号ｅ１をＨｉｇｈレベルにする。
【００２９】
立ち下がりエッジ位置検出回路２２は、入力信号ａの立ち下がりエッジ位置を検出する点以外は、立ち上がりエッジ位置検出回路２１と同様の動作をする。立ち下がりエッジ位置検出回路２２は、前述のサンプルデータ信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち下がりエッジ位置を検出し、検出された立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｄ０〜ｄｎ−１を生成する。更に立ち上がりエッジ位置検出回路２１は、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに遷移したことを検出すると、一定の時間だけエッジ検出信号ｅ２をＨｉｇｈレベルにする。
【００３０】
立ち上がりエッジ位置信号ｃ０〜ｃｎ−１、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１、及びエッジ検出信号ｅ１、ｅ２は、出力回路３に出力される。
【００３１】
出力回路３は、エッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を取り込む。更に出力回路３は、エッジ検出信号ｅ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１を取り込む。出力回路３は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が示す入力信号ａの立ち上がり位置と、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が示す入力信号ａの立ち下がり位置とに基づいて、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうち最も入力信号ａに同期しているものを選択し、選択クロック信号ｆとして出力する。更に、出力回路３は、サンプルデータ信号ｂ０〜ｂｎ−１のうち、入力信号ａを選択クロック信号ｆにより標本化したものに相当するものを、データ再生信号ｇとして出力する。
【００３２】
当該装置では、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されると、エッジエッジ検出信号ｅ１、ｅ２により出力回路３が動作するタイミングが指示される。入力信号ａにおいて立ち上がりエッジ及び立ち下がりエッジが検出されたときに出力回路３が動作し、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されないときには、出力回路３は動作しない。これにより、当該装置の電力の消費が抑制される。
【００３３】
続いて、当該実施の形態の装置を詳細に説明する。
【００３４】
サンプル回路１には、クロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。クロック信号ＣＬＫ０〜ＣＬＫｎ−１は、同一の周期Ｔ及びクロックパルス幅Ｔｗを有するが、互いに位相が異なる。より具体的には、クロック信号ＣＬＫｉは、クロック信号ＣＬＫ０を基準として、２πｉ／ｎだけ位相が遅れている。ここでｉは、０以上ｎ−１以下の整数である。サンプル回路１は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化する。
【００３５】
なお、本明細書において、位相は、クロック信号ＣＬＫ０がＬｏｗレベルからＨｉｇｈレベルに立ち上がる時刻において０であると定義されている。この定義によれば、クロック信号ＣＬＫ０よりも２πｉ／ｎだけ位相が遅れているクロック信号ＣＬＫｉは、位相が２πｉ／ｎである時刻においてＬｏｗレベルからＨｉｇｈレベルに立ち上がると表現されることになる。
【００３６】
図２は、サンプル回路１の構成を示す。サンプル回路１は、Ｄフリップフロップ１０〜１ｎ−１を含む。それぞれのＤフリップフロップ１０〜１ｎ−１には、入力信号ａが入力される。更に、Ｄフリップフロップ１０〜１ｎ−１には、クロック信号ＣＬＫ０〜ＣＬＫｎ−１がそれぞれ入力される。Ｄフリップフロップ１０〜１ｎ−１は、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化し、それぞれサンプル信号ｂ０〜ｂｎ−１を出力する。サンプル信号ｂ０〜ｂｎ−１は、立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２とに出力される。
【００３７】
前述のとおり、立ち上がりエッジ位置検出回路２１は、サンプル信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち上がりエッジ位置を検出する。
【００３８】
その立ち上がりエッジ位置は、離散化され、０以上ｎ−１の整数で表現される。ここで、入力信号ａの立ち上がりエッジ位置がｉであるとは、位相が２πｉ／ｎである時刻と、位相が２π（ｉ＋１）／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。ここでｉは、０以上ｎ−１の整数である。例えば、ｉ＝０について考えると、立ち上がりエッジ位置が０であるとは、位相が０である時刻と、位相が２π／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。同様に、立ち上がりエッジ位置が１であるとは、位相が２π／ｎである時刻と、位相が２π×２／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。ｉが他の数である場合についても同様である。ここで、位相が２π×ｎ／ｎであることと、位相が０であることとは等価である。即ち、立ち上がりエッジ位置がｎ−１であるとは、位相が２π×ｎ−１／ｎである時刻と位相が０である時刻との間で、入力信号ａが立ち上がったことを意味する。
【００３９】
立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のうちの立ち上がりエッジ位置信号ｃｉがＨｉｇｈレベルであることは、立ち上がりエッジ位置がｉであることを示している。ここでｉは、０以上ｎ−１以下の整数である。即ち、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置信号ｃ０〜ｃｎ−１は、離散化された、入力信号ａの立ち上がりエッジ位置を示す。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１は、全てＬｏｗレベルであるか、そのうちの一のみがＨｉｇｈレベルをとるかのいずれかである。
【００４０】
図３は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を生成する立ち上がりエッジ位置検出回路２１の構成を示す。立ち上がりエッジ位置検出回路２１は、ＡＮＤゲート２１０〜２１ｎ−１、Ｄフリップフロップ２２０〜２２ｎ−１、ＯＲゲート２３、インバータ２４１、２４２とからなる。
【００４１】
ＡＮＤゲート２１０〜２１ｎ−１のうちのＡＮＤゲート２１ｉには、サンプル信号ｂｉの負論理とサンプル信号ｂｉ＋１とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート２１０には、サンプル信号ｂ０の負論理とサンプル信号ｂ１とが入力される。以下、ｉが他の数である場合も同様である。但し、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート２１ｎー１には、サンプル信号ｂｎ−１の負論理とサンプル信号ｂ０とが入力される。ＡＮＤゲート２１ｉの出力は、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、Ｈｉｇｈレベルになる。ＡＮＤゲート２１０〜２１ｎ−１の出力は、それぞれ、Ｄフリップフロップ２２０〜２２ｎ−１のデータ端子Ｄに接続されている。
【００４２】
Ｄフリップフロップ２２０〜２２ｎ−１のクロック端子ＣＬＫには、それぞれ、クロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。Ｄフリップフロップ２２０〜２２ｎ−１は、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、それぞれＡＮＤゲート２１０〜２１ｎ−１から出力される電位をラッチする。
【００４３】
Ｄフリップフロップ２２０〜２２ｎ−１の出力端子Ｑからは、それぞれ、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が出力される。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のうちの立ち上がりエッジ位置信号ｃｉは、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、Ｈｉｇｈレベルになる。
【００４４】
更に、Ｄフリップフロップ２２０〜２２ｎ−１の出力端子Ｑは、ＯＲゲート２３の入力に接続されている。ＯＲゲート２３の出力は、インバータ２４１の入力に接続されている。インバータ２４１の出力は、インバータ２４２の入力に接続されている。インバータ２４２の出力からは、エッジ検出信号ｅ１が出力される。エッジ検出信号ｅ１は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のいずれかがＨｉｇｈレベルになると、Ｈｉｇｈレベルになる。即ち、エッジ検出信号ｅ１は、入力信号ａがいずれかの時刻でＬｏｗレベルからＨｉｇｈレベルに立ち上がったことを示す。
【００４５】
一方、立ち下がりエッジ位置検出回路２２は、サンプル信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち下がりエッジ位置を検出する。その立ち下がりエッジ位置も、立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１以下の整数により表現される。入力信号ａの立ち下がりエッジ位置がｉであるとは、位相が２πｉ／ｎである時刻と、位相が２π（ｉ＋１）／ｎである時刻の間で入力信号ａが立ち下がったことを意味する。立ち上がりエッジ位置がｉであることは、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のうちの立ち上がりエッジ位置信号ｄｉがＨｉｇｈレベルであることにより示される。
【００４６】
図４は立ち下がりエッジ位置信号ｄ０〜ｄｎ−１を生成する立ち下がりエッジ位置検出回路２２の構成を示す。立ち下がりエッジ位置検出回路２２は、立ち上がりエッジ位置検出回路２１と類似した構成を有しており、ＡＮＤゲート２５０〜２５ｎ−１、Ｄフリップフロップ２６０〜２６ｎ−１、ＯＲゲート２７、インバータ２８１、２８２とからなる。
【００４７】
ＡＮＤゲート２５０〜２５ｎ−１のうちのＡＮＤゲート２５ｉには、サンプル信号ｂｉとサンプル信号ｂｉ＋１の負論理とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート２５０には、サンプル信号ｂ０とサンプル信号ｂ１の負論理とが入力される。以下、ｉが他の数である場合も同様である。但し、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート２５ｎー１には、サンプル信号ｂｎ−１とサンプル信号ｂ０の負論理とが入力される。ＡＮＤゲート２５ｉの出力は、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、Ｈｉｇｈレベルになる。ＡＮＤゲート２５０〜２５ｎ−１の出力は、それぞれ、Ｄフリップフロップ２６０〜２６ｎ−１のデータ端子Ｄに接続されている。
【００４８】
Ｄフリップフロップ２６０〜２６ｎ−１は、ＡＮＤゲート２５０〜２５ｎ−１から出力される電位をラッチして立ち下がりエッジ位置信号ｄ０〜ｄｎ−１として出力する。Ｄフリップフロップ２６０〜２６ｎ−１は、そのクロック端子ＣＬＫに入力されるクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、ＡＮＤゲート２１０〜２１ｎ−１から出力される電位をラッチする。
【００４９】
Ｄフリップフロップ２６０〜２６ｎ−１の出力端子Ｑからは、それぞれ、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が出力される。立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のうちの立ち下がりエッジ位置信号ｄｉは、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、Ｈｉｇｈレベルになる。
【００５０】
更に、Ｄフリップフロップ２６０〜２６ｎ−１の出力端子Ｑは、ＯＲゲート２７の入力に接続されている。ＯＲゲート２７の出力は、インバータ２８１の入力に接続されている。インバータ２８１の出力は、インバータ２８２の入力に接続されている。インバータ２８２の出力からは、エッジ検出信号ｅ２が出力される。エッジ検出信号ｅ２は、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のいずれかがＨｉｇｈレベルになると、Ｈｉｇｈレベルになる。即ち、エッジ検出信号ｅ２は、入力信号ａがいずれかの時刻でＬｏｗレベルからＨｉｇｈレベルに立ち上がったことを示す。
【００５１】
図５を参照しながら、上述のサンプル回路１、立ち上がりエッジ位置検出回路２１、及び立ち下がりエッジ位置検出回路２２の動作を説明する。図５においては、ｎ＝８であることから、クロック信号ＣＬＫ０〜ＣＬＫｎ−１は、クロック信号ＣＬＫ０〜ＣＬＫ７と記載されている。サンプル信号ｂ０〜ｂｎ−１、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１、及び立ち下がりエッジ位置信号ｄ０〜ｄｎ−１についても同様に、それぞれサンプル信号ｂ０〜ｂ７、立ち上がりエッジ位置信号ｃ０〜ｃ７、及び立ち下がりエッジ位置信号ｄ０〜ｄ７と記載されている。
【００５２】
時刻ｔ＜ｔ１において、入力信号ａは、Ｌｏｗレベルである。サンプル信号ｂ０〜ｂ７は、いずれもＬｏｗレベルとなる。時刻ｔ＜ｔ１において、入力信号ａは、立ち上がりエッジ、立ち下がりエッジのいずれも有しない。従って、立ち上がりエッジ位置信号ｃ０〜ｃ７、立ち下がりエッジ位置信号ｄ０〜ｄ７、及びエッジ検出信号ｅ１、ｅ２は、いずれもＬｏｗレベルのまま維持される。
【００５３】
時刻ｔ１において、入力信号ａは、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。時刻ｔ１は、クロック信号ＣＬＫ７が立ち上がる時刻と、クロック信号ＣＬＫ０が立ち上がる時刻の間の時刻である。即ち、時刻ｔ１は、位相が２π×７／８（＝２π（ｎ−１）／ｎ）である時刻と、位相が０である時刻との間の時刻である。入力信号ａの立ち上がりエッジ位置は、サンプル回路１と立ち上がりエッジ位置検出回路２１とにより、７（＝ｎ−１）であると検出される。その過程を以下に説明する。
【００５４】
サンプル回路１は、クロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がる毎に入力信号ａを標本化し、サンプル信号ｂ０〜ｂ７を出力する。サンプル信号ｂ０〜ｂ７は、それぞれクロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がると、ＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００５５】
立ち上がりエッジ位置信号ｃ０〜ｃ７がＨｉｇｈレベルとＬｏｗレベルのいずれの状態になるかは、それぞれクロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がったときに定められる。より詳細には、クロック信号ＣＬＫｉが立ち上がって以後、立ち上がりエッジ位置信号ｃｉがＨｉｇｈレベルとＬｏｗレベルのいずれをとるかは、クロック信号ＣＬＫｉが立ち上がる直前のサンプル信号ｂｉ、ｂｉ＋１に基づいて定められる。ここでｉは、０以上７（＝ｎ−１）以下の整数である。
【００５６】
クロック信号ＣＬＫ０が立ち上がる直前において、サンプル信号ｂ０、ｂ１は、いずれもＬｏｗレベルである。クロック信号ＣＬＫ０が立ち上がったとき、立ち上がりエッジ位置信号ｃ０は、サンプル信号ｂ０の負論理と、サンプル信号ｂ１との論理積になる。クロック信号ＣＬＫ０が立ち上がる直前において、Ｌｏｗレベルであった立ち上がりエッジ位置信号ｃ０は、そのまま、Ｌｏｗレベルのまま維持されることになる。
【００５７】
同様にして、立ち上がりエッジ位置信号ｃ１〜ｃ６が、それぞれクロック信号ＣＬＫ１〜ＣＬＫ６が立ち上がった後もＬｏｗレベルのまま維持されることが理解される。
【００５８】
一方、クロック信号ＣＬＫ７が立ち上がる直前において、サンプル信号ｂ７、ｂ０は、それぞれＬｏｗレベル、Ｈｉｇｈレベルである。クロック信号ＣＬＫ７が立ち上がったとき、立ち上がりエッジ位置信号ｃ７は、サンプル信号ｂ７の負論理と、サンプル信号ｂ０との論理積になる。従って、立ち上がりエッジ位置信号ｃ７は、クロック信号ＣＬＫ７が立ち上がったとき、ＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００５９】
このように、立ち上がりエッジ位置信号ｃ０〜ｃ６がＬｏｗレベル、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルになる。これは、入力信号ａの立ち上がりエッジ位置が７であると検出されたことを意味する。このようにして、入力信号ａの立ち上がりエッジ位置は、サンプル回路１と立ち上がりエッジ位置検出回路２１とにより、７（＝ｎ−１）であると検出される。
【００６０】
更に、立ち上がりエッジ位置信号ｃ０〜ｃ７の論理和が、データ検出信号ｅ１として出力される。データ検出信号ｅ１は、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移したことに対応して、Ｈｉｇｈレベルに遷移する。但し、データ検出信号ｅ１がＨｉｇｈレベルに遷移するタイミングは、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れている。その遅延時間は、図３に示されたＯＲゲート２３、インバータ２４１、２４２により生じる。インバータ２４１、２４２は、この遅延時間を発生するために使用されている。
【００６１】
この遅延時間は、立ち上がりエッジ位置信号ｃ０〜ｃ７を取り込むのに適したタイミングでデータ検出信号ｅ１がＨｉｇｈレベルに遷移するように設けられている。後述されるように、出力回路３は、データ検出信号ｅ１がＨｉｇｈレベルに遷移したとき、立ち上がりエッジ位置信号ｃ０〜ｃ７を取り込む。データ検出信号ｅ１がＨｉｇｈレベルに遷移するタイミングが、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れていることにより、適正なタイミングで立ち上がりエッジ位置信号ｃ０〜ｃ７が取り込まれる。
【００６２】
データ検出信号ｅ１が一度Ｈｉｇｈレベルに遷移した後は、少なくとも、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔより短い時間内に、Ｌｏｗレベルに遷移することはない。即ち、データ検出信号ｅ１に含まれる矩形パルスのパルス幅は、必ず、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上である。なぜなら、データ検出信号ｅ１が生成されるもととなる立ち上がりエッジ位置信号ｃ０〜ｃ７は、一度Ｈｉｇｈレベルに遷移した後、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔと同一の時間の間に、Ｌｏｗレベルに遷移することがないからである。立ち上がりエッジ位置信号ｃ０〜ｃ７は、それぞれ、クロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がった時にしかその状態が変更されない。従って、立ち上がりエッジ位置信号ｃ０〜ｃ７は、一度Ｈｉｇｈレベルに遷移した後は、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔより短い時間内に、Ｌｏｗレベルに遷移することはない。
【００６３】
このように、データ検出信号ｅ１のパルス幅が、必ずクロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上に確保されていることは、当該実施の形態の装置の安定的な動作に寄与する。
【００６４】
時刻ｔ１においてＬｏｗレベルからＨｉｇｈレベルに立ち上がった入力信号ａは、時刻ｔ２において、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる。時刻ｔ２は、クロック信号ＣＬＫ７が立ち上がる時刻と、クロック信号ＣＬＫ０が立ち上がる時刻の間の時刻である。即ち、時刻ｔ２は、位相が２π×７／８（＝２π（ｎ−１）／ｎ）である時刻と、位相が０である時刻との間の時刻である。入力信号ａの立ち下がりエッジ位置は、サンプル回路１と立ち下がりエッジ位置検出回路２２とにより、７（＝ｎ−１）であると検出される。その過程は、前述された入力信号ａの立ち上がりエッジ位置が７（＝ｎ−１）であると検出される過程と同様である。
【００６５】
立ち下がりエッジ位置検出回路２２は、立ち下がりエッジ位置信号ｄ０〜ｄ６をＬｏｗレベルのまま維持し、クロック信号ＣＬＫ７が立ち上がったとき、立ち下がりエッジ位置信号ｄ７をＨｉｇｈレベルにする。即ち、立ち下がりエッジ位置検出回路２２は、入力信号ａの立ち下がりエッジ位置が７（＝ｎ−１）であると検出する。
【００６６】
更に、立ち下がりエッジ位置検出回路２２は、立ち下がりエッジ位置信号ｄ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れてデータ検出信号ｅ２をＨｉｇｈレベルに遷移させる。このデータ検出信号ｅ２のパルス幅も、データ検出信号ｅ１と同様に、必ずクロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上に確保されている。
【００６７】
立ち上がりエッジ位置検出回路２１から出力される立ち上がりエッジ位置信号ｃ０〜ｃｎ−１並びにエッジ検出信号ｅ１、及び、立ち下がりエッジ位置検出回路２２から出力される立ち下がりエッジ位置信号ｄ０〜ｄｎ−１並びにエッジ検出信号ｅ２は、出力回路３に入力される。
【００６８】
出力回路３は、最適化立ち上がりエッジ位置算出部４１、最適化立ち下がりエッジ位置算出部４２、クロック選択回路５、及び選択出力回路６とからなる。最適化立ち上がりエッジ位置算出部４１は、エッジ比較回路４１１と、エッジ記憶回路４２１とを含む。最適化立ち下がりエッジ位置算出部４２は、エッジ比較回路４１２と、エッジ記憶回路４２２とを含む。
【００６９】
最適化立ち上がりエッジ位置算出部４１は、立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置に基づいて、最終的に、入力信号ａの立ち上がりエッジ位置として最も確からしいものを定める。
【００７０】
立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置は、入力信号ａにノイズやジッタが含まれていることによる影響を受けやすい。立ち上がりエッジ位置検出回路２１により立ち上がりエッジ位置が急激に変動したと検出されても、それは、単にノイズやジッタによる影響による見かけ上のものであることがある。
【００７１】
そこで、ノイズやジッタによる影響を排除するために、最適化立ち上がりエッジ位置算出部４１は、以下のような動作を行う。入力信号ａの立ち上がりエッジ位置として最も確からしいもの（以下、「最適化立ち上がりエッジ位置」という。）がエッジ位置記憶回路４２１に記憶されている。その最適化立ち上がりエッジ位置は、立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置とエッジ比較回路４１１により比較され、徐々に調整される。その最適化立ち上がりエッジ位置が、最終的に、入力信号ａの立ち上がりエッジ位置であると定められる。最適化立ち上がりエッジ位置は、最適化立ち上がりエッジ位置信号ｈ１によりクロック選択回路５に伝達される。
【００７２】
このとき、最適化立ち上がりエッジ位置算出部４１は、エッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに遷移したときのみ、新たに最適化立ち上がりエッジ位置を定める。即ち、最適化立ち上がりエッジ位置算出部４１は入力信号ａに立ち上がりエッジが検出されたときのみ、新たに最適化立ち上がりエッジ位置を定める。これにより、最適化立ち上がりエッジ位置算出部４１の電力の消費量が抑制されている。
【００７３】
図６は、最適化立ち上がりエッジ位置算出部４１の構成を示す。前述されているように、最適化立ち上がりエッジ位置算出部４１は、エッジ比較回路４１１とエッジ位置記憶回路４２１とを含む。エッジ比較回路４１１は、比較回路４３１、加算回路４４１、レジスタ４５１、最適化エッジ位置変更指示回路４６１を含む。
【００７４】
前述されているように、エッジ位置記憶回路４２１は、最適化立ち上がりエッジ位置を記憶する。その最適化立ち上がりエッジ位置も、前述の立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１の整数で表現される。
【００７５】
レジスタ４５１は、カウンタ値Ｃを記憶する。このカウンタ値Ｃは、最適化立ち上がりエッジ位置と検出される立ち上がりエッジ位置とが、食い違っている期間が長い程、０から大きくずれる。カウンタ値Ｃの正負は、検出される立ち上がりエッジ位置が最適化立ち上がりエッジ位置に対して時間的に前にあるのか、後ろにあるのかを示している。カウンタ値Ｃは、最適化立ち上がりエッジ位置を変更する際に参照される。
【００７６】
比較回路４３１には、立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｃ０〜ｃｎ−１と、最適化立ち上がりエッジ位置を示す最適化立ち上がりエッジ位置信号ｊ１とが入力される。比較回路４３１は、立ち上がりエッジ位置と、最適化立ち上がりエッジ位置とを比較する。
【００７７】
比較回路４３１は比較の結果に応じて比較出力値Ａを出力する。比較出力値Ａは、立ち上がりエッジ位置をｉ１、最適化立ち上がりエッジ位置ｉ２として、以下のようにして定められる。
【００７８】
ｉ１＜ｉ２のとき、比較回路４３１は、比較出力値Ａとして−１を出力する。また、ｉ１＝ｉ２のとき、比較回路４３１は、比較出力値Ａとして０を出力する。また、ｉ１＞ｉ２のとき、比較回路４３１は、比較出力値Ａとして＋１を出力する。
【００７９】
加算器４４１は、比較出力値Ａと、レジスタ４５１が保持するカウント値Ｃとを加算し、レジスタ４５１に加算値Ｂを出力する。レジスタ４５１は、前述のエッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がる毎に加算値Ｂを取り込み、それが保持するカウント値Ｃを加算値Ｂに一致させる。レジスタ４５１は、保持するカウンタ値Ｃを最適化エッジ位置変更指示回路４６１に出力する。
【００８０】
最適化エッジ位置変更指示回路４６１は、レジスタ４５１の出力するカウント値Ｃに応答して、最適化立ち上がりエッジ位置を調整する旨を指示する調整指示信号ｋ１をエッジ位置記憶回路４２１に出力する。最適化エッジ位置変更指示回路４６１は、カウント値Ｃが所定の上限値に到達した場合、エッジ位置記憶回路４２１に、最適化立ち上がりエッジ位置を１だけ増加することを指示する調整指示信号ｋ１を出力する。また、最適化エッジ位置変更指示回路４６１は、カウント値Ｃが、所定の下限値に到達した場合には、最適化立ち上がりエッジ位置を１だけ減少することを指示する調整指示信号ｋ１を出力する。
【００８１】
エッジ位置記憶回路４２１は、調整指示信号ｋ１に応じて、それが記憶する最適化立ち上がりエッジ位置を増減して調整する。
【００８２】
以上の過程により、最適化立ち上がりエッジ位置算出部４１は、入力信号ａに含まれるノイズやジッタの影響を排除しながら、最終的に、入力信号ａの立ち上がりエッジ位置として最も確からしい最適化立ち上がりエッジ位置を定める。
【００８３】
最適化立ち下がりエッジ位置算出部４２も、最適化立ち上がりエッジ位置算出部４１と同様に、立ち下がりエッジ位置検出回路２２が検出した最新の立ち下がりエッジ位置に基づいて、最終的に、入力信号ａの立ち下がりエッジ位置として最も確からしいもの（以下、「最適化立ち下がりエッジ位置」という。）を定める。
【００８４】
その最適化立ち下がりエッジ位置も、前述の立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１の整数で表現される。
【００８５】
最適化立ち下がりエッジ位置算出部４２は、以下のような動作を行う。最適化立ち下がりエッジ位置がエッジ位置記憶回路４２２に記憶されている。その最適化立ち下がりエッジ位置は、立ち下がりエッジ位置検出回路２２が検出した最新の立ち下がりエッジ位置とエッジ比較回路４２２により比較され、徐々に調整される。その最適化立ち下がりエッジ位置が、最終的に、入力信号ａの立ち下がりエッジ位置であると定められる。
【００８６】
最適化立ち下がりエッジ位置算出部４２は、図６に示されているように、エッジ比較回路４１２とエッジ位置記憶回路４２２とを含む。エッジ比較回路４１２は、比較回路４３２、加算回路４４２、レジスタ４５２、最適化エッジ位置変更指示回路４６２を含む。図６に示されているように、最適化立ち下がりエッジ位置算出部４２の回路構成は、最適化立ち上がりエッジ位置算出部４１と同様であり、最適化立ち下がりエッジ位置算出部４２の動作も、最適化立ち上がりエッジ位置算出部４１と同様である。
【００８７】
ただし、最適化立ち下がりエッジ位置算出部４２に入力される信号及び出力される信号は、最適化立ち上がりエッジ位置算出部４１に入力される信号及び出力される信号と異なる。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が入力される代わりに、最適化立ち下がりエッジ位置算出部４２には、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が入力される。最適化立ち下がりエッジ位置算出部４２は、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１に基づいて、エッジ位置記憶回路４２２に記憶された最適化立ち下がりエッジ位置を調整する。
【００８８】
エッジ位置記憶回路４２１、４２２にそれぞれ記憶された最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置とは、それぞれ、最適化立ち上がりエッジ位置信号ｈ１と最適化立ち下がりエッジ位置信号ｈ２によりクロック選択回路５に伝達される。
【００８９】
クロック選択回路５は、最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置とから、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちから、入力信号ａを標本化するのに最も適したものを選択する。より具体的には、クロック選択回路５は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちから、その立ち上がり位置が、最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置との中間の位置に最も近くなるものを選択する。
【００９０】
即ち、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうち、クロック選択回路５により選択されるものをクロック信号ＣＬＫｘであるとしたとき、
ｋ１≧ｋ２のとき、ｘ＝［（ｋ１＋ｋ２＋ｎ）／２］，
ｋ１＜ｋ２のとき、ｘ＝［（ｋ１＋ｋ２）／２］．
ここで、ｋ１は最適化立ち上がりエッジ位置、ｋ２は最適化立ち下がりエッジ位置である。また、［Ｘ］はガウス記号であり、Ｘを越えない最大の整数を意味する。
【００９１】
クロック選択回路５は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちいずれを選択したかを示すクロック選択信号ｌを、選択出力回路６に出力する。
【００９２】
選択出力回路６は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちクロック選択回路５により選択されたものを、選択クロック信号ｆとして出力する。更に選択出力回路６は、サンプル信号ｂ０〜ｂｎ−１のうち、入力信号ａを選択クロック信号ｆにより標本化したものに相当するものを、データ再生信号ｇとして出力する。即ち、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちクロック選択回路５により選択されたものをクロック信号ＣＬＫｘとすると、選択出力回路６は、サンプル信号ｂ０〜ｂｎ−１のうちのサンプル信号ｂｘを、データ再生信号ｇとして出力する。データ再生信号ｇは、クロック信号ＣＬＫｘに同期し、且つ、入力信号ａの波形を再生した信号となる。
【００９３】
以上のようにして、当該実施の形態の装置は、入力信号ａに同期するクロック信号ｆを生成する。更に、当該装置は、クロック信号ｆでその一の入力信号を標本化して、その入力信号ａの波形を再生する。
【００９４】
このとき、当該実施の形態の装置は、入力信号ａに立ち上がりエッジ及び立ち下がりエッジが検出されたときに出力回路３が動作し、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されないときには、出力回路３は動作しない。これにより、当該実施の形態の装置の電力の消費が抑制される。
【００９５】
実施の第２形態：
図７は、本発明の実施の第２形態の装置を示す。実施の第２形態の装置の構成は、実施の第１形態の装置とほぼ同様である。実施の第２形態の装置は、実施の第１形態の装置に含まれる立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２とが、それぞれ、立ち上がりエッジ位置検出回路７１と立ち下がりエッジ位置検出回路７２とに置換された構成を有する。立ち上がりエッジ位置検出回路７１と立ち下がりエッジ位置検出回路７２の構成と動作は、立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２と異なる。実施の第２形態の装置の他の部分の構成及び動作は、実施の第１形態の装置のそれらと同じである。
【００９６】
立ち上がりエッジ位置検出回路７１は、立ち上がりエッジ位置検出回路２１と同様に、入力信号ａの立ち上がりエッジ位置を検出し、その立ち上がりエッジ位置を示す立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を出力する。
【００９７】
立ち上がりエッジ位置検出回路７１が出力する立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置検出信号ｃ０〜ｃｎ−１と異なり、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がらない限り、そのままに維持される。即ち、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置検出信号ｃ０〜ｃｎ−１は、一度Ｈｉｇｈレベルに遷移しても、入力信号ａがＬｏｗレベルに戻れば、クロック信号ＣＬＫ０〜ＣＬＫｎ−１に同期してＬｏｗレベルに戻る。しかし、立ち上がりエッジ位置検出回路７１が出力する立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、入力信号ａに立ち上がりエッジが検出されない限り、その状態を遷移しない。これにより、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を取り込んで処理する出力回路３の動作タイミングの余裕を大きくすることができ、出力回路３の安定的な動作が可能になる。
【００９８】
図８は、立ち上がりエッジ位置検出回路７１の構成を示す。立ち上がりエッジ位置検出回路７１は、ＡＮＤゲート７１０〜７１ｎ−１、Ｄフリップフロップ７２０〜７２ｎ−１、ＯＲゲート７３、インバータ７４１、７４２、Ｄフリップフロップ７５０〜７５ｎ−１、インバータ７６１、７６２とからなる。
【００９９】
ＡＮＤゲート７１０〜７１ｎ−１のうちのＡＮＤゲート７１ｉには、サンプル回路１から出力されるサンプル信号ｂｉの負論理とサンプル信号ｂｉ＋１とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート７１０には、サンプル信号ｂ０の負論理とサンプル信号ｂ１とが入力される。以下、ｉが他の数である場合も同様である。但し、ｉ＝ｎ−１について、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート７１ｎー１には、サンプル信号ｂｎ−１の負論理とサンプル信号ｂ０とが入力される。ＡＮＤゲート７１０〜７１ｎ−１の出力は、それぞれ、Ｄフリップフロップ７２０〜７２ｎ−１のデータ端子Ｄに接続されている。
【０１００】
Ｄフリップフロップ７２０〜７２ｎ−１のクロック端子ＣＬＫには、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。Ｄフリップフロップ７２０〜７２ｎ−１は、そのクロック端子ＣＬＫに入力されるクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、それぞれＡＮＤゲート７１０〜７１ｎ−１から出力される信号をラッチする。
【０１０１】
Ｄフリップフロップ７２０〜７２ｎ−１の出力端子Ｑは、ＯＲゲート７３の入力に接続されている。ＯＲゲート７３の出力は、インバータ７４１の入力に接続されている。インバータ７４１の出力は、インバータ７４２の入力に接続されている。インバータ７４２の出力は、Ｄフリップフロップ７５０〜７５ｎ−１のクロック端子ＣＬＫに接続されている。
【０１０２】
インバータ７４１、インバータ７４２は、Ｄフリップフロップ７５０〜７５ｎ−１が、適正なタイミングでＤフリップフロップ７２０〜７２ｎ−１の出力端子Ｑから出力される信号をラッチするように、ＯＲゲート７３から出力される信号をある遅延時間だけ遅延する。
【０１０３】
Ｄフリップフロップ７５０〜７５ｎ−１のデータ端子Ｄは、それぞれ、Ｄフリップフロップ７２０〜７２ｎ−１の出力端子Ｑに接続されている。Ｄフリップフロップ７５０〜７５ｎ−１は、その出力端子Ｑから、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を出力する。
【０１０４】
更に、前述のインバータ７４２の出力は、インバータ７６１の入力に接続されている。インバータ７６１の出力は、インバータ７６２の入力に接続されている。インバータ７６２の出力から、エッジ検出信号ｅ１’が出力される。
【０１０５】
インバータ７６１、７６２は、エッジ検出信号ｅ１’の立ち上がりエッジに同期して立ち上がりエッジ位置信号ｃ０’〜ｃｎ−１’を取り込む出力回路３が、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を適正なタイミングでラッチするように、インバータ７４２から出力される信号をある遅延時間だけ遅延する。
【０１０６】
入力信号ａの立ち上がりエッジ位置を示す立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、出力回路３に出力される。
【０１０７】
一方、図９は、立ち下がりエッジ位置検出回路７２の構成を示す。立ち下がりエッジ位置検出回路７２は、ＡＮＤゲート８１０〜８１ｎ−１、Ｄフリップフロップ８２０〜８２ｎ−１、ＯＲゲート８３、インバータ８４１、８４２、Ｄフリップフロップ８５０〜８５ｎ−１、インバータ８６１、８６２とからなる。
【０１０８】
立ち下がりエッジ位置検出回路７２は、入力信号ａの立ち下がりエッジ位置を検出し、その立ち下がりエッジ位置を示す立ち下がりエッジ位置信号ｄ０’〜ｄｎ−１’を生成する点以外は、立ち上がりエッジ位置検出回路７１と同様の構成、動作を行う。立ち下がりエッジ位置検出回路７２の詳細な説明は行わない。
【０１０９】
実施の第２形態の装置は、実施の第１形態の装置と同様に、電力の消費が抑制される。更に実施の第２形態の装置は、実施の第１形態の装置よりも動作の安定性が高い。
【０１１０】
【発明の効果】
本発明により、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の消費電力を小さくすることができる。当該装置に含まれるエッジ検出回路は、エッジを検出したときに後続回路に動作を許可するエッジ検出信号を出力し、その後続回路は、そのエッジ検出信号が指示するタイミングでエッジ位置指示信号を演算処理するからである。
【０１１１】
また、本発明により、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の動作を安定化することができる。当該装置に含まれるエッジ検出回路は、エッジを検出したときに後続回路に動作を許可するエッジ検出信号を出力する。このとき、そのエッジ検出信号は、一定値以上のパルス幅を有するパルス群からなるからである。また、そのパルス幅は、クロック信号の周期以上であるからである。
【図面の簡単な説明】
【図１】図１は、本発明の実施の第１形態の装置の構成を示す。
【図２】図２は、サンプル回路１の構成を示す。
【図３】図３は、立ち上がりエッジ位置検出回路２１の構成を示す。
【図４】図４は、立ち下がりエッジ位置検出回路２２の構成を示す。
【図５】図５は、サンプル回路１、立ち上がりエッジ位置検出回路２１、及び立ち下がりエッジ位置検出回路２２の動作を示すタイミングチャートである。
【図６】図６は、最適化立ち上がりエッジ位置算出部４１及び最適化立ち下がりエッジ位置算出部４２の構成を示す。
【図７】図７は、本発明の実施の第２形態の装置の構成を示す。
【図８】図８は、立ち上がりエッジ位置検出回路７１の構成を示す。
【図９】図９は、立ち下がりエッジ位置検出回路７２の構成を示す。
【図１０】図１０は、公知のエッジ検出回路の構成を示す。
【図１１】図１１は、公知のエッジ検出回路の動作を示すタイミングチャートである。
【符号の説明】
１：サンプル回路
２１：立ち上がりエッジ位置検出回路
２２：立ち下がりエッジ位置検出回路
３：出力回路
４１：最適化立ち上がりエッジ位置算出部
４２：最適化立ち下がりエッジ位置算出部
５：クロック選択回路
６：選択出力回路
４２１、４２２：エッジ位置記憶回路
【発明の属する技術分野】
本発明は、装置に関する。本発明は、特に、ある信号が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出するエッジ検出回路を含む装置に関する。
【０００２】
【従来の技術】
ある入力信号が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出するエッジ検出回路が知られている。
【０００３】
このようなエッジ検出回路が、公開特許公報（特開平１―２６０９１５）に開示されている。公知のその装置は、図１０に示されているように、フリップフロップ回路１０１〜１０４、インバーター１０５、１０６、遅延回路１０７〜１１０、ＸＯＲゲート１１１〜１１４、ＯＲゲート１１５、アドレスデコーダ１１６からなる。公知のその装置は、アドレス信号１２０、１２１がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出する。
【０００４】
アドレス信号１２０、１２１として、図１１に示された波形を有する信号が入力された時の動作を以下に説明する。
【０００５】
アドレス信号１２０がＬｏｗレベルからＨｉｇｈレベルに変化したとき、フリップフロップ回路１０１によりこの変化が検出され、出力パルスが発生される。
【０００６】
次に、ＨｉｇｈレベルからＬｏｗレベルにアドレス信号１２０が変化したときは、フリップフロップ回路１０２によりこの変化が検出される。更に、所定の遅延時間ＴＷよりも短い時間ＴＮで、ＬｏｗレベルからＨｉｇｈレベルへの変化が発生した場合には、フリップフロップ回路１０１により、この変化が検出される。
【０００７】
公知のそのエッジ検出回路は、所定の遅延時間ＴＷよりも短い時間でＬｏｗレベルからＨｉｇｈレベルへの変化が発生した場合でも、出力パルスが分離されず、確実なエッジ検出信号が、アドレスデコーダ１１６のイネーブルに入力される。
【０００８】
しかし、公知のそのエッジ検出回路は、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を示す信号を出力するものではない。公知のそのエッジ検出回路は、単に、アドレス信号１２０、１２１が、ＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出して、アドレスデコーダ１１６をイネーブルにするのに過ぎない。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の消費電力を小さくすることにある。
【００１０】
本発明の他の目的は、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の動作を安定化することにある。
【００１１】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１２】
本発明による装置は、エッジ検出回路（１、２１、２２、７１、７２）と後続回路（３）とを具備する。エッジ検出回路（１、２１、２２、７１、７２）は、入力信号（ａ）のエッジを検出し、そのエッジ位置を示すエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を出力する。後続回路（３）はエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）が入力される。エッジ検出回路（１、２１、２２、７１、７２）は、入力信号（ａ）のエッジを検出したとき、後続回路に動作（３）を許可するエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を出力する。後続回路（３）は、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）が指示するタイミングでエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理する。当該装置は、入力信号（ａ）のエッジが検出されないときの電力消費が抑制される。
【００１３】
当該装置において、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）は、一定値以上のパルス幅を有するパルス群からなることが望ましい。このとき、エッジ検出回路（１、２１、２２、７１、７２）がクロック信号（ＣＬＫ０〜ＣＬＫｎ−１）に同期して入力信号（ａ）のエッジを検出する場合には、そのパルス群のパルス幅は、クロック信号（ＣＬＫ０〜ＣＬＫｎ−１）の周期（Ｔ）以上であることが望ましい。これにより、当該装置の動作が安定化する。
【００１４】
また、エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて生成されることが望ましい。これにより、当該装置の構成が簡素化される。
【００１５】
また、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）は、入力信号（ａ）のエッジ位置を離散的に示すことが望ましい。これにより、後続回路（３）は、エッジ位置をデジタル演算することが可能になる。
【００１６】
また、エッジ位置指示信号（ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）の状態は、入力信号（ａ）のエッジが検出されたときのみに遷移することが望ましい。これにより、後続回路（３）がエッジ位置指示信号（ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理するタイミングの余裕が大きくなる。
【００１７】
また、当該装置において、後続回路（３）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて、入力信号（ａ）に同期した他のクロック信号（ｆ）を生成することがある。
【００１８】
この場合、後続回路（３）は、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて、互いに位相が異なるクロック信号群（ＣＬＫ０〜ＣＬＫｎ−１）のうちから他のクロック信号（ｆ）を選択して出力することが望ましい。これにより、他のクロック信号（ｆ）をより短時間で出力することができる。
【００１９】
また、後続回路（３）は、他のクロック信号（ｆ）に同期して入力信号を標本化することにより生成された再生信号（ｇ）を出力することがある。
【００２０】
また、当該装置において、エッジ検出回路（１、２１、２２、７１、７２）は、サンプル回路（１）と、エッジ位置検出回路（２１、２２、７１、７２）とを含むことがある。サンプル回路（１）は、互いに位相が異なるｎ個のクロック信号群にそれぞれ同期して入力信号（ａ）を標本化し、ｎ個のサンプル信号群（ｂ０〜ｂｎ−１）を生成する。エッジ位置検出回路（２１、２２、７１、７２）は、サンプル信号群（ｂ０〜ｂｎ−１）に基づいて、エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）とエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）とを生成する。このときエッジ位置検出回路（２１、２２、７１、７２）は、サンプル信号群（ｂ０〜ｂｎ−１）のうちの２のサンプル信号が異なる値を示すことに応答してエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を生成する。
【００２１】
また、後続回路（３）は、過去に入力された入力信号（ａ）の過去エッジ位置を記憶する記憶回路（４２１、４２２）を含むことがある。このとき、後続回路（３）は、その過去エッジ位置と前述のエッジ位置とに基づいて、他のクロック信号（ｆ）を生成することがある。これにより、当該装置は、入力信号（ａ）に含まれ得るノイズやジッタの影響を受けにくくなる。
【００２２】
本発明による装置の動作方法は、
入力信号（ａ）のエッジを検出することと、
入力信号（ａ）のエッジのエッジ位置を示すエッジ位置指示信号（ｃ０〜ｃｎ −１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を出力することと、
エッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）に基づいて回路（３）を動作すること
とを具備する。このとき、その動作することは、
入力信号（ａ）のエッジを検出したとき、回路（３）に動作を許可するエッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）を出力することと、
エッジ検出信号（ｅ１、ｅ２、ｅ１’、ｅ２’）が指示するタイミングでエッジ位置指示信号（ｃ０〜ｃｎ−１、ｄ０〜ｄｎ−１、ｃ０’〜ｃｎ−１’、ｄ０’〜ｄｎ−１’）を演算処理することとを含む。
【００２３】
このとき、その動作することは、更に、入力信号（ａ）のエッジ位置に基づいて他のクロックパルス（ｆ）を生成して出力することを含むことが可能である。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による実施の形態の装置を説明する。
【００２５】
実施の第１形態：
本発明の実施の第１形態の装置は、クロック信号再生装置である。当該装置は、波形が鈍っている一の入力信号に同期するクロック信号を生成する。更に、当該装置は、そのクロック信号でその一の入力信号を標本化して、その入力信号の波形を再生する。以下、その装置の構成を説明する。
【００２６】
図１は実施の第１形態の装置の構成を示す。当該装置は、サンプル回路１と、立ち上がりエッジ位置検出回路２１と、立ち下がりエッジ位置検出回路２２と出力回路３とを含む。
【００２７】
サンプル回路１は、互いに位相が異なるｎ個のクロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化し、サンプルデータ信号ｂ０〜ｂｎ−１を出力する。当該実施の形態では、ｎ＝８である。
【００２８】
立ち上がりエッジ位置検出回路２１は、サンプルデータ信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち上がりエッジ位置を検出する。立ち上がりエッジ位置検出回路２は、検出された立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を生成する。更に立ち上がりエッジ位置検出回路２１は、サンプルデータ信号ｂ０〜ｂｎ−１に基づいて入力信号ａがＬｏｗレベルからＨｉｇｈレベルに遷移したことを検出すると、一定の時間だけエッジ検出信号ｅ１をＨｉｇｈレベルにする。
【００２９】
立ち下がりエッジ位置検出回路２２は、入力信号ａの立ち下がりエッジ位置を検出する点以外は、立ち上がりエッジ位置検出回路２１と同様の動作をする。立ち下がりエッジ位置検出回路２２は、前述のサンプルデータ信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち下がりエッジ位置を検出し、検出された立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｄ０〜ｄｎ−１を生成する。更に立ち上がりエッジ位置検出回路２１は、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに遷移したことを検出すると、一定の時間だけエッジ検出信号ｅ２をＨｉｇｈレベルにする。
【００３０】
立ち上がりエッジ位置信号ｃ０〜ｃｎ−１、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１、及びエッジ検出信号ｅ１、ｅ２は、出力回路３に出力される。
【００３１】
出力回路３は、エッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を取り込む。更に出力回路３は、エッジ検出信号ｅ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１を取り込む。出力回路３は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が示す入力信号ａの立ち上がり位置と、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が示す入力信号ａの立ち下がり位置とに基づいて、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうち最も入力信号ａに同期しているものを選択し、選択クロック信号ｆとして出力する。更に、出力回路３は、サンプルデータ信号ｂ０〜ｂｎ−１のうち、入力信号ａを選択クロック信号ｆにより標本化したものに相当するものを、データ再生信号ｇとして出力する。
【００３２】
当該装置では、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されると、エッジエッジ検出信号ｅ１、ｅ２により出力回路３が動作するタイミングが指示される。入力信号ａにおいて立ち上がりエッジ及び立ち下がりエッジが検出されたときに出力回路３が動作し、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されないときには、出力回路３は動作しない。これにより、当該装置の電力の消費が抑制される。
【００３３】
続いて、当該実施の形態の装置を詳細に説明する。
【００３４】
サンプル回路１には、クロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。クロック信号ＣＬＫ０〜ＣＬＫｎ−１は、同一の周期Ｔ及びクロックパルス幅Ｔｗを有するが、互いに位相が異なる。より具体的には、クロック信号ＣＬＫｉは、クロック信号ＣＬＫ０を基準として、２πｉ／ｎだけ位相が遅れている。ここでｉは、０以上ｎ−１以下の整数である。サンプル回路１は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化する。
【００３５】
なお、本明細書において、位相は、クロック信号ＣＬＫ０がＬｏｗレベルからＨｉｇｈレベルに立ち上がる時刻において０であると定義されている。この定義によれば、クロック信号ＣＬＫ０よりも２πｉ／ｎだけ位相が遅れているクロック信号ＣＬＫｉは、位相が２πｉ／ｎである時刻においてＬｏｗレベルからＨｉｇｈレベルに立ち上がると表現されることになる。
【００３６】
図２は、サンプル回路１の構成を示す。サンプル回路１は、Ｄフリップフロップ１０〜１ｎ−１を含む。それぞれのＤフリップフロップ１０〜１ｎ−１には、入力信号ａが入力される。更に、Ｄフリップフロップ１０〜１ｎ−１には、クロック信号ＣＬＫ０〜ＣＬＫｎ−１がそれぞれ入力される。Ｄフリップフロップ１０〜１ｎ−１は、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１を用いて入力信号ａを標本化し、それぞれサンプル信号ｂ０〜ｂｎ−１を出力する。サンプル信号ｂ０〜ｂｎ−１は、立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２とに出力される。
【００３７】
前述のとおり、立ち上がりエッジ位置検出回路２１は、サンプル信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち上がりエッジ位置を検出する。
【００３８】
その立ち上がりエッジ位置は、離散化され、０以上ｎ−１の整数で表現される。ここで、入力信号ａの立ち上がりエッジ位置がｉであるとは、位相が２πｉ／ｎである時刻と、位相が２π（ｉ＋１）／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。ここでｉは、０以上ｎ−１の整数である。例えば、ｉ＝０について考えると、立ち上がりエッジ位置が０であるとは、位相が０である時刻と、位相が２π／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。同様に、立ち上がりエッジ位置が１であるとは、位相が２π／ｎである時刻と、位相が２π×２／ｎである時刻の間で入力信号ａが立ち上がったことを意味する。ｉが他の数である場合についても同様である。ここで、位相が２π×ｎ／ｎであることと、位相が０であることとは等価である。即ち、立ち上がりエッジ位置がｎ−１であるとは、位相が２π×ｎ−１／ｎである時刻と位相が０である時刻との間で、入力信号ａが立ち上がったことを意味する。
【００３９】
立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のうちの立ち上がりエッジ位置信号ｃｉがＨｉｇｈレベルであることは、立ち上がりエッジ位置がｉであることを示している。ここでｉは、０以上ｎ−１以下の整数である。即ち、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置信号ｃ０〜ｃｎ−１は、離散化された、入力信号ａの立ち上がりエッジ位置を示す。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１は、全てＬｏｗレベルであるか、そのうちの一のみがＨｉｇｈレベルをとるかのいずれかである。
【００４０】
図３は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１を生成する立ち上がりエッジ位置検出回路２１の構成を示す。立ち上がりエッジ位置検出回路２１は、ＡＮＤゲート２１０〜２１ｎ−１、Ｄフリップフロップ２２０〜２２ｎ−１、ＯＲゲート２３、インバータ２４１、２４２とからなる。
【００４１】
ＡＮＤゲート２１０〜２１ｎ−１のうちのＡＮＤゲート２１ｉには、サンプル信号ｂｉの負論理とサンプル信号ｂｉ＋１とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート２１０には、サンプル信号ｂ０の負論理とサンプル信号ｂ１とが入力される。以下、ｉが他の数である場合も同様である。但し、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート２１ｎー１には、サンプル信号ｂｎ−１の負論理とサンプル信号ｂ０とが入力される。ＡＮＤゲート２１ｉの出力は、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、Ｈｉｇｈレベルになる。ＡＮＤゲート２１０〜２１ｎ−１の出力は、それぞれ、Ｄフリップフロップ２２０〜２２ｎ−１のデータ端子Ｄに接続されている。
【００４２】
Ｄフリップフロップ２２０〜２２ｎ−１のクロック端子ＣＬＫには、それぞれ、クロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。Ｄフリップフロップ２２０〜２２ｎ−１は、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、それぞれＡＮＤゲート２１０〜２１ｎ−１から出力される電位をラッチする。
【００４３】
Ｄフリップフロップ２２０〜２２ｎ−１の出力端子Ｑからは、それぞれ、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が出力される。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のうちの立ち上がりエッジ位置信号ｃｉは、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、Ｈｉｇｈレベルになる。
【００４４】
更に、Ｄフリップフロップ２２０〜２２ｎ−１の出力端子Ｑは、ＯＲゲート２３の入力に接続されている。ＯＲゲート２３の出力は、インバータ２４１の入力に接続されている。インバータ２４１の出力は、インバータ２４２の入力に接続されている。インバータ２４２の出力からは、エッジ検出信号ｅ１が出力される。エッジ検出信号ｅ１は、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１のいずれかがＨｉｇｈレベルになると、Ｈｉｇｈレベルになる。即ち、エッジ検出信号ｅ１は、入力信号ａがいずれかの時刻でＬｏｗレベルからＨｉｇｈレベルに立ち上がったことを示す。
【００４５】
一方、立ち下がりエッジ位置検出回路２２は、サンプル信号ｂ０〜ｂｎ−１に基づいて、入力信号ａの立ち下がりエッジ位置を検出する。その立ち下がりエッジ位置も、立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１以下の整数により表現される。入力信号ａの立ち下がりエッジ位置がｉであるとは、位相が２πｉ／ｎである時刻と、位相が２π（ｉ＋１）／ｎである時刻の間で入力信号ａが立ち下がったことを意味する。立ち上がりエッジ位置がｉであることは、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のうちの立ち上がりエッジ位置信号ｄｉがＨｉｇｈレベルであることにより示される。
【００４６】
図４は立ち下がりエッジ位置信号ｄ０〜ｄｎ−１を生成する立ち下がりエッジ位置検出回路２２の構成を示す。立ち下がりエッジ位置検出回路２２は、立ち上がりエッジ位置検出回路２１と類似した構成を有しており、ＡＮＤゲート２５０〜２５ｎ−１、Ｄフリップフロップ２６０〜２６ｎ−１、ＯＲゲート２７、インバータ２８１、２８２とからなる。
【００４７】
ＡＮＤゲート２５０〜２５ｎ−１のうちのＡＮＤゲート２５ｉには、サンプル信号ｂｉとサンプル信号ｂｉ＋１の負論理とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート２５０には、サンプル信号ｂ０とサンプル信号ｂ１の負論理とが入力される。以下、ｉが他の数である場合も同様である。但し、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート２５ｎー１には、サンプル信号ｂｎ−１とサンプル信号ｂ０の負論理とが入力される。ＡＮＤゲート２５ｉの出力は、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、Ｈｉｇｈレベルになる。ＡＮＤゲート２５０〜２５ｎ−１の出力は、それぞれ、Ｄフリップフロップ２６０〜２６ｎ−１のデータ端子Ｄに接続されている。
【００４８】
Ｄフリップフロップ２６０〜２６ｎ−１は、ＡＮＤゲート２５０〜２５ｎ−１から出力される電位をラッチして立ち下がりエッジ位置信号ｄ０〜ｄｎ−１として出力する。Ｄフリップフロップ２６０〜２６ｎ−１は、そのクロック端子ＣＬＫに入力されるクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、ＡＮＤゲート２１０〜２１ｎ−１から出力される電位をラッチする。
【００４９】
Ｄフリップフロップ２６０〜２６ｎ−１の出力端子Ｑからは、それぞれ、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が出力される。立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のうちの立ち下がりエッジ位置信号ｄｉは、位相が２πｉ／ｎとなる時刻と位相が２π（ｉ＋１）／ｎとなる時刻との間に、入力信号ａがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、Ｈｉｇｈレベルになる。
【００５０】
更に、Ｄフリップフロップ２６０〜２６ｎ−１の出力端子Ｑは、ＯＲゲート２７の入力に接続されている。ＯＲゲート２７の出力は、インバータ２８１の入力に接続されている。インバータ２８１の出力は、インバータ２８２の入力に接続されている。インバータ２８２の出力からは、エッジ検出信号ｅ２が出力される。エッジ検出信号ｅ２は、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１のいずれかがＨｉｇｈレベルになると、Ｈｉｇｈレベルになる。即ち、エッジ検出信号ｅ２は、入力信号ａがいずれかの時刻でＬｏｗレベルからＨｉｇｈレベルに立ち上がったことを示す。
【００５１】
図５を参照しながら、上述のサンプル回路１、立ち上がりエッジ位置検出回路２１、及び立ち下がりエッジ位置検出回路２２の動作を説明する。図５においては、ｎ＝８であることから、クロック信号ＣＬＫ０〜ＣＬＫｎ−１は、クロック信号ＣＬＫ０〜ＣＬＫ７と記載されている。サンプル信号ｂ０〜ｂｎ−１、立ち上がりエッジ位置信号ｃ０〜ｃｎ−１、及び立ち下がりエッジ位置信号ｄ０〜ｄｎ−１についても同様に、それぞれサンプル信号ｂ０〜ｂ７、立ち上がりエッジ位置信号ｃ０〜ｃ７、及び立ち下がりエッジ位置信号ｄ０〜ｄ７と記載されている。
【００５２】
時刻ｔ＜ｔ１において、入力信号ａは、Ｌｏｗレベルである。サンプル信号ｂ０〜ｂ７は、いずれもＬｏｗレベルとなる。時刻ｔ＜ｔ１において、入力信号ａは、立ち上がりエッジ、立ち下がりエッジのいずれも有しない。従って、立ち上がりエッジ位置信号ｃ０〜ｃ７、立ち下がりエッジ位置信号ｄ０〜ｄ７、及びエッジ検出信号ｅ１、ｅ２は、いずれもＬｏｗレベルのまま維持される。
【００５３】
時刻ｔ１において、入力信号ａは、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。時刻ｔ１は、クロック信号ＣＬＫ７が立ち上がる時刻と、クロック信号ＣＬＫ０が立ち上がる時刻の間の時刻である。即ち、時刻ｔ１は、位相が２π×７／８（＝２π（ｎ−１）／ｎ）である時刻と、位相が０である時刻との間の時刻である。入力信号ａの立ち上がりエッジ位置は、サンプル回路１と立ち上がりエッジ位置検出回路２１とにより、７（＝ｎ−１）であると検出される。その過程を以下に説明する。
【００５４】
サンプル回路１は、クロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がる毎に入力信号ａを標本化し、サンプル信号ｂ０〜ｂ７を出力する。サンプル信号ｂ０〜ｂ７は、それぞれクロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がると、ＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００５５】
立ち上がりエッジ位置信号ｃ０〜ｃ７がＨｉｇｈレベルとＬｏｗレベルのいずれの状態になるかは、それぞれクロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がったときに定められる。より詳細には、クロック信号ＣＬＫｉが立ち上がって以後、立ち上がりエッジ位置信号ｃｉがＨｉｇｈレベルとＬｏｗレベルのいずれをとるかは、クロック信号ＣＬＫｉが立ち上がる直前のサンプル信号ｂｉ、ｂｉ＋１に基づいて定められる。ここでｉは、０以上７（＝ｎ−１）以下の整数である。
【００５６】
クロック信号ＣＬＫ０が立ち上がる直前において、サンプル信号ｂ０、ｂ１は、いずれもＬｏｗレベルである。クロック信号ＣＬＫ０が立ち上がったとき、立ち上がりエッジ位置信号ｃ０は、サンプル信号ｂ０の負論理と、サンプル信号ｂ１との論理積になる。クロック信号ＣＬＫ０が立ち上がる直前において、Ｌｏｗレベルであった立ち上がりエッジ位置信号ｃ０は、そのまま、Ｌｏｗレベルのまま維持されることになる。
【００５７】
同様にして、立ち上がりエッジ位置信号ｃ１〜ｃ６が、それぞれクロック信号ＣＬＫ１〜ＣＬＫ６が立ち上がった後もＬｏｗレベルのまま維持されることが理解される。
【００５８】
一方、クロック信号ＣＬＫ７が立ち上がる直前において、サンプル信号ｂ７、ｂ０は、それぞれＬｏｗレベル、Ｈｉｇｈレベルである。クロック信号ＣＬＫ７が立ち上がったとき、立ち上がりエッジ位置信号ｃ７は、サンプル信号ｂ７の負論理と、サンプル信号ｂ０との論理積になる。従って、立ち上がりエッジ位置信号ｃ７は、クロック信号ＣＬＫ７が立ち上がったとき、ＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００５９】
このように、立ち上がりエッジ位置信号ｃ０〜ｃ６がＬｏｗレベル、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルになる。これは、入力信号ａの立ち上がりエッジ位置が７であると検出されたことを意味する。このようにして、入力信号ａの立ち上がりエッジ位置は、サンプル回路１と立ち上がりエッジ位置検出回路２１とにより、７（＝ｎ−１）であると検出される。
【００６０】
更に、立ち上がりエッジ位置信号ｃ０〜ｃ７の論理和が、データ検出信号ｅ１として出力される。データ検出信号ｅ１は、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移したことに対応して、Ｈｉｇｈレベルに遷移する。但し、データ検出信号ｅ１がＨｉｇｈレベルに遷移するタイミングは、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れている。その遅延時間は、図３に示されたＯＲゲート２３、インバータ２４１、２４２により生じる。インバータ２４１、２４２は、この遅延時間を発生するために使用されている。
【００６１】
この遅延時間は、立ち上がりエッジ位置信号ｃ０〜ｃ７を取り込むのに適したタイミングでデータ検出信号ｅ１がＨｉｇｈレベルに遷移するように設けられている。後述されるように、出力回路３は、データ検出信号ｅ１がＨｉｇｈレベルに遷移したとき、立ち上がりエッジ位置信号ｃ０〜ｃ７を取り込む。データ検出信号ｅ１がＨｉｇｈレベルに遷移するタイミングが、立ち上がりエッジ位置信号ｃ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れていることにより、適正なタイミングで立ち上がりエッジ位置信号ｃ０〜ｃ７が取り込まれる。
【００６２】
データ検出信号ｅ１が一度Ｈｉｇｈレベルに遷移した後は、少なくとも、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔより短い時間内に、Ｌｏｗレベルに遷移することはない。即ち、データ検出信号ｅ１に含まれる矩形パルスのパルス幅は、必ず、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上である。なぜなら、データ検出信号ｅ１が生成されるもととなる立ち上がりエッジ位置信号ｃ０〜ｃ７は、一度Ｈｉｇｈレベルに遷移した後、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔと同一の時間の間に、Ｌｏｗレベルに遷移することがないからである。立ち上がりエッジ位置信号ｃ０〜ｃ７は、それぞれ、クロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がった時にしかその状態が変更されない。従って、立ち上がりエッジ位置信号ｃ０〜ｃ７は、一度Ｈｉｇｈレベルに遷移した後は、クロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔより短い時間内に、Ｌｏｗレベルに遷移することはない。
【００６３】
このように、データ検出信号ｅ１のパルス幅が、必ずクロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上に確保されていることは、当該実施の形態の装置の安定的な動作に寄与する。
【００６４】
時刻ｔ１においてＬｏｗレベルからＨｉｇｈレベルに立ち上がった入力信号ａは、時刻ｔ２において、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる。時刻ｔ２は、クロック信号ＣＬＫ７が立ち上がる時刻と、クロック信号ＣＬＫ０が立ち上がる時刻の間の時刻である。即ち、時刻ｔ２は、位相が２π×７／８（＝２π（ｎ−１）／ｎ）である時刻と、位相が０である時刻との間の時刻である。入力信号ａの立ち下がりエッジ位置は、サンプル回路１と立ち下がりエッジ位置検出回路２２とにより、７（＝ｎ−１）であると検出される。その過程は、前述された入力信号ａの立ち上がりエッジ位置が７（＝ｎ−１）であると検出される過程と同様である。
【００６５】
立ち下がりエッジ位置検出回路２２は、立ち下がりエッジ位置信号ｄ０〜ｄ６をＬｏｗレベルのまま維持し、クロック信号ＣＬＫ７が立ち上がったとき、立ち下がりエッジ位置信号ｄ７をＨｉｇｈレベルにする。即ち、立ち下がりエッジ位置検出回路２２は、入力信号ａの立ち下がりエッジ位置が７（＝ｎ−１）であると検出する。
【００６６】
更に、立ち下がりエッジ位置検出回路２２は、立ち下がりエッジ位置信号ｄ７がＨｉｇｈレベルに遷移するタイミングよりも、ある遅延時間だけ遅れてデータ検出信号ｅ２をＨｉｇｈレベルに遷移させる。このデータ検出信号ｅ２のパルス幅も、データ検出信号ｅ１と同様に、必ずクロック信号ＣＬＫ０〜ＣＬＫ７の周期Ｔ以上に確保されている。
【００６７】
立ち上がりエッジ位置検出回路２１から出力される立ち上がりエッジ位置信号ｃ０〜ｃｎ−１並びにエッジ検出信号ｅ１、及び、立ち下がりエッジ位置検出回路２２から出力される立ち下がりエッジ位置信号ｄ０〜ｄｎ−１並びにエッジ検出信号ｅ２は、出力回路３に入力される。
【００６８】
出力回路３は、最適化立ち上がりエッジ位置算出部４１、最適化立ち下がりエッジ位置算出部４２、クロック選択回路５、及び選択出力回路６とからなる。最適化立ち上がりエッジ位置算出部４１は、エッジ比較回路４１１と、エッジ記憶回路４２１とを含む。最適化立ち下がりエッジ位置算出部４２は、エッジ比較回路４１２と、エッジ記憶回路４２２とを含む。
【００６９】
最適化立ち上がりエッジ位置算出部４１は、立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置に基づいて、最終的に、入力信号ａの立ち上がりエッジ位置として最も確からしいものを定める。
【００７０】
立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置は、入力信号ａにノイズやジッタが含まれていることによる影響を受けやすい。立ち上がりエッジ位置検出回路２１により立ち上がりエッジ位置が急激に変動したと検出されても、それは、単にノイズやジッタによる影響による見かけ上のものであることがある。
【００７１】
そこで、ノイズやジッタによる影響を排除するために、最適化立ち上がりエッジ位置算出部４１は、以下のような動作を行う。入力信号ａの立ち上がりエッジ位置として最も確からしいもの（以下、「最適化立ち上がりエッジ位置」という。）がエッジ位置記憶回路４２１に記憶されている。その最適化立ち上がりエッジ位置は、立ち上がりエッジ位置検出回路２１が検出した最新の立ち上がりエッジ位置とエッジ比較回路４１１により比較され、徐々に調整される。その最適化立ち上がりエッジ位置が、最終的に、入力信号ａの立ち上がりエッジ位置であると定められる。最適化立ち上がりエッジ位置は、最適化立ち上がりエッジ位置信号ｈ１によりクロック選択回路５に伝達される。
【００７２】
このとき、最適化立ち上がりエッジ位置算出部４１は、エッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに遷移したときのみ、新たに最適化立ち上がりエッジ位置を定める。即ち、最適化立ち上がりエッジ位置算出部４１は入力信号ａに立ち上がりエッジが検出されたときのみ、新たに最適化立ち上がりエッジ位置を定める。これにより、最適化立ち上がりエッジ位置算出部４１の電力の消費量が抑制されている。
【００７３】
図６は、最適化立ち上がりエッジ位置算出部４１の構成を示す。前述されているように、最適化立ち上がりエッジ位置算出部４１は、エッジ比較回路４１１とエッジ位置記憶回路４２１とを含む。エッジ比較回路４１１は、比較回路４３１、加算回路４４１、レジスタ４５１、最適化エッジ位置変更指示回路４６１を含む。
【００７４】
前述されているように、エッジ位置記憶回路４２１は、最適化立ち上がりエッジ位置を記憶する。その最適化立ち上がりエッジ位置も、前述の立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１の整数で表現される。
【００７５】
レジスタ４５１は、カウンタ値Ｃを記憶する。このカウンタ値Ｃは、最適化立ち上がりエッジ位置と検出される立ち上がりエッジ位置とが、食い違っている期間が長い程、０から大きくずれる。カウンタ値Ｃの正負は、検出される立ち上がりエッジ位置が最適化立ち上がりエッジ位置に対して時間的に前にあるのか、後ろにあるのかを示している。カウンタ値Ｃは、最適化立ち上がりエッジ位置を変更する際に参照される。
【００７６】
比較回路４３１には、立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置を示す立ち上がりエッジ位置信号ｃ０〜ｃｎ−１と、最適化立ち上がりエッジ位置を示す最適化立ち上がりエッジ位置信号ｊ１とが入力される。比較回路４３１は、立ち上がりエッジ位置と、最適化立ち上がりエッジ位置とを比較する。
【００７７】
比較回路４３１は比較の結果に応じて比較出力値Ａを出力する。比較出力値Ａは、立ち上がりエッジ位置をｉ１、最適化立ち上がりエッジ位置ｉ２として、以下のようにして定められる。
【００７８】
ｉ１＜ｉ２のとき、比較回路４３１は、比較出力値Ａとして−１を出力する。また、ｉ１＝ｉ２のとき、比較回路４３１は、比較出力値Ａとして０を出力する。また、ｉ１＞ｉ２のとき、比較回路４３１は、比較出力値Ａとして＋１を出力する。
【００７９】
加算器４４１は、比較出力値Ａと、レジスタ４５１が保持するカウント値Ｃとを加算し、レジスタ４５１に加算値Ｂを出力する。レジスタ４５１は、前述のエッジ検出信号ｅ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がる毎に加算値Ｂを取り込み、それが保持するカウント値Ｃを加算値Ｂに一致させる。レジスタ４５１は、保持するカウンタ値Ｃを最適化エッジ位置変更指示回路４６１に出力する。
【００８０】
最適化エッジ位置変更指示回路４６１は、レジスタ４５１の出力するカウント値Ｃに応答して、最適化立ち上がりエッジ位置を調整する旨を指示する調整指示信号ｋ１をエッジ位置記憶回路４２１に出力する。最適化エッジ位置変更指示回路４６１は、カウント値Ｃが所定の上限値に到達した場合、エッジ位置記憶回路４２１に、最適化立ち上がりエッジ位置を１だけ増加することを指示する調整指示信号ｋ１を出力する。また、最適化エッジ位置変更指示回路４６１は、カウント値Ｃが、所定の下限値に到達した場合には、最適化立ち上がりエッジ位置を１だけ減少することを指示する調整指示信号ｋ１を出力する。
【００８１】
エッジ位置記憶回路４２１は、調整指示信号ｋ１に応じて、それが記憶する最適化立ち上がりエッジ位置を増減して調整する。
【００８２】
以上の過程により、最適化立ち上がりエッジ位置算出部４１は、入力信号ａに含まれるノイズやジッタの影響を排除しながら、最終的に、入力信号ａの立ち上がりエッジ位置として最も確からしい最適化立ち上がりエッジ位置を定める。
【００８３】
最適化立ち下がりエッジ位置算出部４２も、最適化立ち上がりエッジ位置算出部４１と同様に、立ち下がりエッジ位置検出回路２２が検出した最新の立ち下がりエッジ位置に基づいて、最終的に、入力信号ａの立ち下がりエッジ位置として最も確からしいもの（以下、「最適化立ち下がりエッジ位置」という。）を定める。
【００８４】
その最適化立ち下がりエッジ位置も、前述の立ち上がりエッジ位置検出回路２１により検出される立ち上がりエッジ位置と同様に離散化され、０以上ｎ−１の整数で表現される。
【００８５】
最適化立ち下がりエッジ位置算出部４２は、以下のような動作を行う。最適化立ち下がりエッジ位置がエッジ位置記憶回路４２２に記憶されている。その最適化立ち下がりエッジ位置は、立ち下がりエッジ位置検出回路２２が検出した最新の立ち下がりエッジ位置とエッジ比較回路４２２により比較され、徐々に調整される。その最適化立ち下がりエッジ位置が、最終的に、入力信号ａの立ち下がりエッジ位置であると定められる。
【００８６】
最適化立ち下がりエッジ位置算出部４２は、図６に示されているように、エッジ比較回路４１２とエッジ位置記憶回路４２２とを含む。エッジ比較回路４１２は、比較回路４３２、加算回路４４２、レジスタ４５２、最適化エッジ位置変更指示回路４６２を含む。図６に示されているように、最適化立ち下がりエッジ位置算出部４２の回路構成は、最適化立ち上がりエッジ位置算出部４１と同様であり、最適化立ち下がりエッジ位置算出部４２の動作も、最適化立ち上がりエッジ位置算出部４１と同様である。
【００８７】
ただし、最適化立ち下がりエッジ位置算出部４２に入力される信号及び出力される信号は、最適化立ち上がりエッジ位置算出部４１に入力される信号及び出力される信号と異なる。立ち上がりエッジ位置信号ｃ０〜ｃｎ−１が入力される代わりに、最適化立ち下がりエッジ位置算出部４２には、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１が入力される。最適化立ち下がりエッジ位置算出部４２は、立ち下がりエッジ位置信号ｄ０〜ｄｎ−１に基づいて、エッジ位置記憶回路４２２に記憶された最適化立ち下がりエッジ位置を調整する。
【００８８】
エッジ位置記憶回路４２１、４２２にそれぞれ記憶された最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置とは、それぞれ、最適化立ち上がりエッジ位置信号ｈ１と最適化立ち下がりエッジ位置信号ｈ２によりクロック選択回路５に伝達される。
【００８９】
クロック選択回路５は、最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置とから、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちから、入力信号ａを標本化するのに最も適したものを選択する。より具体的には、クロック選択回路５は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちから、その立ち上がり位置が、最適化立ち上がりエッジ位置と最適化立ち下がりエッジ位置との中間の位置に最も近くなるものを選択する。
【００９０】
即ち、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうち、クロック選択回路５により選択されるものをクロック信号ＣＬＫｘであるとしたとき、
ｋ１≧ｋ２のとき、ｘ＝［（ｋ１＋ｋ２＋ｎ）／２］，
ｋ１＜ｋ２のとき、ｘ＝［（ｋ１＋ｋ２）／２］．
ここで、ｋ１は最適化立ち上がりエッジ位置、ｋ２は最適化立ち下がりエッジ位置である。また、［Ｘ］はガウス記号であり、Ｘを越えない最大の整数を意味する。
【００９１】
クロック選択回路５は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちいずれを選択したかを示すクロック選択信号ｌを、選択出力回路６に出力する。
【００９２】
選択出力回路６は、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちクロック選択回路５により選択されたものを、選択クロック信号ｆとして出力する。更に選択出力回路６は、サンプル信号ｂ０〜ｂｎ−１のうち、入力信号ａを選択クロック信号ｆにより標本化したものに相当するものを、データ再生信号ｇとして出力する。即ち、クロック信号ＣＬＫ０〜ＣＬＫｎ−１のうちクロック選択回路５により選択されたものをクロック信号ＣＬＫｘとすると、選択出力回路６は、サンプル信号ｂ０〜ｂｎ−１のうちのサンプル信号ｂｘを、データ再生信号ｇとして出力する。データ再生信号ｇは、クロック信号ＣＬＫｘに同期し、且つ、入力信号ａの波形を再生した信号となる。
【００９３】
以上のようにして、当該実施の形態の装置は、入力信号ａに同期するクロック信号ｆを生成する。更に、当該装置は、クロック信号ｆでその一の入力信号を標本化して、その入力信号ａの波形を再生する。
【００９４】
このとき、当該実施の形態の装置は、入力信号ａに立ち上がりエッジ及び立ち下がりエッジが検出されたときに出力回路３が動作し、入力信号ａの立ち上がりエッジ及び立ち下がりエッジが検出されないときには、出力回路３は動作しない。これにより、当該実施の形態の装置の電力の消費が抑制される。
【００９５】
実施の第２形態：
図７は、本発明の実施の第２形態の装置を示す。実施の第２形態の装置の構成は、実施の第１形態の装置とほぼ同様である。実施の第２形態の装置は、実施の第１形態の装置に含まれる立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２とが、それぞれ、立ち上がりエッジ位置検出回路７１と立ち下がりエッジ位置検出回路７２とに置換された構成を有する。立ち上がりエッジ位置検出回路７１と立ち下がりエッジ位置検出回路７２の構成と動作は、立ち上がりエッジ位置検出回路２１と立ち下がりエッジ位置検出回路２２と異なる。実施の第２形態の装置の他の部分の構成及び動作は、実施の第１形態の装置のそれらと同じである。
【００９６】
立ち上がりエッジ位置検出回路７１は、立ち上がりエッジ位置検出回路２１と同様に、入力信号ａの立ち上がりエッジ位置を検出し、その立ち上がりエッジ位置を示す立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を出力する。
【００９７】
立ち上がりエッジ位置検出回路７１が出力する立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置検出信号ｃ０〜ｃｎ−１と異なり、入力信号ａがＬｏｗレベルからＨｉｇｈレベルに立ち上がらない限り、そのままに維持される。即ち、立ち上がりエッジ位置検出回路２１が出力する立ち上がりエッジ位置検出信号ｃ０〜ｃｎ−１は、一度Ｈｉｇｈレベルに遷移しても、入力信号ａがＬｏｗレベルに戻れば、クロック信号ＣＬＫ０〜ＣＬＫｎ−１に同期してＬｏｗレベルに戻る。しかし、立ち上がりエッジ位置検出回路７１が出力する立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、入力信号ａに立ち上がりエッジが検出されない限り、その状態を遷移しない。これにより、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を取り込んで処理する出力回路３の動作タイミングの余裕を大きくすることができ、出力回路３の安定的な動作が可能になる。
【００９８】
図８は、立ち上がりエッジ位置検出回路７１の構成を示す。立ち上がりエッジ位置検出回路７１は、ＡＮＤゲート７１０〜７１ｎ−１、Ｄフリップフロップ７２０〜７２ｎ−１、ＯＲゲート７３、インバータ７４１、７４２、Ｄフリップフロップ７５０〜７５ｎ−１、インバータ７６１、７６２とからなる。
【００９９】
ＡＮＤゲート７１０〜７１ｎ−１のうちのＡＮＤゲート７１ｉには、サンプル回路１から出力されるサンプル信号ｂｉの負論理とサンプル信号ｂｉ＋１とが入力される。ここで、ｉは０以上ｎ−１以下の整数である。例えば、ｉ＝０について、ＡＮＤゲート７１０には、サンプル信号ｂ０の負論理とサンプル信号ｂ１とが入力される。以下、ｉが他の数である場合も同様である。但し、ｉ＝ｎ−１について、サンプル信号ｂｎは、サンプル信号ｂ０であると考える。即ち、ＡＮＤゲート７１ｎー１には、サンプル信号ｂｎ−１の負論理とサンプル信号ｂ０とが入力される。ＡＮＤゲート７１０〜７１ｎ−１の出力は、それぞれ、Ｄフリップフロップ７２０〜７２ｎ−１のデータ端子Ｄに接続されている。
【０１００】
Ｄフリップフロップ７２０〜７２ｎ−１のクロック端子ＣＬＫには、それぞれクロック信号ＣＬＫ０〜ＣＬＫｎ−１が入力される。Ｄフリップフロップ７２０〜７２ｎ−１は、そのクロック端子ＣＬＫに入力されるクロック信号ＣＬＫ０〜ＣＬＫｎ−１の立ち上がりエッジに同期して、それぞれＡＮＤゲート７１０〜７１ｎ−１から出力される信号をラッチする。
【０１０１】
Ｄフリップフロップ７２０〜７２ｎ−１の出力端子Ｑは、ＯＲゲート７３の入力に接続されている。ＯＲゲート７３の出力は、インバータ７４１の入力に接続されている。インバータ７４１の出力は、インバータ７４２の入力に接続されている。インバータ７４２の出力は、Ｄフリップフロップ７５０〜７５ｎ−１のクロック端子ＣＬＫに接続されている。
【０１０２】
インバータ７４１、インバータ７４２は、Ｄフリップフロップ７５０〜７５ｎ−１が、適正なタイミングでＤフリップフロップ７２０〜７２ｎ−１の出力端子Ｑから出力される信号をラッチするように、ＯＲゲート７３から出力される信号をある遅延時間だけ遅延する。
【０１０３】
Ｄフリップフロップ７５０〜７５ｎ−１のデータ端子Ｄは、それぞれ、Ｄフリップフロップ７２０〜７２ｎ−１の出力端子Ｑに接続されている。Ｄフリップフロップ７５０〜７５ｎ−１は、その出力端子Ｑから、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を出力する。
【０１０４】
更に、前述のインバータ７４２の出力は、インバータ７６１の入力に接続されている。インバータ７６１の出力は、インバータ７６２の入力に接続されている。インバータ７６２の出力から、エッジ検出信号ｅ１’が出力される。
【０１０５】
インバータ７６１、７６２は、エッジ検出信号ｅ１’の立ち上がりエッジに同期して立ち上がりエッジ位置信号ｃ０’〜ｃｎ−１’を取り込む出力回路３が、立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’を適正なタイミングでラッチするように、インバータ７４２から出力される信号をある遅延時間だけ遅延する。
【０１０６】
入力信号ａの立ち上がりエッジ位置を示す立ち上がりエッジ位置検出信号ｃ０’〜ｃｎ−１’は、出力回路３に出力される。
【０１０７】
一方、図９は、立ち下がりエッジ位置検出回路７２の構成を示す。立ち下がりエッジ位置検出回路７２は、ＡＮＤゲート８１０〜８１ｎ−１、Ｄフリップフロップ８２０〜８２ｎ−１、ＯＲゲート８３、インバータ８４１、８４２、Ｄフリップフロップ８５０〜８５ｎ−１、インバータ８６１、８６２とからなる。
【０１０８】
立ち下がりエッジ位置検出回路７２は、入力信号ａの立ち下がりエッジ位置を検出し、その立ち下がりエッジ位置を示す立ち下がりエッジ位置信号ｄ０’〜ｄｎ−１’を生成する点以外は、立ち上がりエッジ位置検出回路７１と同様の構成、動作を行う。立ち下がりエッジ位置検出回路７２の詳細な説明は行わない。
【０１０９】
実施の第２形態の装置は、実施の第１形態の装置と同様に、電力の消費が抑制される。更に実施の第２形態の装置は、実施の第１形態の装置よりも動作の安定性が高い。
【０１１０】
【発明の効果】
本発明により、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の消費電力を小さくすることができる。当該装置に含まれるエッジ検出回路は、エッジを検出したときに後続回路に動作を許可するエッジ検出信号を出力し、その後続回路は、そのエッジ検出信号が指示するタイミングでエッジ位置指示信号を演算処理するからである。
【０１１１】
また、本発明により、ある信号がＨｉｇｈレベルからＬｏｗレベルに、又は、ＬｏｗレベルからＨｉｇｈレベルに遷移するエッジ位置を検出し、そのエッジ位置に基づいて動作をする装置の動作を安定化することができる。当該装置に含まれるエッジ検出回路は、エッジを検出したときに後続回路に動作を許可するエッジ検出信号を出力する。このとき、そのエッジ検出信号は、一定値以上のパルス幅を有するパルス群からなるからである。また、そのパルス幅は、クロック信号の周期以上であるからである。
【図面の簡単な説明】
【図１】図１は、本発明の実施の第１形態の装置の構成を示す。
【図２】図２は、サンプル回路１の構成を示す。
【図３】図３は、立ち上がりエッジ位置検出回路２１の構成を示す。
【図４】図４は、立ち下がりエッジ位置検出回路２２の構成を示す。
【図５】図５は、サンプル回路１、立ち上がりエッジ位置検出回路２１、及び立ち下がりエッジ位置検出回路２２の動作を示すタイミングチャートである。
【図６】図６は、最適化立ち上がりエッジ位置算出部４１及び最適化立ち下がりエッジ位置算出部４２の構成を示す。
【図７】図７は、本発明の実施の第２形態の装置の構成を示す。
【図８】図８は、立ち上がりエッジ位置検出回路７１の構成を示す。
【図９】図９は、立ち下がりエッジ位置検出回路７２の構成を示す。
【図１０】図１０は、公知のエッジ検出回路の構成を示す。
【図１１】図１１は、公知のエッジ検出回路の動作を示すタイミングチャートである。
【符号の説明】
１：サンプル回路
２１：立ち上がりエッジ位置検出回路
２２：立ち下がりエッジ位置検出回路
３：出力回路
４１：最適化立ち上がりエッジ位置算出部
４２：最適化立ち下がりエッジ位置算出部
５：クロック選択回路
６：選択出力回路
４２１、４２２：エッジ位置記憶回路
Claims (12)
- 入力信号のエッジを検出し、前記エッジのエッジ位置を示すエッジ位置指示信号を出力するエッジ検出回路と、
前記エッジ位置指示信号が入力される後続回路
とを具備し、
前記エッジ検出回路は、前記エッジを検出したときに前記後続回路に動作を許可する、一定値以上のパルス幅を有するパルス群からなるエッジ検出信号を出力し、
前記後続回路は、前記エッジ検出信号が指示するタイミングで前記エッジ位置指示信号を演算処理する
装置。 - 請求項１の装置において、
前記エッジ検出回路は、クロック信号に同期して前記エッジを検出し、
前記パルス幅は、前記クロック信号の周期以上である
装置。 - 請求項１の装置において、
前記エッジ検出信号は、前記エッジ位置指示信号に基づいて生成される
装置。 - 請求項１の装置において、
前記エッジ位置指示信号は、前記エッジ位置を離散的に示す
装置。 - 請求項１の装置において、
前記エッジ位置指示信号の状態は、前記エッジが検出されたときのみに遷移する
装置。 - 請求項１の装置において、
前記後続回路は、前記エッジ位置指示信号に基づいて、前記入力信号に同期した他のクロック信号を生成する
装置。 - 請求項６の装置において、
前記後続回路は、前記エッジ位置指示信号に基づいて、互いに位相が異なるクロック信号群のうちから前記他のクロック信号を選択して出力する
装置。 - 請求項６の装置において、
前記後続回路は、前記他のクロック信号に同期して前記入力信号を標本化することにより生成された再生信号を出力する
装置。 - 請求項６の装置において、
前記後続回路は、過去に入力された入力信号の過去エッジ位置を記憶する記憶回路を含み、
前記後続回路は、過去エッジ位置と前記エッジ位置とに基づいて、前記他のクロック信号を生成する
装置。 - 請求項１の装置において、
前記エッジ検出回路は、
互いに位相が異なるｎ個のクロック信号群にそれぞれ同期して前記入力信号を標本化し、ｎ個のサンプル信号群を生成するサンプル回路と、
前記サンプル信号群に基づいて、前記エッジ位置指示信号と前記エッジ検出信号とを生成するエッジ位置検出回路
とを含み、
エッジ位置検出回路は、前記サンプル信号群のうちの２のサンプル信号が異なる値を示すことに応答して、前記エッジ検出信号を生成する
装置。 - 入力信号のエッジを検出することと、
前記エッジのエッジ位置を示すエッジ位置指示信号を出力することと、
前記エッジ位置指示信号に応答して回路を動作すること
とを具備し、
前記動作することは、
前記エッジを検出したとき、前記回路に動作を許可する、一定値以上のパルス幅を有するパルス群からなるエッジ検出信号を出力することと、
前記エッジ検出信号が指示するタイミングで前記エッジ位置指示信号を演算処理すること
とを含む
装置の動作方法。 - 請求項１１の回路の動作方法において、
前記動作することは、更に、前記エッジ位置に基づいて他のクロックパルスを生成して出力することを含む
装置の動作方法。
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