JP4098844B2 - クロック位相引込み・追従装置 - Google Patents
クロック位相引込み・追従装置 Download PDFInfo
- Publication number
- JP4098844B2 JP4098844B2 JP04276097A JP4276097A JP4098844B2 JP 4098844 B2 JP4098844 B2 JP 4098844B2 JP 04276097 A JP04276097 A JP 04276097A JP 4276097 A JP4276097 A JP 4276097A JP 4098844 B2 JP4098844 B2 JP 4098844B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- clock
- phase error
- determination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004364 calculation method Methods 0.000 claims description 107
- 238000013139 quantization Methods 0.000 claims description 47
- 238000012545 processing Methods 0.000 claims description 42
- 238000007476 Maximum Likelihood Methods 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 34
- 238000000034 method Methods 0.000 description 21
- 230000008901 benefit Effects 0.000 description 20
- 238000006243 chemical reaction Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000011045 prefiltration Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００２】
【発明の属する技術分野】
本発明は、例えば磁気記録装置におけるデータ読み出しや、通信装置における受信信号再生を行なう際に用いて好適の、クロック位相引込み・追従装置に関する。
【０００３】
【従来の技術】
近年、ディスク上の磁気特性によりデータを記録する磁気記録装置としての磁気ディスク装置の記録再生方式としては、パーシャルレスポンスと最尤検出とを組み合わせたＰＲＭＬ(Partial Response Maximum Likelihood) が一般的に用いられている。即ち、このＰＲＭＬは、ディスク上へのデータの高密度記録には不可欠な信号処理技術であることが知られている。
【０００４】
図２４は上述のＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部１００の構成を示す図である。即ち、この図２４に示すように、ヘッド１０１により再生された信号（電気信号）の振幅は、プリアンプ１０２やＡＧＣ（Automatic Gain Control）１０３によって増幅される。
続いて、データ読み出し部１００においては、ＡＧＣ１０３からの信号についてプレフィルタ１０４やＦＩＲ(Finite Impulse Response）フィルタ１０６等の等化器によってパーシャルレスポンスのある一定の信号に等化され、最尤検出器１１１により「０」，「１」が判別されるようになっている。
【０００５】
ところで、プレフィルタ１０４は連続時間の信号処理回路としてのアナログフィルタであって、ＦＩＲフィルタ１０６は離散時間の信号処理回路としてのディジタルフィルタであり、これらのプレフィルタ１０４及びＦＩＲフィルタ１０６との間には、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器（ＡＤＣ）１０５が介装されている。換言すれば、このＡＤＣ１０５は、プレフィルタ１０４からの信号を量子化するようになっている。
【０００６】
なお、ＦＩＲフィルタ１０６以降が連続時間の信号処理回路（アナログ回路）である場合には、量子化回路としてはサンプルされたデータを一定時間保持しておくサンプルホルダが介装されるようになっている。
さらに、上述のＡＤＣ１０５においては、クロックに基づいてアナログ信号をディジタル信号に変換するようになっているが、このクロックの位相は、ＰＬＬ回路(Phase Locked Loop；位相同期回路）１１２により、ＦＩＲフィルタ回路１０６からの出力から所定タイミングで量子化を行なうことができるように調整されるようになっている。
【０００７】
これにより、ＰＬＬ回路１１２では、位相誤差計算回路１０７において、ＦＩＲフィルタ１０６にて等化された信号（ディジタル信号；ｙn ）から位相誤差Ｅτ（ＶＣＯ１１０にて発生するクロック位相と所望の量子化タイミングとの位相誤差）を算出する。
位相誤差計算回路１０７において算出された位相誤差Ｅτは、Ｄ／Ａ変換器（ＤＡＣ）１０８にてアナログ信号に変換されて、ループフィルタ１０９を介することによりクロックを発生する電圧制御発振器（ＶＣＯ）１１０に出力されるようになっている。
【０００８】
ＶＣＯ１１０は、ループフィルタ１０９からの位相誤差情報Ｅτを制御信号としてクロックを発生するようになっており、このクロックタイミング基づいて上述のＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理が行なわれるようになっている。
換言すれば、Ａ／Ｄ変換器１０５における量子化タイミングとして入力されるクロック位相を、ＰＬＬ回路１１２により、Ａ／Ｄ変換器１０５によるＡ／Ｄ変換後の信号からフィードバックして引込み及び追従することができるようになっている。
【０００９】
ここで、上述のクロック位相引込みとは、位相誤差計算回路１０７にて算出される位相誤差Ｅτが０付近で安定しない状態にあって、この位相誤差Ｅτが０付近となるようにＰＬＬ回路１１２が動作している状態のことであり、クロック位相追従とは、位相誤差計算回路１０７にて算出される位相誤差Ｅτが０付近で安定している状態であって、引続き位相誤差Ｅτが０付近となるようにＰＬＬ回路１１２が動作している状態のことである。
【００１０】
なお、上述のデータ読み出し部１００のＰＬＬ回路１１２においてクロック位相の引込み動作を行なう際には、図２５に示すように、ヘッド１０１において、ディスク上のある一定の周波数を記録したギャップ部（プリアンブル部；時点ｔ１〜ｔ３参照）で引込み動作を開始し（時点ｔ１参照）、データ部（時点ｔ４以降参照）が来る前に引込み動作を完了し（時点ｔ２参照）、追従動作に入る（時点ｔ２以降参照）。
【００１１】
ところで、上述の位相引込みを行なう際には、位相誤差計算回路１０７としては、図２６に示すようなものを用いることができることが知られている。
ここで、この図２６に示す位相誤差計算回路１０７は、判定回路１０７ａ，３つの遅延素子（Ｄ）１０７ｂ−１〜１０７ｂ−３，２つの乗算器１０７ｃ−１，１０７ｃ−２及び減算器１０７ｄをそなえて構成されている。
【００１２】
ここで、判定回路１０７ａは、Ａ／Ｄ変換器１０５及びＦＩＲフィルタ１０６にて量子化処理，等化処理の施された信号（ｙn ；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 をスレッショルド（閾値）として２値（＋１又は−１）に判定するヒステリシス型判定回路であって、判定結果をＹn として出力するようになっている。
【００１３】
また、遅延素子１０７ｂ−１〜１０７ｂ−３は、入力された信号を１ビット遅延させて出力するものである。即ち、遅延素子１０７ｂ−１は、ＦＩＲフィルタ１０６からの信号ｙn が入力される時点で１ビット過去の信号ｙn-1 を出力するようになっている。
同様に、遅延素子１０７ｂ−２は、判定回路１０７ａからの信号Ｙn が入力される時点で１ビット過去の信号Ｙn-1 を出力し、遅延素子１０７ｂ−３は、遅延素子１０７ｂ−２からの信号Ｙn-1 が入力される時点で１ビット過去の信号Ｙn-2 を判定回路１０７ａに対して出力するようになっている。
【００１４】
ところで、上述の遅延素子１０７ｂ−１，１０７ｂ−２，乗算器１０７ｃ−１，１０７ｃ−２及び減算器１０７ｄにより、以下に示す式（１）に示すような位相誤差Ｅτを演算により算出するようになっている。
Ｅτ＝ｙn-1 ・Ｙn −ｙn ・Ｙn-1 …（１）
なお、ＰＬＬ回路１１２にて位相引込みを開始した時点で位相誤差計算回路１０７に入力される信号を（ｙn-1 ，ｙn ）とすると、位相誤差計算回路１０７の演算で用いられる判定値（Ｙn-3 ，Ｙn-2 ）は初期設定値として任意〔例えば（＋１，＋１）〕に与えられるようになっている。
【００１５】
上述のごとく構成された位相誤差計算回路１０７を用いることにより、ＰＬＬ回路１１２においては、以下に示す図２７（ａ）〜図２７（ｄ）に示すような時系列上での状態遷移で位相引込みが行なわれる。この場合においても、初期設定値として（Ｙn-3 ，Ｙn-2 ）＝（＋１，＋１）が与えられている。
まず、図２７（ａ）に示すように、ＰＬＬ回路１１２にて位相引込みを開始した時点で位相誤差計算回路１０７に信号ｙn-1 （サンプル値は０．６）が入力されると（ｙn-1 に続く信号ｙn のサンプル値は１．２）、判定回路１０７ａからの対応する判定値は、それぞれＹn-1 ＝−１，Ｙn ＝＋１となる。従って演算結果としての位相誤差Ｅτは、１．８となる。
【００１６】
これにより、ＶＣＯ１１０においては、この位相誤差Ｅτ＝１．８が０となるように発生するクロックの位相が制御される。この場合においては、ＰＬＬ回路１１２は、位相を遅らす方向に動作する。換言すれば、ＰＬＬ回路１１２においては、Ｙn-1 とＹn はそれぞれ−１，＋１と判断されたため、これが本来の位置にくるように制御するのである。
【００１７】
その後、図２７（ｂ）に示すように、サンプル値（ｙn-1 ，ｙn ）＝（−０．２，１．４）が入力される状態（位相誤差Ｅτ＝＋１．２）を経て、図２７（ｃ）に示すような位相誤差Ｅτ＝０の状態となる。
しかしながら、この位相誤差計算回路１０７にて算出された位相誤差は、後段のループフィルタ１０９により積分されているので、このループフィルタ１０９を構成するコンデンサにたまった電荷をすぐ放電することはできず、図２７（ｄ）に示すような位相が遅れすぎた状態となってしまう。
【００１８】
従って、図２７（ｃ）に示すような位相誤差Ｅτ＝０となる状態は位相の引込みは完了せず、引続き位相引込みが行なわれて、図２７（ｄ）に示すような位相誤差Ｅτ＝−１．２の状態を経て、図２７（ｅ）に示すような位相引込みが完了した状態（位相誤差Ｅτ＝０）に落ちつく。
即ち、図２８（ａ）に示すように、サンプル値が（ｙb ，ｙb-1 ）の位置にある時は、位相τ及び位相誤差Ｅτは図２８（ｂ）に示す点ｂに相当する値となる。
【００１９】
この状態において、ＰＬＬ回路１１２をフィードバックループとして動作させることにより、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換タイミングが制御されて、サンプル値が位相τ及び位相誤差Ｅτは、点ｂ′に相当する値を経て点ａに近づき、位相引込みは完了する。このとき、サンプル値は図２８（ａ）に示す（ｙa-1 ，ｙa ）の位置に落ちつくことになる。
【００２０】
【発明が解決しようとする課題】
しかしながら、上述の図２６に示すような位相誤差計算回路を適用したＰＬＬ回路による位相引込み・追従手法においては、判定回路１０７ａによる判定値の初期値が任意に与えられるため、入力信号に基づいた初期化が行なわれておらず、位相引込みに不要な時間を要する場合があるという課題がある。
【００２１】
具体的には、図２８（ｂ）に示す位相誤差Ｅτを示す点ｂはｂ′を経て点ａに近づこうとするが、位相引込みに要する時間を考えた場合、点ａと同様に位相引込みが完了する点ｃに近づくようにＰＬＬ回路１１２を動作させた方が早期に位相引込みが完了することになる。なお、点ｃは位相が整数「２」（位相「０」の位置となる点ａから７２０°ずれた位置）であり、位相引込みは完了しているといえる。
【００２２】
特に、磁気ディスク装置等においては、位相引込みのために、データの前にギャップを記録するが（図２５の時点（ｔ１）〜（ｔ３）参照）、位相引込み時間が長くなると、データの読み出しまでの時間がかかり、レスポンス性能を劣化させるという課題がある。さらに、位相引込み時間が長くなることに対応してギャップ部を長くとれば余分な情報も記録しなければならなくなり、フォーマット効率も低下するという課題もある。
【００２３】
本発明は、このような課題に鑑み創案されたもので、位相引込みに要する時間を短縮させることができるようにした、クロック位相引込み・追従装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
図１は本発明の原理ブロック図で、この図１において、１はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置１は、入力信号に対して量子化部４にて量子化を行なうためのクロックの位相を、量子化が行なわれた、−１．５〜１．５の範囲の値を有する信号から引込み又は追従するものであり、位相誤差演算部２及びクロック発生部３とをそなえて構成されている。
【００２５】
ここで、位相誤差演算部２は、量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、クロック発生部３は、位相誤差演算部２にて演算された位相誤差情報に基づき、所定の位相において上述のクロックを発生するものである。
また、上述の位相誤差演算部２は、クロック位相引込み開始時において位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうように構成されている。
【００２６】
この場合においては、位相誤差演算部２を、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、上記クロック位相引込み開始時において、上記量子化が行なわれた信号に基づいて、判定部における判定を行なう際に用いる閾値を設定する閾値設定部をそなえて構成する。
また、上述の閾値設定部を、上記信号のサンプル値について予め設定された符号判定基準値との大小を判定し、符号判定結果として１又は−１を出力する符号判定部をそなえるとともに、上記クロック位相引込み開始時においては符号判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての符号判定結果である１又は−１を上記閾値として設定する一方、上記クロック位相引込み時には該判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を上記閾値として設定するスイッチ部をそなえるように構成する。
【００２８】
この場合においては、上記予め設定された符号判定基準値を、上記信号の正負の符号を判定しうる値とすることができる。
【００２９】
また、上述のクロック発生部を互いに位相が異なる複数のクロックを発生するように構成する一方で、量子化部にて量子化された信号のレベルに基づいて上記複数のクロックを選択的に量子化部に対して出力するクロック選択部をそなえて構成することができ、この場合においては、上記の互いに位相が異なる複数のクロックを、互いに逆相関係にある２つのクロックとすることができる。
【００３１】
また、図２は本発明の関連発明の原理ブロック図であり、この図２において、５はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置５は、量子化部１０にて入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものであり、判定部６，演算部７，クロック発生部８及びクロック決定部９をそなえて構成されている。
【００３２】
ここで、クロック発生部８は、互いに位相が異なる複数のクロックを発生するものであり、判定部６は、クロック発生部８からのクロックにより量子化が行なわれた信号を入力され、信号のサンプル値について予め設定された閾値により多値判定を行なうものである。
さらに、演算部７は、判定部における判定結果及び上記信号のサンプル値とを用いて、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、上記位相誤差情報をクロック発生部８に対する位相制御情報として出力するようになっている。
【００３３】
さらに、クロック決定部９は、上記クロック位相引込みが安定した時点で、判定部６からの判定結果に基づいて、上記複数のクロックのいずれかを上記クロック位相追従を行なうためのクロックとして決定するものである。
この場合においては、上記の互いに位相が異なる複数のクロックが、互いに逆相関係にある２つのクロックとするとともに、判定部６における閾値を３値判定を行なうような値に設定することもできる。
【００３４】
また、本発明の関連発明のクロック位相引込み・追従装置は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するクロック位相引込み・追従装置において、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算する位相誤差演算部と、位相誤差演算部にて演算された位相誤差情報に基づき、所定の位相において上記クロックを発生するクロック発生部とをそなえるとともに、位相誤差演算部が、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、判定部における判定を行なう際に用いる閾値として、上記クロック位相引込み時においては過去に入力された信号のサンプル値を設定するとともに、上記クロック位相追従時においては３値判定を行なうことができる値を設定する閾値設定部をそなえて構成されたことを特徴としている。
【００３５】
上述の本発明のクロック位相引込み・追従装置においては、上記位相引込みが完了した時点においては、上記量子化が行なわれた後の所望の信号処理の結果として得られた信号から、クロック位相追従を行なうように構成することができ、この場合においては、上記量子化が行なわれた後の所望の信号処理を、等化処理とすることができる。
さらに、上記等化処理が施された信号について最尤検出を行なう最尤検出器をそなえ、上記クロック位相追従を行なう際に、該位相誤差演算部が、該最尤検出器からの検出結果及び上記信号のサンプル値を用いて上記位相誤差を演算するように構成することもできる。
【００３６】
また、上述の本発明のクロック位相引込み・追従装置においては、上記入力信号を、アナログ信号からディジタル信号に変換するアナログ／ディジタル変換器により量子化する一方、位相誤差演算部からの位相誤差誤差情報について、ディジタル信号からアナログ信号に変換するディジタル／アナログ変換器が、クロック信号発生部の前段に設けることができる。
【００３７】
この場合においては、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路を、ディジタル／アナログ変換器の前段に設けることができる。
さらに、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、上記位相引込み時にはビット数制限部にてビット数が制限された位相誤差情報を選択的に出力する一方、上記位相追従時には位相誤差演算部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル／アナログ変換器の前段に設けることもできる。
【００３８】
また、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路と、上記位相引込み時にはビット数制限部からの位相誤差情報を選択的に出力する一方、上記位相追従時にはリミッタ回路部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル／アナログ変換器の前段に設けることもできる。
【００３９】
さらに、図３は本発明の関連発明の原理説明図であり、この図３は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引き込む位相引込み方法を示すものである。
ここで、この図３に示す位相引込み方法は、クロック信号に基づいて量子化された信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行なう判定ステップ（Ｓ１）と、判定ステップ（Ｓ１）の判定結果及び上記入力された信号のサンプル値を用いて、上記信号のサンプル位相に対する所定位相との位相誤差を演算する演算ステップ（Ｓ２）と、演算ステップ（Ｓ２）にて演算された位相誤差情報に基づいて、上記クロック信号の位相を制御する位相制御ステップ（Ｓ３）とをそなえるとともに、判定ステップ（Ｓ１）において判定を開始する際に、上記量子化された信号のサンプル値に応じて閾値を初期化する初期化ステップ（Ｓ４）をそなえている。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（ａ）本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の説明
図４は本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図であり、図５は本実施形態にかかる位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し／書き込み機能に着目して示すブロック図である。
【００４１】
本実施形態にかかる位相引込み・追従装置は、例えば図４，図５に示すようなＰＲＭＬを適用する磁気ディスク装置１１のデータ読み出し部としてのリード復調回路２０に適用しうるものである。
具体的には、リード復調部２０において、入力信号としてのリード読み出し信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従することで抽出するものである。
【００４２】
ここで、この図４に示す磁気ディスク装置１１は、ディスクエンクロージャ１１Ａ及びディスク信号処理部１１Ｂとをそなえて構成されている。
ディスクエンクロージャ１１Ａの中には、ヘッドＩＣ回路１２が設けられており、このヘッドＩＣ回路１２は、フレキシブルプリント基板に実装されている。また、１４はヘッドであり、このヘッド１４は前述の図２４における符号１０１に相当するもので、磁気ディスク１６上に磁気的変化として記録されたデータをアナログ電気信号として読み取り、ヘッドＩＣ回路１２に送られるようになっている。
【００４３】
なお、ディスクエンクロージャ１１Ａは、ディスク信号処理部１１Ｂからの指示を受けて、ヘッドアクチュエータ１３を駆動するボイスコイルモータ（ＶＣＭ）１７及び磁気ディスク１６を回転させるスピンドルモータ１８をそなえている。
ところで、ディスク信号処理部１１Ｂは、ライト変調回路１９，リード復調回路２０，パラレル／シリアル変換器２１，シリアル／パラレル変換器２２，インタフェース回路２３及びディスクコントローラ２４をそなえて構成されている。
【００４４】
一般には、装置全体の制御を行なうディスクコントローラと、記録再生時の細かな制御を行なうシーケンサとは別であるが、ここでは、これらをまとめてディスクコントローラと呼ぶ。
ここで、インタフェース回路２３は、磁気ディスク装置１１を収容する上位装置２５との間でやり取りされる読み出し／書き込みデータについてインタフェース処理を施すものであり、パラレル／シリアル変換器２１は、インタフェース回路２３からの書き込みデータについてパラレル信号からシリアル信号に変換するものである。
【００４５】
さらに、ライト変調回路１９は、パラレル／シリアル変換器２１からのパラレルの書き込みデータについてＲＬＬ(Run Length Limited)符号化で変調するものであり、変調された書き込みデータは、ヘッドＩＣ回路１２に出力されるようになっており、これにより、書き込みデータをヘッド１４を介して磁気ディスク１６に記録することができる。
【００４６】
また、リード復調回路２０は、磁気ディスク装置１１におけるデータ読み出し部を構成するもので、ヘッド１４及びヘッドＩＣ回路１２を介して入力された読み出しデータについてＰＲＭＬ方式で復調するものであり、クロック位相引込み・追従装置（ＰＬＬ回路；符号１１２参照）を除いて、基本的には前述の図２４に示すデータ読み出し部（符号１００参照）とほぼ同様の構成を有している。
【００４７】
なお、リード復調回路２０を構成するデータ読み出し部１００において、ＰＬＬ回路１１２以外の部分については、基本的に同様であるため、詳細な説明は省略する。
また、シリアル／パラレル変換器２２は、リード復調回路２０にて復調された読み出しデータについて、シリアルデータからパラレルデータに変換するものであり、変換された読み出しデータは、インタフェース回路２３を介して上位装置２５に出力されるようになっている。
【００４８】
さらに、ディスクコントローラ２４は、上述のライト変調回路１９，リード復調回路２０及びヘッドＩＣ回路１２を制御するものである。特に、リード復調回路２０における量子化部としてのＡ／Ｄ変換器１０５（図２４参照）におけるＡ／Ｄ変換処理を行なうためのクロック位相の同期状態を監視し、その状態に基づいて引込み制御又は追従制御を行なうものである。
【００４９】
上述の構成により、図４，図５に示す磁気ディスク装置１１においては、例えば磁気ディスク１６に記憶されたデータを読み出す際には、ヘッドＩＣ回路１２において、ディスクコントローラ２４からの制御信号を受けて所望のヘッド１４を選択するとともに、ディスク信号処理部１１Ｂからの指示によりＶＣＭ１７によりヘッドアクチュエータ１３を駆動してヘッド１４を所望のヘッド位置に移動させて、読み出し信号を電気信号として出力する。
【００５０】
ヘッド１４により読み出された読み出し信号は、リード復調回路２０においてＰＲＭＬ方式で復調されて（図２４の信号処理を参照）、シリアル信号に変換された後に、インタフェース回路２３を介して上位装置２５に出力される。
同様に、上位装置２５からのデータを磁気ディスク１６に書き込む（記録する）際には、インタフェース回路２３を介して入力された書き込みデータをパラレル信号に変換された後、ライト変調回路１９にて変調される。これにより、変調された書き込み信号は、ヘッドＩＣ回路１２及びヘッド１４を介して磁気ディスク１６上の所望の位置に記録される。
【００５１】
（ｂ１）第１実施形態の説明
図６は本発明の第１実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図６に示すクロック位相引込み・追従装置３０−１は、前述の磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
即ち、この図６に示すクロック位相引込み・追従装置３０−１は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【００５２】
ここで、クロック位相引込み・追従装置３０−１は、前述のＰＬＬ回路１１２と同様のＤ／Ａ変換器１０８，ループフィルタ１０９及びＶＣＯ１１０をそなえるとともに、位相誤差演算部３１をそなえて構成されている。
また、位相誤差演算部３１は、Ａ／Ｄ変換器１０５にて量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差Ｅτを演算するもので、Ｄ／Ａ変換器１０８は、位相誤差演算部３１にて演算された位相誤差Ｅτ（ディジタル信号）についてアナログ信号に変換するものである。
【００５３】
これにより、Ｄ／Ａ変換器１０８にて変換された位相誤差Ｅτを含むアナログ信号は、ループフィルタ１０９にて位相誤差情報のみが抽出されてＶＣＯ１１０に出力されるようになっている。
また、クロック発生部としてのＶＣＯ１１０は、後述の位相誤差演算部３１にて演算された位相誤差情報Ｅτに基づき、所定の位相においてクロックを発生するものである。このＶＣＯ１１０にて発生されたクロックに基づいて、量子化部としてのＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なうことができるようになっている。
【００５４】
なお、上述したように、クロック位相引込みとは、位相誤差演算部３１にて算出される位相誤差Ｅτが０付近で安定しない状態にあって、この位相誤差Ｅτが０付近となるように系が動作している状態のことであり、クロック位相追従とは、位相誤差演算部３１にて算出される位相誤差Ｅτが０付近で安定している状態であって、引続き位相誤差Ｅτが０付近となるように系が動作している状態のことである。
【００５５】
ところで、上述の位相誤差演算部３１は、２つの判定回路３１ａ−１，３１ａ−２，演算部３１ｆ及びスイッチ３１ｅをそなえて構成されている。
ここで、判定部としての判定回路３１ａ−１は、Ａ／Ｄ変換器１０５及びＦＩＲフィルタ１０６にて量子化処理及び等化処理の施された信号（ｙn ；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 をスレッショルド（閾値）として２値（＋１又は−１）に判定するヒステリシス型判定回路であって、判定結果をＹn として出力するようになっている。
【００５６】
さらに、判定回路３１ａ−２は、上述の等化処理の施された信号ｙn について予め設定された閾値（スレッショルド）としての「０」と比較し、この閾値よりも大きい場合には判定値として「１」を出力し、閾値よりも小さい場合には判定値として「−１」を出力するものである。
従って、この判定回路３１ａ−２は、量子化信号（量子化が行なわれた信号）のサンプル値について予め設定された符号判定基準値（この場合においては正負の符号を判定しうる値としての「０」）との大小を判定する符号判定部としての機能を有している。
【００５７】
なお、遅延素子（Ｄ）３１ｂ−４は、判定回路３１ａ−２からの判定値Ｙn が入力される時点で１ビット過去の信号Ｙn-1 をスイッチ３１ｅに対して出力するものである。
また、演算部３１ｆは、判定回路３１ａ−１又は判定回路３１ａ−２のいずれかからの判定結果及びＦＩＲフィルタ１０６からの信号のサンプル値とを用いて位相誤差Ｅτを演算し、上記演算結果をＤ／Ａ変換器１０８及びループフィルタ１０９を介してＶＣＯ１１０に出力する演算部として機能するものである。
【００５８】
具体的には、演算部３１ｆは、詳細には入力された信号を１ビット遅延させて出力する遅延素子（Ｄ）３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえて構成され、前述の式（１）に示すような位相誤差Ｅτを演算するようになっている。
また、スイッチ３１ｅは、ディスクコントローラ２４からの制御信号に基づいて、遅延素子３１ｂ−４からの方路Ｓ１か又は遅延素子３１ｂ−２からの方路Ｓ２のいずれかを切り替えることにより、上述の判定回路３１ａ−１における閾値を選択するためのものである。
【００５９】
具体的には、ディスクコントローラ２４からの制御信号に基づいて、クロック位相引込み開始時においては、判定回路３１ａ−２における過去の判定結果を閾値として選択するように切り替える一方（方路Ｓ１）、クロック位相引込み時においては、判定回路３１ａ−１における過去の判定結果をフィードバックして閾値として選択するように切り替えるようになっている（方路Ｓ２）。
【００６０】
なお、遅延素子（Ｄ）３１ｂ−３は、スイッチ３１ｅにて選択された判定値Ｙn-1 が入力される時点で、判定値Ｙn-1 に対して１ビット過去の判定値Ｙn-2 を判定回路３１ａに対して出力するものである。
従って、スイッチ３１ｅにおいて方路Ｓ１が選択された場合には、判定回路３１ａ−２における２ビット過去の判定値Ｙn-2 を判定回路３１ａ−１の閾値とすることができる一方、方路Ｓ２が選択された場合には、判定回路３１ａ−１における２ビット過去の判定値を判定回路３１ａ−１の閾値とすることができる。
【００６１】
換言すれば、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、判定回路３１ａ−１では、Ａ／Ｄ変換器１０５にて量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうようになっている。
上述のクロック位相引込み開始時の閾値については、ディスクコントローラ２４及びスイッチ３１ｅにより設定することができる。従って、これらの機能部により、クロック位相引込み開始時において、量子化が行なわれた信号に基づいて、判定回路３１ａ−１における判定を行なう際に用いる閾値を設定する閾値設定部として機能することになる。
【００６２】
さらに、クロック位相引込み時には、ディスクコントローラ２４及びスイッチ３１ｅにおいては、入力された量子化信号のサンプル値ｙnよりも過去に入力された量子化信号のサンプル値ｙn-2 についての判定結果を、閾値として設定するようになっている。
これにより、スイッチ３１ｅは、クロック位相引込み開始時においては判定回路３１ａ−２からの判定結果を判定回路３１ａ−１における閾値として設定する一方、クロック位相引込み時には量子化信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を、判定回路３１ａ−１における閾値として設定するスイッチ部として機能するようになっている。
【００６３】
なお、図６に示すクロック位相引込み・追従装置３０−１においては、図示しない位相追従用の回路部をそなえることもできる。
上述の構成により、本発明の第１実施形態にかかるクロック引込み・追従装置３０−１は、以下に示すように動作する。
即ち、ディスクコントローラ２４からの制御に基づいて、ＦＩＲフィルタ１０６より入力される量子化信号ｙn （等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【００６４】
ここで、クロック位相引込み・追従装置３０−１においてクロック位相引込みを開始するにあたっては、位相誤差演算部３１の判定回路３１ａ−１における判定を行なう際の閾値を、量子化された信号のサンプル値についての判定回路３１ａ−２からの判定値とすることにより初期化している。
即ち、初期化時においては、少なくとも２ビット周期の間は判定回路３１ａ−２からの判定値を選択するようにスイッチ３１ｅを切り替えるようになっている。これにより、判定回路３１ａ−１では、判定回路３１ａ−２からの判定値を閾値とした判定を行ない、演算部３１ｆで、判定回路３１ａ−１における判定値と入力される量子化信号とを用いて位相誤差Ｅτを演算して出力する。
【００６５】
ここで、上述の２ビット周期とは、判定回路３１ａ−２からの判定結果が２つの遅延素子３１ｂ−４，３１ｂ−３を介して判定回路３１ａ−１に入力される周期のことである。
なお、上述の初期化後の位相引込み時においては、判定回路３１ａ−１をヒステリシス型判定回路として動作させることにより、位相誤差Ｅτを演算している。
【００６６】
即ち、上述の初期化処理に引続き、位相引込み動作を行なう際には、位相誤差演算部３１では、判定回路３１ａ−１において、量子化信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行ない、この判定結果Ｙn ，Ｙn-1 及び量子化信号のサンプル値ｙn ，ｙn-1 を用いて、量子化信号ｙn のサンプル位相に対する所定位相との位相誤差Ｅτを演算する。
【００６７】
位相誤差演算部３１からの演算結果についてはＤ／Ａ変換器１０８，ループフィルタ１０９を介してＶＣＯ１１０に出力され、ＶＣＯ１１０ではこの位相誤差Ｅτを制御情報とし、Ｅτが０に向かう方向の位相でクロックを生成するように制御する。
これにより、図７（ａ）に示すように、サンプル値が（ｙb ，ｙb-1 ）の位置にあり、位相τ及び位相誤差Ｅτは図７（ｂ）に示す点ｂに相当する値にある場合において、上述の閾値の初期化処理を施した後に位相引込みを行なうことにより、点ｂは前述の図２８（ｂ）に示すように点ａに近づかず、位相引込み完了点としての点ｃに近づく。
【００６８】
即ち、クロック位相引込み・追従装置３０−１においては、図８（ａ）〜図８（ｄ）に示すような時系列上での状態遷移で位相引込みが行なわれる。即ち、図８（ａ）に示すように、初期閾値が実際のサンプル値による判定値Ｙn-3 ＝−１，Ｙn-2 ＝−１が用いられるため、初期の位相誤差ＥτはＥτ＝−０．６となり、その絶対値は前述の位相誤差計算回路１０７における同時期（図２７（ａ）参照）に比して小さくなる。
【００６９】
これにより、ループフィルタ１０９を構成するコンデンサにたまった電荷も少なくなるため、図８（ｃ）の段階での位相誤差Ｅτの行き過ぎ量も少なくなり、位相引込みを速めることができる。
即ち、前述の図２６にて示した位相誤差計算回路１０７を用いた場合には、位相引込みを開始してからの時間経過（Time；横軸）に対する位相誤差（Phase Error;理想的な位相からのずれ量）Ｅτは、図９に示すようになる。
【００７０】
ここで、位相引込み完了の条件を、位相ずれが１０％以内に収束した状態になるとすると、この図９に示すように、時点（ｔ１１）〜（ｔ１２）に示すような時間が位相引込みに必要となる。
これに対し、図６に示す位相誤差演算回路３１を用いることにより、位相引込みに要する時間は、図１０に示す時点（ｔ１３）〜（ｔ１４）に示すようになり、位相誤差計算回路１０７を用いた場合よりも位相誤差演算回路３１を用いた場合の方が早期に位相引込みが完了することになる（この図１０に示す場合では、図９の場合よりも１０ビット時間以上を短縮を図ることができる）。
【００７１】
このように、本発明の第１実施形態にかかるクロック位相引込み・追従装置によれば、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【００７２】
特に、第１実施形態においては、本発明のクロック位相引込み・追従装置３０−１を磁気ディスク装置１１に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【００７３】
（ｂ２）第１参考例の説明
上述の第１実施形態にかかる位相誤差演算部３１においては、位相引込み時の初期設定用の判定回路３１ａ−２をそなえているが、これに限定されず、例えば図１１に示す位相誤差演算部３１Ａのように、初期設定時の判定回路として、判定部としての判定回路３１ａ−１を共用化させることもできる。
【００７４】
このため、図１１に示す位相誤差演算部３１Ａは、前述の第１実施形態におけるものに比して、判定回路３１ａ−２，遅延素子３１ｂ−４及びスイッチ３１ｅを設けずに、スイッチ３１ｇをそなえている点が異なり、これ以外は基本的に同様の構成を有している。なお、図１１中、図６と同一の符号は、同様の部分を示している。
【００７５】
ここで、スイッチ３１ｇは、ディスクコントローラ２４からの制御を受けて、クロック位相引込み開始時には量子化信号のサンプル値における符号判定のための値（この場合においても、正負の符号判定のための値としての「０」）を判定回路３１ａ−１に設定する一方、位相引込み時には上述の量子化信号のサンプル値よりも過去に入力された信号のサンプル値を選択するものであり、スイッチ部としての機能を有している。
【００７６】
従って、第１参考例においても、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことができるので、上述の第１実施形態におけるものと同様の利点があるほか、スイッチ３１ｇをそなえたことにより、判定回路を複数設ける必要がなくなり、回路規模の縮小化を図ることができる利点もある。
【００７７】
（ｂ３）第２参考例の説明
上述の第１参考例においては、スイッチ３１ｇにより、位相引込み開始時の判定回路３１ａ−１の閾値と、位相引込み時の判定回路３１ａ−１の閾値とを切り替えているが、これに限定されず、例えば図１２に示す位相誤差演算部３１Ｂのスイッチ３１ｈのように、上述の各閾値の他に、位相追従時の閾値についても切り替えて設定できるようにしてもよい。
【００７８】
スイッチ３１ｈは、上述の第１参考例におけるスイッチ３１ｇが有する機能を持ちながら、ディスクコントーラ２４からの制御を受けて、クロック位相引込みが完了すると、判定回路３１ａ−１の閾値をクロック位相追従用の閾値に切り替えて設定するようになっている。
ここで、上述のクロック位相追従用の閾値には３値判定を行なうことができる値としての±１／２が設定されるようになっており、この場合においては、判定回路３１ａ−１は、入力された量子化信号のサンプル値ｙnが−１／２より小さい場合「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きいの範囲にあれば「１」と判定するようになっている。
【００７９】
なお、図１２中、図６と同一の符号は、同様の部分を示している。
従って、第２参考例においても、上述の第１参考例におけるものと同様の利点があるほか、位相追従用の位相誤差演算の際に用いる判定値に、３値判定による判定結果を用いることができるので、位相追従のための判定回路についても、位相引込みの際の回路と共用化させながら、効果的に位相追従を行なうことができる利点がある。
【００８０】
（ｂ４）第１実施形態の変形例の説明
上述の第１実施形態及び参考例においては、ＶＣＯ１１０にて発生される単一位相のクロックに基づいて、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なっているが、例えば図１３に示すクロック位相引込み・追従装置３０−１１のように、ＶＣＯ１１０Ｄを互いに位相が異なる複数のクロックを発生するように構成するとともに、これら複数のクロックのうちでＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理に用いる最適なクロックを、量子化信号のレベルに基づいて選択するようにしてもよい。
【００８１】
また、この図１３に示すクロック位相引込み・追従装置３０−１１は、前述の第１実施形態におけるものに比して、上述のＶＣＯ１１０Ｄをそなえるとともに、クロック選択部３２をそなえている点が異なり、これ以外の構成については基本的に同様である。なお、図１３中、図６と同一の符号は同様の部分を示している。
【００８２】
ここで、ＶＣＯ１１０Ｄは、互いに位相が異なる複数のクロックとして、互いに逆相関係にある２つのクロックを発生するものであり、この２つのクロックのいずれかが後述するスイッチ３１ｋにて選択されてＡ／Ｄ変換器１０５によるＡ／Ｄ変換処理に用いられるようになっている。
さらに、クロック選択部３２は、Ａ／Ｄ変換器１０５にて量子化された信号のレベルに基づいて、ＶＣＯ１１０Ｄからの２つのクロックを選択的にＡ／Ｄ変換器１０５に対して出力するものであり、判定回路３２ａ，遅延素子（Ｄ）３２ｂ，制御回路３２ｃ及びスイッチ３２ｄをそなえて構成されている。
【００８３】
ここで、判定回路３２ａは、ＦＩＲフィルタ１０６からの量子化信号ｙn について、３値判定を行なうものであり、具体的には、入力された量子化信号のサンプル値ｙn が−１／２よりも小さい範囲にあれば「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きい範囲にあれば「１」と判定するようになっている。
【００８４】
また、遅延素子（Ｄ）３２ｂは、判定回路３２ｂからの判定値について１ビット分遅延させて制御回路３２ｃに出力するものである。従って、制御回路３２ｃでは、判定回路３２ａから判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とが同時に入力されるようになっている。
制御回路３２ｃは、上述の判定回路３２ａからの判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とを入力されて、判定値の絶対値（Ｙn ，Ｙn-1 ）が（１，１）である場合には「０」を制御信号として出力する一方、（０，１）あるいは（１，０）の場合には「１」を制御信号として出力するようになっており、例えば排他的論理和回路（ＥＸＯＲ）により構成することができる。
【００８５】
スイッチ３２ｄは、制御回路３２ｃからの制御信号に基づいてスイッチ切替動作を行ない、ＶＣＯ１１０Ｄからの２つのクロックのうちのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力するものである。具体的には、スイッチ３２ｄは、制御回路３２ｃからの制御信号が「０」の場合にはスイッチ切替動作を行なわず、制御信号が「１」の場合にはスイッチ切替動作を行なうようになっている。
【００８６】
換言すれば、制御回路３２ｃに入力される判定値が互いに同一の場合にはクロックを切り替えないが、判定値が（０，１）あるいは（１，０）のように互いに異なっている場合には、スイッチ３２ｄを逆側に結合することにより逆相のクロックに切り替えて出力するようになっているのである。
上述の構成により、クロック位相引込み動作を行なう際には、基本的に前述の第１実施形態の場合と同様に、位相誤差演算部３１にて演算された位相誤差Ｅτに基づいて、ＶＣＯ１１０Ｄのクロック位相が制御されているが、クロック選択部３２の制御回路３２ｃに入力される２つの判定値が互いに異なる場合には、スイッチ３２ｄの切替動作により、Ａ／Ｄ変換器１０５に出力するクロックを反転させている。
【００８７】
これにより、特に位相が０．５（１８０°）ずれている場合においては、クロックを反転させることができるので、クロックを反転しない場合よりも早く位相誤差Ｅτを０に近づけることができる。
即ち、本変形例にかかるクロック位相引込み・追従装置３０−１１を用いることにより、位相引込みに要する時間は、図１４に示す時点（ｔ１５）〜（ｔ１６）に示すようになり、位相引込みに要する時間を飛躍的に短縮させることができるのである。
【００８８】
従って、本変形例によれば、互いに位相が異なる複数のクロックを発生するＶＣＯ１１０Ｄとクロック選択部３２とをそなえたことにより、Ａ／Ｄ変換器１０５にて量子化された信号のレベルに基づいて、２つの互いに逆相関係にあるクロックのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【００８９】
なお、上述の変形例においては、ＶＣＯ１１０Ｄにおいては互いに逆相関係にある２つのクロックを生成しているが、これに限定されず、少なくとも互いに異なる位相の複数のクロックを生成して、クロック選択部３２により、これらのクロックのうちのいずれかを量子化信号のレベルに基づいて選択して出力してもよく、このようにしても、上述の変形例におけるものとほぼ同様の効果を得ることが期待できる。
【００９０】
（ｃ）関連発明としての第２実施形態の説明
図１５は本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図１５に示すクロック位相引込み・追従装置３０−２についても、前述の第１実施形態におけるものと同様に、図５に示す磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
【００９１】
即ち、この図１５に示すクロック位相引込み・追従装置３０−２は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【００９２】
ここで、クロック位相引込み・追従装置３０−２は、前述の第１実施形態におけるものとほぼ同様の機能を有するＤ／Ａ変換器１０８，ループフィルタ１０９及び演算部３１ｆをそなえるとともに、ＶＣＯ１１０Ｄ，判定回路３３及びクロック決定部３４をそなえて構成されている。なお、図１５中、図６と同一の符号は同様の部分を示している。
【００９３】
ＶＣＯ１１０Ｄは、前述の第１実施形態の変形例の場合と同様に、互いに逆相関係にある２つのクロックを発生するものであり、クロック発生部として機能するようになっている。
また、判定回路３３は、ＶＣＯ１１０Ｄからのクロックにより量子化が行なわれた信号（量子化信号）を入力され、この量子化信号のサンプル値について予め設定された閾値により多値判定を行なうものであり、判定部として機能するようになっている。
【００９４】
具体的には、判定回路３３は、入力される量子化信号ｙn について、予め設定された閾値±１／２により、３値判定を行なうものである。具体的には、判定回路３３は、入力された量子化信号のサンプル値ｙn が−１／２よりも小さい範囲にあれば「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きい範囲にあれば「１」と判定するようになっている。
【００９５】
さらに、演算部３１ｆは、判定回路３３における判定結果及び量子化信号のサンプル値とを用いて、量子化信号の、所定の量子化タイミングに対する位相誤差Ｅτを演算し、位相誤差情報をＶＣＯ１１０Ｄに対する位相制御情報として出力するものであり、前述の第１実施形態の場合と同様の遅延素子３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえて構成されている。
【００９６】
また、クロック決定部３４は、クロック位相引込みが安定した時点で、判定回路３３からの判定結果に基づいて、ＶＣＯ１１０Ｄからの２つのクロックのいずれかをクロック位相追従を行なうためのクロックとして決定するものであり、制御回路３４ａ及びスイッチ３４ｂをそなえて構成されている。
制御回路３４ａは、上述の判定回路３３からの判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とを入力されて、判定値の絶対値（Ｙn ，Ｙn-1 ）が（１，１）である場合には「０」を制御信号として出力する一方、（０，１）あるいは（１，０）の場合には「１」を制御信号として出力するようになっており、例えば排他的論理和回路（ＥＸＯＲ）により構成することができる。
【００９７】
スイッチ３４ｂは、例えばディスクコントローラ２４からの制御を受けて、クロック位相引込みが安定した時点で、制御回路３２ｃからの制御信号に基づいてスイッチ切替を行なって、ＶＣＯ１１０Ｄからの２つのクロックのうちのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力するものである。
具体的には、スイッチ３４ｂは、制御回路３３からの制御信号が「０」の場合にはスイッチ切替動作を行なわず、制御信号が「１」の場合にはスイッチ切替動作を行なうようになっている。
【００９８】
上述の構成により、本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置３０−２は、以下に示すように動作する。
即ち、クロック位相引込み・追従装置３０−２においては、ＦＩＲフィルタ１０６より入力される量子化信号ｙn（等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【００９９】
ここで、クロック位相の引込み処理を行なう際には、判定回路３３において、量子化信号ｙn について予め設定された閾値（±１／２）により３値判定を行なう。この判定値を用いることにより、演算部３１ｆにおいて上述の第１実施形態の場合と同様に位相誤差Ｅτを演算する。
ところで、第２実施形態にかかるクロック位相引込み・追従装置３０−２を用ることにより、図１６（ａ）に示すような入力信号（プレフィルタ出力）が量子化された信号について演算された位相誤差Ｅτは、図１６（ｂ）に示すようになる。
【０１００】
即ち、この図１６（ｂ）に示すように、位相ずれが整数値でない、例えば０．５ずれている場合においても位相誤差は０となる場合がある。従って、３値判定を行なうことにより位相誤差Ｅτを演算してＶＣＯ１１０Ｄを制御すれば、例えば位相が０．５ずれたところ（図１６（ｂ）の横軸が＋０．５あるいは−０．５ずれている位置）でも位相誤差が０に落ち着くのである。
【０１０１】
これにより、位相が基準点Ａから整数値あるいは０．５ずれた状態において位相誤差Ｅτが０となって引込みが安定すると、判定回路３３からの判定結果に基づいて、ＶＣＯ１１０Ｄにて発生するクロックの相を切り替えることにより、位相の引込み動作を完了させることができる。
具体的には、制御回路３４ａにより判定値（Ｙn-1 ，Ｙn ）の絶対値が（１，１）の時はスイッチ３４ｂにて選択しているクロックを変えずに、その時選択されていたクロックの相をそのまま用いる一方、それ以外の時、即ち（０，１）か又は（１，０）の時にはスイッチ３４ｂを逆側に結合させることにより逆相のクロックを用いる。
【０１０２】
これにより、クロック位相引込み動作を完了させることができ、その後は安定的な位相追従動作に移行することができる。
このように、本発明の関連発明としての第２実施形態においても、逆相関係を有する２つのクロックを発生するＶＣＯ１１０Ｄ，３値判定を行なう判定回路３３，位相誤差Ｅτを演算する位相誤差演算部３１ｆをそなえるとともに、クロック位相引込みが安定した時点で、判定回路３３からの判定結果に基づいてＶＣＯ１１０Ｄにて発生する２つのクロックのうちのいずれかをクロック位相追従を行なうためのクロックとして決定するクロック決定部３４とをそなえたことにより、前述の第１実施形態の場合と同様に、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【０１０３】
特に、クロック位相引込み・追従装置３０−２を磁気ディスク装置１１に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【０１０４】
さらに、位相誤差を演算する判定回路としては一つの３値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
（ｄ）関連発明としての第３実施形態の説明
図１７は本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図１７に示すクロック位相引込み・追従装置３０−３についても、前述の第１，第２実施形態におけるものと同様に、図５に示す磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
【０１０５】
即ち、この図１７に示すクロック位相引込み・追従装置３０−３は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。なお、図１７中、図６と同一の符号は同様の部分を示している。
【０１０６】
ここで、この図１７に示すクロック位相引込み・追従装置３０−３は、判定回路３１ａ−１における判定の際に用いられる閾値として、予め任意の値を設定しておくとともに、位相追従用の閾値を切り替えるように構成されている。
このため、第３実施形態にかかるクロック位相引込み・追従装置３０−３は、位相誤差演算部３１Ｃ及びＶＣＯ１１０をそなえるとともに、前述の各実施形態におけるものと同様の機能を有するＤ／Ａ変換器１０８及びループフィルタ１０９をそなえて構成されている。
【０１０７】
ここで、位相誤差演算部３１Ｃは、量子化信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、ＶＣＯ１１０は、位相誤差演算部３１Ｃにて演算された位相誤差情報Ｅτに基づき、所定の位相においてＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なうためのクロックを発生するものであり、クロック発生部としての機能を有している。
【０１０８】
ところで、位相誤差演算部３１Ｃは、判定回路３１ａ−１，演算部３１ｆ，遅延素子３１ｂ−３及びスイッチ３１ｉをそなえている。
判定回路３１ａ−１は、ＦＩＲフィルタ１０６からの量子化信号ｙn を入力され、この量子化信号ｙn のサンプル値について後述するスイッチ３１ｉにて設定される閾値との大小を判定するものであり、判定部として機能するようになっている。
【０１０９】
さらに、演算部３１ｆは、前述の第１実施形態の場合と同様に、判定回路３１ａ−１における判定結果及び量子化信号ｙn のサンプル値とを用いて位相誤差Ｅτを演算し、演算結果をＤ／Ａ変換器１０８及びループフィルタ１０９を介してＶＣＯ１１０に出力するものであり、遅延素子３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえている。
【０１１０】
ところで、遅延素子３１ｂ−３は、判定回路３１ａ−１における判定値Ｙn-1(１ビット遅延されている）を遅延素子３１ｂ−２から入力されて、これをさらに１ビット分遅延させるものである。従って、遅延素子３１ｂ−３では、判定回路３１ａ−１における２ビット分遅延された判定値Ｙn-2 を出力するようになっている。
【０１１１】
さらに、スイッチ３１ｉは、ディスクコントローラ２４からの制御を受けて、判定回路３１ａ−１における判定を行なう際に用いる閾値を切り替えて設定するものであり、閾値設定部としての機能を有している。
具体的には、判定回路３１ａ−１における判定を行なう際に用いる閾値として、クロック位相引込み時においては遅延素子３１ａ−３からの２ビット分過去に入力された信号のサンプル値を設定するとともに、クロック位相追従時においては多値判定を行なうことができる値を設定するようになっている。
【０１１２】
これにより、判定回路３１ａ−１は、クロック位相引込み時及びクロック位相追従時における位相誤差を演算するための判定回路として共用化させることがえきる。
なお、上述のクロック位相追従時において行なわれる多値判定としては、例えば前述の第１参考例の場合と同様に、３値判定を行なうことができる。
【０１１３】
この場合においては、スイッチ３１ｉにより、判定回路３１ａ−１における判定を行なう際の閾値としては、例えば±１／２を設定することができる。
上述の構成により、本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置３０−３では、以下に示すように動作する。
即ち、クロック位相引込み・追従装置３０−３においては、ＦＩＲフィルタ１０６より入力される量子化信号ｙn（等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【０１１４】
ここで、上述のクロック位相の引込み処理を行なう際には、スイッチ３１ｉにより、過去の判定回路３１ａ−１の判定値を判定回路３１ａ−１にて判定を行なう際の閾値として設定する一方、クロック位相の追従処理を行なう際には、スイッチ３１ｉにより、例えば３値判定を行なうような値（±１／２）を閾値として設定する。
【０１１５】
このように、本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置によれば、スイッチ３１ｉをそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
（ｅ）第１実施形態の変形例の説明
上述の第１実施形態にかかるクロック位相引込み・追従装置においては、クロック位相引込み，クロック位相追従の双方の動作を行なう際に、ともにＦＩＲフィルタ１０６からの出力信号を、量子化信号として位相誤差Ｅτの演算に用いているが、これに限定されず、例えば位相引込み時にはＡ／Ｄ変換器１０５の出力信号を用いて位相誤差Ｅτを演算し、位相追従時にはＦＩＲフィルタ１０６からの出力信号を用いて位相誤差Ｅτを演算してもよい。
【０１１６】
換言すれば、本発明にかかるクロック位相引込み・追従装置においては、位相引込みが完了した時点においては、量子化が行なわれた後の所望の信号処理としてのＦＩＲフィルタ処理（等化処理）の結果として得られた信号から、クロック位相追従を行なうことができるのである。
例えば、第１実施形態にかかるクロック位相引込み・追従装置３０−１の機能を有する回路に、上述の如き位相引込み時／位相追従時において位相誤差Ｅτを演算する際の量子化信号の切替を適用すれば、図１８に示すようなクロック位相引込み・追従装置３０−４を構成することができる。
【０１１７】
ここで、この図１８に示すクロック位相引込み・追従装置３０−４は、前述の第１実施形態の場合とほぼ同様の機能を有する判定回路３１ａ−２，遅延素子３１ｂ−１，３１ｂ−２及びスイッチ３１ｅをそなえるとともに、判定回路３５及びスイッチ３６−１，３６−２をそなえている。なお、図１８中、図６と同一の符号は、ほぼ同様の部分を示している。
【０１１８】
ここで、判定回路３１ａ−１は、Ａ／Ｄ変換器１０５にて量子化処理の施された信号（ｙn ′；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 を閾値として２値判定するものである。また、判定回路３１ａ−２は、上述の量子化信号ｙn について、符号判定用に設定された値「０」を閾値として２値判定（正負の符号判定）するものである。
【０１１９】
また、スイッチ３１ｅは、ディスクコントローラ２４からの制御信号に基づいて、判定回路３１ａ−１からの方路Ｓ１か又は判定回路３１ａ−２からの方路Ｓ２を切り替えることにより、上述の判定回路３１ａ−１における閾値を選択するものである。
即ち、スイッチ３１ｅが方路Ｓ１に切り替えられた場合には、判定回路３１ａ−１における過去の判定値を閾値として選択する一方、方路Ｓ２に切り替えられた場合には、判定回路３１ａ−２における符号判定値を閾値として選択するようになっている。
【０１２０】
また、判定回路３５は、ＦＩＲフィルタ１０６からの量子化信号について、予め設定された閾値（±１／２）により位相追従用の多値（この場合には３値）の判定を行なうものである。
さらに、スイッチ３６−１は、例えばディスクコントローラ２４からの制御を受けて、Ａ／Ｄ変換器１０５からの出力信号及びＦＩＲフィルタ１０６からの出力信号のうちで、位相引込み時にはＡ／Ｄ変換器１０５からの出力信号を選択して出力する一方、位相追従時にはＦＩＲフィルタ１０６からの出力信号を選択して出力するものである。
【０１２１】
同様に、スイッチ３６−２は、例えばディスクコントローラ２４からの制御を受けて、判定回路３１ａ−１からの判定値及び判定回路３５からの判定値のうちで、位相引込み時には判定回路３１ａ−１からの判定値を選択して出力し、位相追従時には判定回路３５からの判定値を選択して出力するようになっている。
これにより、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値が初期化される一方、位相引込み時においては、スイッチ３６−１，３６−２により、Ａ／Ｄ変換器１０５からの出力信号及び判定回路３１ａ−１からの判定値が選択されることにより、位相誤差Ｅτを演算することができる。
【０１２２】
同様に、位相追従時には、スイッチ３６−１，３６−２により、ＦＩＲフィルタ１０６からの出力信号及び判定回路３５からの判定値を用いて位相誤差Ｅτを演算することができる。
従って、本変形例によれば、ＦＩＲフィルタ１０６によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にＰＬＬループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【０１２３】
また、上述の第１実施形態にかかるクロック位相引込み・追従装置においては、位相誤差演算部における判定回路として、入力される量子化信号について単純にレベル判定を行なう判定回路を用いているが、本発明によれば、応答速度がそれほど問題とならない追従動作の場合に、最尤検出器１１１からの出力を位相誤差Ｅτの演算の際の判定値として用いることができる。
【０１２４】
具体的には、第１実施形態にかかるクロック位相引込み・追従装置３０−１と同様の機能を有する回路に、上述の如き位相追従時における位相誤差Ｅτを演算する際の判定値を、最尤検出器１１１からの検出信号を用いることにより、図１９に示すようなクロック位相引込み・追従装置３０−５を構成することができる。
【０１２５】
なお、この図１９に示すクロック位相引込み・追従装置３０−５は、前述の図１８に示すもの（符号３０−４）に比して、判定回路３５の判定値でなく、最尤検出器１１１からの検出信号を位相誤差Ｅτの演算に用いている点のみが異なっている。ここで、図１９中、図１８と同一の符号は同様の部分を示している。
また、３７は遅延素子であり、この遅延素子３７は、スイッチ３６−１に入力されるＦＩＲフィルタ１０６からの出力信号ｙn と、スイッチ３６−２に入力される最尤検出器１１１からの出力信号Ｙn とを同期させるためのものであって、ＦＩＲフィルタ１０６からの出力信号について、最尤検出器１１１による最尤検出処理に必要な時間分遅延させて出力するものである。
【０１２６】
これにより、この図１９に示すクロック位相引込み・追従装置３０−１′においては、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値を初期化した後に、位相引込みを行なうことができる一方、クロック位相追従を行なう際には、演算部３１ｆにおいて、最尤検出器１１１からの検出結果及びＦＩＲフィルタ１０６からの量子化信号のサンプル値を用いて位相誤差Ｅτを演算することができる。
【０１２７】
従って、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値を初期化することができるので、位相引込みに要する時間を短縮させることができるほか、クロック位相追従を行なう際には、演算部３１ｆにおいて、最尤検出器１１１からの検出結果を判定値として位相誤差Ｅτを演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
【０１２８】
なお、上述の図１９に示すクロック位相引込み・追従装置３０−１′において、最尤検出器１１１からの出力が（０，１）である場合には、量子化信号について正負の符号判定を行なって、その旨を示す信号についても出力する機能部をそなえることにより、最尤検出器１１１からの出力を用いて３値判定結果（＋１，０，−１）を得ることができる。
【０１２９】
ところで、上述の第１実施形態にかかる位相引込み・追従装置においては、位相引込みを行なった場合及び位相追従を行なった場合には、それぞれ図２０（ｂ）に示すような位相誤差特性（Ｐ１），（Ｐ２）を有している。即ち、この図２０（ｂ）に示すように、位相引込みを行なった場合の方が、位相追従を行なった場合よりも誤差の最大値が２倍程度大きい。
【０１３０】
例えば、Ａ／Ｄ変換器１０５に入力されるプレフィルタ１０４出力（アナログ信号）が、図２０（ａ）に示すレベルにある場合には、Ａ／Ｄ変換器１０５では例えば量子化信号としての６ビットのディジタル信号に変換して出力するようになっている。
また、位相誤差演算部にて演算される位相誤差Ｅτは、位相引込み時(Acquisition Mode)においては少なくとも最大値が７ビット以上のデータを有しているが（図２０（ｂ）における（Ｐ１）参照）、位相追従時(Tracking Mode）においては、６ビットのデータ（図２０（ｂ）における（Ｐ２）参照）を有している。
【０１３１】
即ち、位相引込み時のＤ／Ａ変換器１０８におけるＤ／Ａ変換処理の際のビット幅を位相誤差Ｅτの最大値に合わせると、追従時のＤ／Ａ変換処理においては、引込み時の１／２程度のビット幅で済むためＤ／Ａ変換器１０８の約半分の回路が動作しない無駄なものとなる。
これに対して、例えば図２１に示すように、位相誤差演算部３１からの位相誤差情報Ｅτの最大値を、位相引込みに影響が生じない範囲で制限するリミッタ回路３７を、Ｄ／Ａ変換器１０８の前段に設ければ、位相引込みの回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することができる。
【０１３２】
ここで、リミッタ回路３７は、位相誤差演算部３１から入力される位相誤差情報Ｅτ（ｎ＋１ビット；ｎは任意の自然数）についてリミッタ処理を施すことにより、下位ｍビット（ｍはｎ＋１よりも小さい自然数）のみを後段のＤ／Ａ変換器１０８に出力するものであり、これにより、ｎ＋１ビットの位相誤差情報Ｅτを、ｎ＋１ビットよりも少ないｍビットとすることができる。
【０１３３】
従って、本発明によれば、位相引込みにおける回路性能を維持しながらＤ／Ａ変換器１０８にて扱うビット数を減少させることができるので、Ｄ／Ａ変換器１０８としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
さらに、上述の第１実施形態にかかるクロック位相引込み・追従装置において、例えば図２２に示すように、１／２乗算回路３８及びスイッチ３９を、Ｄ／Ａ変換器１０８の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【０１３４】
ここで、１／２乗算回路３８は、位相誤差演算部３１からの位相誤差情報Ｅτに対して１／２を乗算することにより、位相誤差演算部３１からの位相誤差情報Ｅτのビット数（ｎ＋１ビット）をｎビットに制限するものであり、ビット数制限部としての機能を有している。
また、スイッチ３９は、例えばディスクコントローラ２４からの位相引込み／追従切替信号Ｑを制御信号として入力されて、位相引込み時又は位相追従時におけるＤ／Ａ変換器１０８に対する位相誤差情報Ｅτ（ビットデータ）を選択的に切り替えて出力するものである。
【０１３５】
具体的には、スイッチ３９は、切替信号Ｑに基づいて、位相引込み時には１／２乗算回路３８にてビット数が制限された位相誤差情報（位相誤差演算部３１からの位相誤差Ｅτがｎ＋１ビットであるのに対してｎビット）を選択的に出力する一方、位相追従時には位相誤差演算部３１からの位相誤差情報を選択的に（上位１ビットを無視して）出力するものである。従って、スイッチ３９は位相誤差情報選択部として機能することになる。
【０１３６】
即ち、位相引込み時は、位相追従時に比して位相誤差Ｅτは大きくなるが、位相追従時ほど位相誤差の精度は要求されないため、１／２乗算回路３８にて乗算されたものを用いて位相制御を行なっても差し支えないのである。
さらに、位相追従時のＤ／Ａ変換処理においては、位相誤差Ｅτのビット幅は、位相引込み時の１／２程度で済むため、上位１ビットを無視しても差し支えない。
【０１３７】
従って、図２２に示す本発明によれば、位相引込み時における位相誤差情報Ｅτのビット数を、位相引込みに要求される回路性能を維持しながらｎビットに制限することができる一方、追従時においては上位１ビットを無視して下位ｎビットのみをそのまま出力することにより、Ｄ／Ａ変換器１０８にて扱うビット数をｎビットに減少させることができるので、Ｄ／Ａ変換器１０８としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１３８】
さらに、上述の各実施形態にかかるクロック位相引込み・追従装置において、例えば図２３に示すように、２-(n-m+1)乗算回路３８Ａ，リミッタ３７及びスイッチ４０を、Ｄ／Ａ変換器１０８の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【０１３９】
ここで、２-(n-m+1)乗算回路３８は、位相誤差演算部３１からの位相誤差情報Ｅτに対して２-(n-m+1)を乗算することにより、位相誤差演算部３１からの位相誤差情報Ｅτのビット数（ｎ＋１ビット）をｍビットに制限するものであり、ビット数制限部としての機能を有している。
さらに、リミッタ回路３７は、位相誤差演算部３１から入力される位相誤差情報Ｅτ（ｎ＋１ビット；ｎは任意の自然数）の最大値を制限するリミッタ処理を施すことにより、下位ｍビット（ｍはｎ＋１よりも小さい自然数）のみを後段のＤ／Ａ変換器１０８に出力するものであり、これにより、ｎ＋１ビットの位相誤差情報Ｅτを、ｎ＋１ビットよりも少ないｍビットとすることができる。
【０１４０】
また、スイッチ４０は、例えばディスクコントローラ２４からの位相引込み／追従切替信号Ｑを制御信号として入力されて、位相引込み時又は位相追従時におけるＤ／Ａ変換器１０８に対する位相誤差情報Ｅτ（ビットデータ）を選択的に切り替えて出力するものである。
具体的には、スイッチ４０は、切替信号Ｑに基づいて、位相引込み時には２-(n-m+1)乗算回路３８にてビット数が制限された位相誤差情報を選択的に出力する一方、位相追従時にはリミッタ回路３７からの位相誤差情報を選択的に出力するものである。これにより、スイッチ４０は位相誤差情報選択部として機能することになる。
【０１４１】
従って、図２３に示す本発明によれば、位相引込み時における位相誤差情報Ｅτのビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、Ｄ／Ａ変換器１０８にて扱うビット数をｍビットに減少させることができるので、Ｄ／Ａ変換器１０８としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１４２】
なお、上述の図２１〜図２３に示すリミッタ回路３７，１／２乗算部３８，スイッチ３９及び２-(n-m+1)乗算回路３８Ａは、前述のいずれの実施形態にかかるクロック位相引込み・追従装置のＤ／Ａ変換器１０８の前段に設けることができ、このようにしても各実施形態の場合と同様の利点を得ることができることはいうまでもない。
【０１４３】
（ｆ）その他
上述の各実施形態においては、入力信号としてのプレフィルタ１０４出力を量子化する量子化部としてＡ／Ｄ変換器を用いているが、この他に、アナログ信号を一定時間保持するサンプルホルダを用いることもできる。
また、上述の各実施形態においては、本発明について磁気記録装置におけるデータ読み出しの際に適用した場合を説明しているが、これに限定されず、例えば通信装置における受信信号再生を行なう際のクロック位相引込み・追従に本発明を適用してもよく、このようにしても上述の各実施形態の場合とほぼ同様の利点を得ることができる。
【０１４４】
【発明の効果】
以上詳述したように、本発明によれば、クロック位相引込み開始時において、位相誤差演算部にて位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【０１４５】
さらに、本発明によれば、互いに位相が異なる複数のクロックを発生するクロック発生部とクロック選択部とをそなえたことにより、量子化された信号のレベルに基づいて、２つの互いに逆相関係にあるクロックのいずれかを選択的に量子化部に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【０１４７】
さらに、本発明の関連発明のクロック位相追従・引込み装置によれば、逆相関係を有する２つのクロックを発生するクロック発生部，３値判定を行なう判定部，演算部及びクロック決定部とをそなえたことにより、位相誤差を演算する判定部としては一つの３値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
【０１４８】
また、本発明の関連発明のクロック位相引込み・追従装置によれば、スイッチ部をそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
さらに、本発明によれば、位相引込みが完了した時点においては、量子化が行なわれた後の等化処理の結果として得られた信号から、クロック位相追従を行なうことができるので、等化処理によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にＰＬＬループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【０１４９】
また、本発明によれば、クロック位相追従を行なう際に、位相誤差演算部が、最尤検出器からの検出結果及び信号のサンプル値を用いて位相誤差を演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
さらに、本発明によれば、リミッタ回路をディジタル／アナログ変換器の前段に設けたことにより、位相引込みにおける回路性能を維持しながらディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１５０】
また、本発明によれば、ビット数制限部と位相誤差情報選択部とをディジタル／アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながらｎビットに制限することができる一方、追従時においては上位ビットを無視して下位ビットのみをそのまま出力することにより、ディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１５１】
さらに、本発明によれば、ビット数制限部，リミッタ回路及び位相誤差情報選択部を、ディジタル／アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、ディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【図面の簡単な説明】
【図１】 本発明の原理ブロック図である。
【図２】 本発明の関連発明の原理ブロック図である。
【図３】 本発明の関連発明の原理説明図である。
【図４】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図である。
【図５】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し／書き込み機能に着目して示すブロック図である。
【図６】 本発明の第１実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図７】 （ａ），（ｂ）はともに本発明の第１実施形態の動作を説明するための図である。
【図８】 （ａ）〜（ｄ）はいずれも本発明の第１実施形態の動作を説明するための図である。
【図９】 本発明の第１実施形態の効果を説明するための図である。
【図１０】 本発明の第１実施形態の効果を説明するための図である。
【図１１】 本発明の第１参考例を示すブロック図である。
【図１２】 本発明の第２参考例を示すブロック図である。
【図１３】 本発明の第１実施形態の変形例を示すブロック図である。
【図１４】 本発明の第１実施形態の変形例の効果を説明するための図である。
【図１５】 本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図１６】 （ａ），（ｂ）はともに本発明の関連発明としての第２実施形態の動作を説明するための図である。
【図１７】 本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図１８】 本発明の第１実施形態の変形例を示すブロック図である。
【図１９】 本発明の第１実施形態の変形例を示すブロック図である。
【図２０】 （ａ），（ｂ）はともにクロック位相引込みとクロック位相追従による位相誤差の変化を説明するための図である。
【図２１】 本発明の第１実施形態の変形例を示すブロック図である。
【図２２】 本発明の第１実施形態の変形例を示すブロック図である。
【図２３】 本発明の第１実施形態の変形例を示すブロック図である。
【図２４】 ＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部の構成を示す図である。
【図２５】 磁気ディスク装置によるデータ読み出し動作を説明するための図である。
【図２６】 ＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部の要部構成の一例を示す図である。
【図２７】 （ａ）〜（ｅ）はいずれも図２６に示す要部構成を有するデータ読み出し部によりクロック位相の引込みを行なう際の状態を説明する図である。
【図２８】 （ａ），（ｂ）はいずれも図２６に示す要部構成を有するデータ読み出し部によりクロック位相の引込み動作を説明するための図である。
【符号の説明】
１ クロック位相引込み・追従装置
２ 位相誤差演算部
３ クロック発生部
４ 量子化部
５ クロック位相引込み・追従装置
６ 判定部
７ 演算部
８ クロック発生部
９ クロック決定部
１０ 量子化部
１１ 磁気ディスク装置
１１Ａ ディスクエンクロージャ
１１Ｂ ディスク信号処理部
１２ ヘッドＩＣ回路
１３ ヘッドアクチュエータ
１４ ヘッド
１５ カバー
１６ 磁気ディスク
１７ ＶＣＭ
１８ ＳＰＭ
１９ ライト変調回路
２０ リード変調回路
２１ パラレル／シリアル変換器
２２ シリアル／パラレル変換器
２３ インタフェース回路
２４ ディスクコントローラ
２５ 上位装置
３０−１ クロック位相引込み・追従装置
３１，３１Ａ〜３１Ｃ 位相誤差演算部
３１ａ−１，３３ 判定回路（判定部）
３１ａ−２ 判定回路（符号判定部）
３１ｂ−１〜３１ｂ−４ 遅延素子
３１ｃ−１，３１ｃ−２ 乗算器
３１ｄ 減算器
３１ｅ，３１ｇ，３１ｈ スイッチ（閾値設定部，スイッチ部）
３１ｆ 演算部
３１ｉ スイッチ（閾値設定部）
３２ クロック選択部
３２ａ 判定回路
３２ｂ 遅延素子
３２ｃ 制御回路
３２ｄ，３４ｄ，３６−１，３６−２ スイッチ
３４ クロック決定部
３４ａ 制御回路
３４ｂ スイッチ
３５ 判定回路
３７ リミッタ回路
３８ １／２乗算回路（ビット数制限部）
３８Ａ ２−（ｎ−ｍ＋１）乗算回路（ビット数制限部）
３９，４０ スイッチ（位相誤差情報選択部）
１００ データ読み出し部
１０１ ヘッド
１０２ プリアンプ
１０３ ＡＧＣ
１０４ プレフィルタ
１０５ Ａ／Ｄ変換器（アナログ／ディジタル変換器）
１０６ ＦＩＲフィルタ
１０７ 位相誤差計算回路
１０８ Ｄ／Ａ変換器（ディジタル／アナログ変換器）
１０９ ループフィルタ
１１０，１１０Ｄ ＶＣＯ（クロック発生部）
１１１ 最尤検出器
１１２ ＰＬＬ回路
【発明の属する技術分野】
本発明は、例えば磁気記録装置におけるデータ読み出しや、通信装置における受信信号再生を行なう際に用いて好適の、クロック位相引込み・追従装置に関する。
【０００３】
【従来の技術】
近年、ディスク上の磁気特性によりデータを記録する磁気記録装置としての磁気ディスク装置の記録再生方式としては、パーシャルレスポンスと最尤検出とを組み合わせたＰＲＭＬ(Partial Response Maximum Likelihood) が一般的に用いられている。即ち、このＰＲＭＬは、ディスク上へのデータの高密度記録には不可欠な信号処理技術であることが知られている。
【０００４】
図２４は上述のＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部１００の構成を示す図である。即ち、この図２４に示すように、ヘッド１０１により再生された信号（電気信号）の振幅は、プリアンプ１０２やＡＧＣ（Automatic Gain Control）１０３によって増幅される。
続いて、データ読み出し部１００においては、ＡＧＣ１０３からの信号についてプレフィルタ１０４やＦＩＲ(Finite Impulse Response）フィルタ１０６等の等化器によってパーシャルレスポンスのある一定の信号に等化され、最尤検出器１１１により「０」，「１」が判別されるようになっている。
【０００５】
ところで、プレフィルタ１０４は連続時間の信号処理回路としてのアナログフィルタであって、ＦＩＲフィルタ１０６は離散時間の信号処理回路としてのディジタルフィルタであり、これらのプレフィルタ１０４及びＦＩＲフィルタ１０６との間には、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器（ＡＤＣ）１０５が介装されている。換言すれば、このＡＤＣ１０５は、プレフィルタ１０４からの信号を量子化するようになっている。
【０００６】
なお、ＦＩＲフィルタ１０６以降が連続時間の信号処理回路（アナログ回路）である場合には、量子化回路としてはサンプルされたデータを一定時間保持しておくサンプルホルダが介装されるようになっている。
さらに、上述のＡＤＣ１０５においては、クロックに基づいてアナログ信号をディジタル信号に変換するようになっているが、このクロックの位相は、ＰＬＬ回路(Phase Locked Loop；位相同期回路）１１２により、ＦＩＲフィルタ回路１０６からの出力から所定タイミングで量子化を行なうことができるように調整されるようになっている。
【０００７】
これにより、ＰＬＬ回路１１２では、位相誤差計算回路１０７において、ＦＩＲフィルタ１０６にて等化された信号（ディジタル信号；ｙn ）から位相誤差Ｅτ（ＶＣＯ１１０にて発生するクロック位相と所望の量子化タイミングとの位相誤差）を算出する。
位相誤差計算回路１０７において算出された位相誤差Ｅτは、Ｄ／Ａ変換器（ＤＡＣ）１０８にてアナログ信号に変換されて、ループフィルタ１０９を介することによりクロックを発生する電圧制御発振器（ＶＣＯ）１１０に出力されるようになっている。
【０００８】
ＶＣＯ１１０は、ループフィルタ１０９からの位相誤差情報Ｅτを制御信号としてクロックを発生するようになっており、このクロックタイミング基づいて上述のＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理が行なわれるようになっている。
換言すれば、Ａ／Ｄ変換器１０５における量子化タイミングとして入力されるクロック位相を、ＰＬＬ回路１１２により、Ａ／Ｄ変換器１０５によるＡ／Ｄ変換後の信号からフィードバックして引込み及び追従することができるようになっている。
【０００９】
ここで、上述のクロック位相引込みとは、位相誤差計算回路１０７にて算出される位相誤差Ｅτが０付近で安定しない状態にあって、この位相誤差Ｅτが０付近となるようにＰＬＬ回路１１２が動作している状態のことであり、クロック位相追従とは、位相誤差計算回路１０７にて算出される位相誤差Ｅτが０付近で安定している状態であって、引続き位相誤差Ｅτが０付近となるようにＰＬＬ回路１１２が動作している状態のことである。
【００１０】
なお、上述のデータ読み出し部１００のＰＬＬ回路１１２においてクロック位相の引込み動作を行なう際には、図２５に示すように、ヘッド１０１において、ディスク上のある一定の周波数を記録したギャップ部（プリアンブル部；時点ｔ１〜ｔ３参照）で引込み動作を開始し（時点ｔ１参照）、データ部（時点ｔ４以降参照）が来る前に引込み動作を完了し（時点ｔ２参照）、追従動作に入る（時点ｔ２以降参照）。
【００１１】
ところで、上述の位相引込みを行なう際には、位相誤差計算回路１０７としては、図２６に示すようなものを用いることができることが知られている。
ここで、この図２６に示す位相誤差計算回路１０７は、判定回路１０７ａ，３つの遅延素子（Ｄ）１０７ｂ−１〜１０７ｂ−３，２つの乗算器１０７ｃ−１，１０７ｃ−２及び減算器１０７ｄをそなえて構成されている。
【００１２】
ここで、判定回路１０７ａは、Ａ／Ｄ変換器１０５及びＦＩＲフィルタ１０６にて量子化処理，等化処理の施された信号（ｙn ；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 をスレッショルド（閾値）として２値（＋１又は−１）に判定するヒステリシス型判定回路であって、判定結果をＹn として出力するようになっている。
【００１３】
また、遅延素子１０７ｂ−１〜１０７ｂ−３は、入力された信号を１ビット遅延させて出力するものである。即ち、遅延素子１０７ｂ−１は、ＦＩＲフィルタ１０６からの信号ｙn が入力される時点で１ビット過去の信号ｙn-1 を出力するようになっている。
同様に、遅延素子１０７ｂ−２は、判定回路１０７ａからの信号Ｙn が入力される時点で１ビット過去の信号Ｙn-1 を出力し、遅延素子１０７ｂ−３は、遅延素子１０７ｂ−２からの信号Ｙn-1 が入力される時点で１ビット過去の信号Ｙn-2 を判定回路１０７ａに対して出力するようになっている。
【００１４】
ところで、上述の遅延素子１０７ｂ−１，１０７ｂ−２，乗算器１０７ｃ−１，１０７ｃ−２及び減算器１０７ｄにより、以下に示す式（１）に示すような位相誤差Ｅτを演算により算出するようになっている。
Ｅτ＝ｙn-1 ・Ｙn −ｙn ・Ｙn-1 …（１）
なお、ＰＬＬ回路１１２にて位相引込みを開始した時点で位相誤差計算回路１０７に入力される信号を（ｙn-1 ，ｙn ）とすると、位相誤差計算回路１０７の演算で用いられる判定値（Ｙn-3 ，Ｙn-2 ）は初期設定値として任意〔例えば（＋１，＋１）〕に与えられるようになっている。
【００１５】
上述のごとく構成された位相誤差計算回路１０７を用いることにより、ＰＬＬ回路１１２においては、以下に示す図２７（ａ）〜図２７（ｄ）に示すような時系列上での状態遷移で位相引込みが行なわれる。この場合においても、初期設定値として（Ｙn-3 ，Ｙn-2 ）＝（＋１，＋１）が与えられている。
まず、図２７（ａ）に示すように、ＰＬＬ回路１１２にて位相引込みを開始した時点で位相誤差計算回路１０７に信号ｙn-1 （サンプル値は０．６）が入力されると（ｙn-1 に続く信号ｙn のサンプル値は１．２）、判定回路１０７ａからの対応する判定値は、それぞれＹn-1 ＝−１，Ｙn ＝＋１となる。従って演算結果としての位相誤差Ｅτは、１．８となる。
【００１６】
これにより、ＶＣＯ１１０においては、この位相誤差Ｅτ＝１．８が０となるように発生するクロックの位相が制御される。この場合においては、ＰＬＬ回路１１２は、位相を遅らす方向に動作する。換言すれば、ＰＬＬ回路１１２においては、Ｙn-1 とＹn はそれぞれ−１，＋１と判断されたため、これが本来の位置にくるように制御するのである。
【００１７】
その後、図２７（ｂ）に示すように、サンプル値（ｙn-1 ，ｙn ）＝（−０．２，１．４）が入力される状態（位相誤差Ｅτ＝＋１．２）を経て、図２７（ｃ）に示すような位相誤差Ｅτ＝０の状態となる。
しかしながら、この位相誤差計算回路１０７にて算出された位相誤差は、後段のループフィルタ１０９により積分されているので、このループフィルタ１０９を構成するコンデンサにたまった電荷をすぐ放電することはできず、図２７（ｄ）に示すような位相が遅れすぎた状態となってしまう。
【００１８】
従って、図２７（ｃ）に示すような位相誤差Ｅτ＝０となる状態は位相の引込みは完了せず、引続き位相引込みが行なわれて、図２７（ｄ）に示すような位相誤差Ｅτ＝−１．２の状態を経て、図２７（ｅ）に示すような位相引込みが完了した状態（位相誤差Ｅτ＝０）に落ちつく。
即ち、図２８（ａ）に示すように、サンプル値が（ｙb ，ｙb-1 ）の位置にある時は、位相τ及び位相誤差Ｅτは図２８（ｂ）に示す点ｂに相当する値となる。
【００１９】
この状態において、ＰＬＬ回路１１２をフィードバックループとして動作させることにより、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換タイミングが制御されて、サンプル値が位相τ及び位相誤差Ｅτは、点ｂ′に相当する値を経て点ａに近づき、位相引込みは完了する。このとき、サンプル値は図２８（ａ）に示す（ｙa-1 ，ｙa ）の位置に落ちつくことになる。
【００２０】
【発明が解決しようとする課題】
しかしながら、上述の図２６に示すような位相誤差計算回路を適用したＰＬＬ回路による位相引込み・追従手法においては、判定回路１０７ａによる判定値の初期値が任意に与えられるため、入力信号に基づいた初期化が行なわれておらず、位相引込みに不要な時間を要する場合があるという課題がある。
【００２１】
具体的には、図２８（ｂ）に示す位相誤差Ｅτを示す点ｂはｂ′を経て点ａに近づこうとするが、位相引込みに要する時間を考えた場合、点ａと同様に位相引込みが完了する点ｃに近づくようにＰＬＬ回路１１２を動作させた方が早期に位相引込みが完了することになる。なお、点ｃは位相が整数「２」（位相「０」の位置となる点ａから７２０°ずれた位置）であり、位相引込みは完了しているといえる。
【００２２】
特に、磁気ディスク装置等においては、位相引込みのために、データの前にギャップを記録するが（図２５の時点（ｔ１）〜（ｔ３）参照）、位相引込み時間が長くなると、データの読み出しまでの時間がかかり、レスポンス性能を劣化させるという課題がある。さらに、位相引込み時間が長くなることに対応してギャップ部を長くとれば余分な情報も記録しなければならなくなり、フォーマット効率も低下するという課題もある。
【００２３】
本発明は、このような課題に鑑み創案されたもので、位相引込みに要する時間を短縮させることができるようにした、クロック位相引込み・追従装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
図１は本発明の原理ブロック図で、この図１において、１はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置１は、入力信号に対して量子化部４にて量子化を行なうためのクロックの位相を、量子化が行なわれた、−１．５〜１．５の範囲の値を有する信号から引込み又は追従するものであり、位相誤差演算部２及びクロック発生部３とをそなえて構成されている。
【００２５】
ここで、位相誤差演算部２は、量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、クロック発生部３は、位相誤差演算部２にて演算された位相誤差情報に基づき、所定の位相において上述のクロックを発生するものである。
また、上述の位相誤差演算部２は、クロック位相引込み開始時において位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうように構成されている。
【００２６】
この場合においては、位相誤差演算部２を、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、上記クロック位相引込み開始時において、上記量子化が行なわれた信号に基づいて、判定部における判定を行なう際に用いる閾値を設定する閾値設定部をそなえて構成する。
また、上述の閾値設定部を、上記信号のサンプル値について予め設定された符号判定基準値との大小を判定し、符号判定結果として１又は−１を出力する符号判定部をそなえるとともに、上記クロック位相引込み開始時においては符号判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての符号判定結果である１又は−１を上記閾値として設定する一方、上記クロック位相引込み時には該判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を上記閾値として設定するスイッチ部をそなえるように構成する。
【００２８】
この場合においては、上記予め設定された符号判定基準値を、上記信号の正負の符号を判定しうる値とすることができる。
【００２９】
また、上述のクロック発生部を互いに位相が異なる複数のクロックを発生するように構成する一方で、量子化部にて量子化された信号のレベルに基づいて上記複数のクロックを選択的に量子化部に対して出力するクロック選択部をそなえて構成することができ、この場合においては、上記の互いに位相が異なる複数のクロックを、互いに逆相関係にある２つのクロックとすることができる。
【００３１】
また、図２は本発明の関連発明の原理ブロック図であり、この図２において、５はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置５は、量子化部１０にて入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものであり、判定部６，演算部７，クロック発生部８及びクロック決定部９をそなえて構成されている。
【００３２】
ここで、クロック発生部８は、互いに位相が異なる複数のクロックを発生するものであり、判定部６は、クロック発生部８からのクロックにより量子化が行なわれた信号を入力され、信号のサンプル値について予め設定された閾値により多値判定を行なうものである。
さらに、演算部７は、判定部における判定結果及び上記信号のサンプル値とを用いて、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、上記位相誤差情報をクロック発生部８に対する位相制御情報として出力するようになっている。
【００３３】
さらに、クロック決定部９は、上記クロック位相引込みが安定した時点で、判定部６からの判定結果に基づいて、上記複数のクロックのいずれかを上記クロック位相追従を行なうためのクロックとして決定するものである。
この場合においては、上記の互いに位相が異なる複数のクロックが、互いに逆相関係にある２つのクロックとするとともに、判定部６における閾値を３値判定を行なうような値に設定することもできる。
【００３４】
また、本発明の関連発明のクロック位相引込み・追従装置は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するクロック位相引込み・追従装置において、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算する位相誤差演算部と、位相誤差演算部にて演算された位相誤差情報に基づき、所定の位相において上記クロックを発生するクロック発生部とをそなえるとともに、位相誤差演算部が、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、判定部における判定を行なう際に用いる閾値として、上記クロック位相引込み時においては過去に入力された信号のサンプル値を設定するとともに、上記クロック位相追従時においては３値判定を行なうことができる値を設定する閾値設定部をそなえて構成されたことを特徴としている。
【００３５】
上述の本発明のクロック位相引込み・追従装置においては、上記位相引込みが完了した時点においては、上記量子化が行なわれた後の所望の信号処理の結果として得られた信号から、クロック位相追従を行なうように構成することができ、この場合においては、上記量子化が行なわれた後の所望の信号処理を、等化処理とすることができる。
さらに、上記等化処理が施された信号について最尤検出を行なう最尤検出器をそなえ、上記クロック位相追従を行なう際に、該位相誤差演算部が、該最尤検出器からの検出結果及び上記信号のサンプル値を用いて上記位相誤差を演算するように構成することもできる。
【００３６】
また、上述の本発明のクロック位相引込み・追従装置においては、上記入力信号を、アナログ信号からディジタル信号に変換するアナログ／ディジタル変換器により量子化する一方、位相誤差演算部からの位相誤差誤差情報について、ディジタル信号からアナログ信号に変換するディジタル／アナログ変換器が、クロック信号発生部の前段に設けることができる。
【００３７】
この場合においては、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路を、ディジタル／アナログ変換器の前段に設けることができる。
さらに、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、上記位相引込み時にはビット数制限部にてビット数が制限された位相誤差情報を選択的に出力する一方、上記位相追従時には位相誤差演算部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル／アナログ変換器の前段に設けることもできる。
【００３８】
また、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路と、上記位相引込み時にはビット数制限部からの位相誤差情報を選択的に出力する一方、上記位相追従時にはリミッタ回路部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル／アナログ変換器の前段に設けることもできる。
【００３９】
さらに、図３は本発明の関連発明の原理説明図であり、この図３は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引き込む位相引込み方法を示すものである。
ここで、この図３に示す位相引込み方法は、クロック信号に基づいて量子化された信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行なう判定ステップ（Ｓ１）と、判定ステップ（Ｓ１）の判定結果及び上記入力された信号のサンプル値を用いて、上記信号のサンプル位相に対する所定位相との位相誤差を演算する演算ステップ（Ｓ２）と、演算ステップ（Ｓ２）にて演算された位相誤差情報に基づいて、上記クロック信号の位相を制御する位相制御ステップ（Ｓ３）とをそなえるとともに、判定ステップ（Ｓ１）において判定を開始する際に、上記量子化された信号のサンプル値に応じて閾値を初期化する初期化ステップ（Ｓ４）をそなえている。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（ａ）本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の説明
図４は本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図であり、図５は本実施形態にかかる位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し／書き込み機能に着目して示すブロック図である。
【００４１】
本実施形態にかかる位相引込み・追従装置は、例えば図４，図５に示すようなＰＲＭＬを適用する磁気ディスク装置１１のデータ読み出し部としてのリード復調回路２０に適用しうるものである。
具体的には、リード復調部２０において、入力信号としてのリード読み出し信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従することで抽出するものである。
【００４２】
ここで、この図４に示す磁気ディスク装置１１は、ディスクエンクロージャ１１Ａ及びディスク信号処理部１１Ｂとをそなえて構成されている。
ディスクエンクロージャ１１Ａの中には、ヘッドＩＣ回路１２が設けられており、このヘッドＩＣ回路１２は、フレキシブルプリント基板に実装されている。また、１４はヘッドであり、このヘッド１４は前述の図２４における符号１０１に相当するもので、磁気ディスク１６上に磁気的変化として記録されたデータをアナログ電気信号として読み取り、ヘッドＩＣ回路１２に送られるようになっている。
【００４３】
なお、ディスクエンクロージャ１１Ａは、ディスク信号処理部１１Ｂからの指示を受けて、ヘッドアクチュエータ１３を駆動するボイスコイルモータ（ＶＣＭ）１７及び磁気ディスク１６を回転させるスピンドルモータ１８をそなえている。
ところで、ディスク信号処理部１１Ｂは、ライト変調回路１９，リード復調回路２０，パラレル／シリアル変換器２１，シリアル／パラレル変換器２２，インタフェース回路２３及びディスクコントローラ２４をそなえて構成されている。
【００４４】
一般には、装置全体の制御を行なうディスクコントローラと、記録再生時の細かな制御を行なうシーケンサとは別であるが、ここでは、これらをまとめてディスクコントローラと呼ぶ。
ここで、インタフェース回路２３は、磁気ディスク装置１１を収容する上位装置２５との間でやり取りされる読み出し／書き込みデータについてインタフェース処理を施すものであり、パラレル／シリアル変換器２１は、インタフェース回路２３からの書き込みデータについてパラレル信号からシリアル信号に変換するものである。
【００４５】
さらに、ライト変調回路１９は、パラレル／シリアル変換器２１からのパラレルの書き込みデータについてＲＬＬ(Run Length Limited)符号化で変調するものであり、変調された書き込みデータは、ヘッドＩＣ回路１２に出力されるようになっており、これにより、書き込みデータをヘッド１４を介して磁気ディスク１６に記録することができる。
【００４６】
また、リード復調回路２０は、磁気ディスク装置１１におけるデータ読み出し部を構成するもので、ヘッド１４及びヘッドＩＣ回路１２を介して入力された読み出しデータについてＰＲＭＬ方式で復調するものであり、クロック位相引込み・追従装置（ＰＬＬ回路；符号１１２参照）を除いて、基本的には前述の図２４に示すデータ読み出し部（符号１００参照）とほぼ同様の構成を有している。
【００４７】
なお、リード復調回路２０を構成するデータ読み出し部１００において、ＰＬＬ回路１１２以外の部分については、基本的に同様であるため、詳細な説明は省略する。
また、シリアル／パラレル変換器２２は、リード復調回路２０にて復調された読み出しデータについて、シリアルデータからパラレルデータに変換するものであり、変換された読み出しデータは、インタフェース回路２３を介して上位装置２５に出力されるようになっている。
【００４８】
さらに、ディスクコントローラ２４は、上述のライト変調回路１９，リード復調回路２０及びヘッドＩＣ回路１２を制御するものである。特に、リード復調回路２０における量子化部としてのＡ／Ｄ変換器１０５（図２４参照）におけるＡ／Ｄ変換処理を行なうためのクロック位相の同期状態を監視し、その状態に基づいて引込み制御又は追従制御を行なうものである。
【００４９】
上述の構成により、図４，図５に示す磁気ディスク装置１１においては、例えば磁気ディスク１６に記憶されたデータを読み出す際には、ヘッドＩＣ回路１２において、ディスクコントローラ２４からの制御信号を受けて所望のヘッド１４を選択するとともに、ディスク信号処理部１１Ｂからの指示によりＶＣＭ１７によりヘッドアクチュエータ１３を駆動してヘッド１４を所望のヘッド位置に移動させて、読み出し信号を電気信号として出力する。
【００５０】
ヘッド１４により読み出された読み出し信号は、リード復調回路２０においてＰＲＭＬ方式で復調されて（図２４の信号処理を参照）、シリアル信号に変換された後に、インタフェース回路２３を介して上位装置２５に出力される。
同様に、上位装置２５からのデータを磁気ディスク１６に書き込む（記録する）際には、インタフェース回路２３を介して入力された書き込みデータをパラレル信号に変換された後、ライト変調回路１９にて変調される。これにより、変調された書き込み信号は、ヘッドＩＣ回路１２及びヘッド１４を介して磁気ディスク１６上の所望の位置に記録される。
【００５１】
（ｂ１）第１実施形態の説明
図６は本発明の第１実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図６に示すクロック位相引込み・追従装置３０−１は、前述の磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
即ち、この図６に示すクロック位相引込み・追従装置３０−１は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【００５２】
ここで、クロック位相引込み・追従装置３０−１は、前述のＰＬＬ回路１１２と同様のＤ／Ａ変換器１０８，ループフィルタ１０９及びＶＣＯ１１０をそなえるとともに、位相誤差演算部３１をそなえて構成されている。
また、位相誤差演算部３１は、Ａ／Ｄ変換器１０５にて量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差Ｅτを演算するもので、Ｄ／Ａ変換器１０８は、位相誤差演算部３１にて演算された位相誤差Ｅτ（ディジタル信号）についてアナログ信号に変換するものである。
【００５３】
これにより、Ｄ／Ａ変換器１０８にて変換された位相誤差Ｅτを含むアナログ信号は、ループフィルタ１０９にて位相誤差情報のみが抽出されてＶＣＯ１１０に出力されるようになっている。
また、クロック発生部としてのＶＣＯ１１０は、後述の位相誤差演算部３１にて演算された位相誤差情報Ｅτに基づき、所定の位相においてクロックを発生するものである。このＶＣＯ１１０にて発生されたクロックに基づいて、量子化部としてのＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なうことができるようになっている。
【００５４】
なお、上述したように、クロック位相引込みとは、位相誤差演算部３１にて算出される位相誤差Ｅτが０付近で安定しない状態にあって、この位相誤差Ｅτが０付近となるように系が動作している状態のことであり、クロック位相追従とは、位相誤差演算部３１にて算出される位相誤差Ｅτが０付近で安定している状態であって、引続き位相誤差Ｅτが０付近となるように系が動作している状態のことである。
【００５５】
ところで、上述の位相誤差演算部３１は、２つの判定回路３１ａ−１，３１ａ−２，演算部３１ｆ及びスイッチ３１ｅをそなえて構成されている。
ここで、判定部としての判定回路３１ａ−１は、Ａ／Ｄ変換器１０５及びＦＩＲフィルタ１０６にて量子化処理及び等化処理の施された信号（ｙn ；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 をスレッショルド（閾値）として２値（＋１又は−１）に判定するヒステリシス型判定回路であって、判定結果をＹn として出力するようになっている。
【００５６】
さらに、判定回路３１ａ−２は、上述の等化処理の施された信号ｙn について予め設定された閾値（スレッショルド）としての「０」と比較し、この閾値よりも大きい場合には判定値として「１」を出力し、閾値よりも小さい場合には判定値として「−１」を出力するものである。
従って、この判定回路３１ａ−２は、量子化信号（量子化が行なわれた信号）のサンプル値について予め設定された符号判定基準値（この場合においては正負の符号を判定しうる値としての「０」）との大小を判定する符号判定部としての機能を有している。
【００５７】
なお、遅延素子（Ｄ）３１ｂ−４は、判定回路３１ａ−２からの判定値Ｙn が入力される時点で１ビット過去の信号Ｙn-1 をスイッチ３１ｅに対して出力するものである。
また、演算部３１ｆは、判定回路３１ａ−１又は判定回路３１ａ−２のいずれかからの判定結果及びＦＩＲフィルタ１０６からの信号のサンプル値とを用いて位相誤差Ｅτを演算し、上記演算結果をＤ／Ａ変換器１０８及びループフィルタ１０９を介してＶＣＯ１１０に出力する演算部として機能するものである。
【００５８】
具体的には、演算部３１ｆは、詳細には入力された信号を１ビット遅延させて出力する遅延素子（Ｄ）３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえて構成され、前述の式（１）に示すような位相誤差Ｅτを演算するようになっている。
また、スイッチ３１ｅは、ディスクコントローラ２４からの制御信号に基づいて、遅延素子３１ｂ−４からの方路Ｓ１か又は遅延素子３１ｂ−２からの方路Ｓ２のいずれかを切り替えることにより、上述の判定回路３１ａ−１における閾値を選択するためのものである。
【００５９】
具体的には、ディスクコントローラ２４からの制御信号に基づいて、クロック位相引込み開始時においては、判定回路３１ａ−２における過去の判定結果を閾値として選択するように切り替える一方（方路Ｓ１）、クロック位相引込み時においては、判定回路３１ａ−１における過去の判定結果をフィードバックして閾値として選択するように切り替えるようになっている（方路Ｓ２）。
【００６０】
なお、遅延素子（Ｄ）３１ｂ−３は、スイッチ３１ｅにて選択された判定値Ｙn-1 が入力される時点で、判定値Ｙn-1 に対して１ビット過去の判定値Ｙn-2 を判定回路３１ａに対して出力するものである。
従って、スイッチ３１ｅにおいて方路Ｓ１が選択された場合には、判定回路３１ａ−２における２ビット過去の判定値Ｙn-2 を判定回路３１ａ−１の閾値とすることができる一方、方路Ｓ２が選択された場合には、判定回路３１ａ−１における２ビット過去の判定値を判定回路３１ａ−１の閾値とすることができる。
【００６１】
換言すれば、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、判定回路３１ａ−１では、Ａ／Ｄ変換器１０５にて量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうようになっている。
上述のクロック位相引込み開始時の閾値については、ディスクコントローラ２４及びスイッチ３１ｅにより設定することができる。従って、これらの機能部により、クロック位相引込み開始時において、量子化が行なわれた信号に基づいて、判定回路３１ａ−１における判定を行なう際に用いる閾値を設定する閾値設定部として機能することになる。
【００６２】
さらに、クロック位相引込み時には、ディスクコントローラ２４及びスイッチ３１ｅにおいては、入力された量子化信号のサンプル値ｙnよりも過去に入力された量子化信号のサンプル値ｙn-2 についての判定結果を、閾値として設定するようになっている。
これにより、スイッチ３１ｅは、クロック位相引込み開始時においては判定回路３１ａ−２からの判定結果を判定回路３１ａ−１における閾値として設定する一方、クロック位相引込み時には量子化信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を、判定回路３１ａ−１における閾値として設定するスイッチ部として機能するようになっている。
【００６３】
なお、図６に示すクロック位相引込み・追従装置３０−１においては、図示しない位相追従用の回路部をそなえることもできる。
上述の構成により、本発明の第１実施形態にかかるクロック引込み・追従装置３０−１は、以下に示すように動作する。
即ち、ディスクコントローラ２４からの制御に基づいて、ＦＩＲフィルタ１０６より入力される量子化信号ｙn （等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【００６４】
ここで、クロック位相引込み・追従装置３０−１においてクロック位相引込みを開始するにあたっては、位相誤差演算部３１の判定回路３１ａ−１における判定を行なう際の閾値を、量子化された信号のサンプル値についての判定回路３１ａ−２からの判定値とすることにより初期化している。
即ち、初期化時においては、少なくとも２ビット周期の間は判定回路３１ａ−２からの判定値を選択するようにスイッチ３１ｅを切り替えるようになっている。これにより、判定回路３１ａ−１では、判定回路３１ａ−２からの判定値を閾値とした判定を行ない、演算部３１ｆで、判定回路３１ａ−１における判定値と入力される量子化信号とを用いて位相誤差Ｅτを演算して出力する。
【００６５】
ここで、上述の２ビット周期とは、判定回路３１ａ−２からの判定結果が２つの遅延素子３１ｂ−４，３１ｂ−３を介して判定回路３１ａ−１に入力される周期のことである。
なお、上述の初期化後の位相引込み時においては、判定回路３１ａ−１をヒステリシス型判定回路として動作させることにより、位相誤差Ｅτを演算している。
【００６６】
即ち、上述の初期化処理に引続き、位相引込み動作を行なう際には、位相誤差演算部３１では、判定回路３１ａ−１において、量子化信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行ない、この判定結果Ｙn ，Ｙn-1 及び量子化信号のサンプル値ｙn ，ｙn-1 を用いて、量子化信号ｙn のサンプル位相に対する所定位相との位相誤差Ｅτを演算する。
【００６７】
位相誤差演算部３１からの演算結果についてはＤ／Ａ変換器１０８，ループフィルタ１０９を介してＶＣＯ１１０に出力され、ＶＣＯ１１０ではこの位相誤差Ｅτを制御情報とし、Ｅτが０に向かう方向の位相でクロックを生成するように制御する。
これにより、図７（ａ）に示すように、サンプル値が（ｙb ，ｙb-1 ）の位置にあり、位相τ及び位相誤差Ｅτは図７（ｂ）に示す点ｂに相当する値にある場合において、上述の閾値の初期化処理を施した後に位相引込みを行なうことにより、点ｂは前述の図２８（ｂ）に示すように点ａに近づかず、位相引込み完了点としての点ｃに近づく。
【００６８】
即ち、クロック位相引込み・追従装置３０−１においては、図８（ａ）〜図８（ｄ）に示すような時系列上での状態遷移で位相引込みが行なわれる。即ち、図８（ａ）に示すように、初期閾値が実際のサンプル値による判定値Ｙn-3 ＝−１，Ｙn-2 ＝−１が用いられるため、初期の位相誤差ＥτはＥτ＝−０．６となり、その絶対値は前述の位相誤差計算回路１０７における同時期（図２７（ａ）参照）に比して小さくなる。
【００６９】
これにより、ループフィルタ１０９を構成するコンデンサにたまった電荷も少なくなるため、図８（ｃ）の段階での位相誤差Ｅτの行き過ぎ量も少なくなり、位相引込みを速めることができる。
即ち、前述の図２６にて示した位相誤差計算回路１０７を用いた場合には、位相引込みを開始してからの時間経過（Time；横軸）に対する位相誤差（Phase Error;理想的な位相からのずれ量）Ｅτは、図９に示すようになる。
【００７０】
ここで、位相引込み完了の条件を、位相ずれが１０％以内に収束した状態になるとすると、この図９に示すように、時点（ｔ１１）〜（ｔ１２）に示すような時間が位相引込みに必要となる。
これに対し、図６に示す位相誤差演算回路３１を用いることにより、位相引込みに要する時間は、図１０に示す時点（ｔ１３）〜（ｔ１４）に示すようになり、位相誤差計算回路１０７を用いた場合よりも位相誤差演算回路３１を用いた場合の方が早期に位相引込みが完了することになる（この図１０に示す場合では、図９の場合よりも１０ビット時間以上を短縮を図ることができる）。
【００７１】
このように、本発明の第１実施形態にかかるクロック位相引込み・追従装置によれば、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【００７２】
特に、第１実施形態においては、本発明のクロック位相引込み・追従装置３０−１を磁気ディスク装置１１に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【００７３】
（ｂ２）第１参考例の説明
上述の第１実施形態にかかる位相誤差演算部３１においては、位相引込み時の初期設定用の判定回路３１ａ−２をそなえているが、これに限定されず、例えば図１１に示す位相誤差演算部３１Ａのように、初期設定時の判定回路として、判定部としての判定回路３１ａ−１を共用化させることもできる。
【００７４】
このため、図１１に示す位相誤差演算部３１Ａは、前述の第１実施形態におけるものに比して、判定回路３１ａ−２，遅延素子３１ｂ−４及びスイッチ３１ｅを設けずに、スイッチ３１ｇをそなえている点が異なり、これ以外は基本的に同様の構成を有している。なお、図１１中、図６と同一の符号は、同様の部分を示している。
【００７５】
ここで、スイッチ３１ｇは、ディスクコントローラ２４からの制御を受けて、クロック位相引込み開始時には量子化信号のサンプル値における符号判定のための値（この場合においても、正負の符号判定のための値としての「０」）を判定回路３１ａ−１に設定する一方、位相引込み時には上述の量子化信号のサンプル値よりも過去に入力された信号のサンプル値を選択するものであり、スイッチ部としての機能を有している。
【００７６】
従って、第１参考例においても、クロック位相引込み開始時において、位相誤差演算部３１にて位相誤差Ｅτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことができるので、上述の第１実施形態におけるものと同様の利点があるほか、スイッチ３１ｇをそなえたことにより、判定回路を複数設ける必要がなくなり、回路規模の縮小化を図ることができる利点もある。
【００７７】
（ｂ３）第２参考例の説明
上述の第１参考例においては、スイッチ３１ｇにより、位相引込み開始時の判定回路３１ａ−１の閾値と、位相引込み時の判定回路３１ａ−１の閾値とを切り替えているが、これに限定されず、例えば図１２に示す位相誤差演算部３１Ｂのスイッチ３１ｈのように、上述の各閾値の他に、位相追従時の閾値についても切り替えて設定できるようにしてもよい。
【００７８】
スイッチ３１ｈは、上述の第１参考例におけるスイッチ３１ｇが有する機能を持ちながら、ディスクコントーラ２４からの制御を受けて、クロック位相引込みが完了すると、判定回路３１ａ−１の閾値をクロック位相追従用の閾値に切り替えて設定するようになっている。
ここで、上述のクロック位相追従用の閾値には３値判定を行なうことができる値としての±１／２が設定されるようになっており、この場合においては、判定回路３１ａ−１は、入力された量子化信号のサンプル値ｙnが−１／２より小さい場合「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きいの範囲にあれば「１」と判定するようになっている。
【００７９】
なお、図１２中、図６と同一の符号は、同様の部分を示している。
従って、第２参考例においても、上述の第１参考例におけるものと同様の利点があるほか、位相追従用の位相誤差演算の際に用いる判定値に、３値判定による判定結果を用いることができるので、位相追従のための判定回路についても、位相引込みの際の回路と共用化させながら、効果的に位相追従を行なうことができる利点がある。
【００８０】
（ｂ４）第１実施形態の変形例の説明
上述の第１実施形態及び参考例においては、ＶＣＯ１１０にて発生される単一位相のクロックに基づいて、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なっているが、例えば図１３に示すクロック位相引込み・追従装置３０−１１のように、ＶＣＯ１１０Ｄを互いに位相が異なる複数のクロックを発生するように構成するとともに、これら複数のクロックのうちでＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理に用いる最適なクロックを、量子化信号のレベルに基づいて選択するようにしてもよい。
【００８１】
また、この図１３に示すクロック位相引込み・追従装置３０−１１は、前述の第１実施形態におけるものに比して、上述のＶＣＯ１１０Ｄをそなえるとともに、クロック選択部３２をそなえている点が異なり、これ以外の構成については基本的に同様である。なお、図１３中、図６と同一の符号は同様の部分を示している。
【００８２】
ここで、ＶＣＯ１１０Ｄは、互いに位相が異なる複数のクロックとして、互いに逆相関係にある２つのクロックを発生するものであり、この２つのクロックのいずれかが後述するスイッチ３１ｋにて選択されてＡ／Ｄ変換器１０５によるＡ／Ｄ変換処理に用いられるようになっている。
さらに、クロック選択部３２は、Ａ／Ｄ変換器１０５にて量子化された信号のレベルに基づいて、ＶＣＯ１１０Ｄからの２つのクロックを選択的にＡ／Ｄ変換器１０５に対して出力するものであり、判定回路３２ａ，遅延素子（Ｄ）３２ｂ，制御回路３２ｃ及びスイッチ３２ｄをそなえて構成されている。
【００８３】
ここで、判定回路３２ａは、ＦＩＲフィルタ１０６からの量子化信号ｙn について、３値判定を行なうものであり、具体的には、入力された量子化信号のサンプル値ｙn が−１／２よりも小さい範囲にあれば「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きい範囲にあれば「１」と判定するようになっている。
【００８４】
また、遅延素子（Ｄ）３２ｂは、判定回路３２ｂからの判定値について１ビット分遅延させて制御回路３２ｃに出力するものである。従って、制御回路３２ｃでは、判定回路３２ａから判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とが同時に入力されるようになっている。
制御回路３２ｃは、上述の判定回路３２ａからの判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とを入力されて、判定値の絶対値（Ｙn ，Ｙn-1 ）が（１，１）である場合には「０」を制御信号として出力する一方、（０，１）あるいは（１，０）の場合には「１」を制御信号として出力するようになっており、例えば排他的論理和回路（ＥＸＯＲ）により構成することができる。
【００８５】
スイッチ３２ｄは、制御回路３２ｃからの制御信号に基づいてスイッチ切替動作を行ない、ＶＣＯ１１０Ｄからの２つのクロックのうちのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力するものである。具体的には、スイッチ３２ｄは、制御回路３２ｃからの制御信号が「０」の場合にはスイッチ切替動作を行なわず、制御信号が「１」の場合にはスイッチ切替動作を行なうようになっている。
【００８６】
換言すれば、制御回路３２ｃに入力される判定値が互いに同一の場合にはクロックを切り替えないが、判定値が（０，１）あるいは（１，０）のように互いに異なっている場合には、スイッチ３２ｄを逆側に結合することにより逆相のクロックに切り替えて出力するようになっているのである。
上述の構成により、クロック位相引込み動作を行なう際には、基本的に前述の第１実施形態の場合と同様に、位相誤差演算部３１にて演算された位相誤差Ｅτに基づいて、ＶＣＯ１１０Ｄのクロック位相が制御されているが、クロック選択部３２の制御回路３２ｃに入力される２つの判定値が互いに異なる場合には、スイッチ３２ｄの切替動作により、Ａ／Ｄ変換器１０５に出力するクロックを反転させている。
【００８７】
これにより、特に位相が０．５（１８０°）ずれている場合においては、クロックを反転させることができるので、クロックを反転しない場合よりも早く位相誤差Ｅτを０に近づけることができる。
即ち、本変形例にかかるクロック位相引込み・追従装置３０−１１を用いることにより、位相引込みに要する時間は、図１４に示す時点（ｔ１５）〜（ｔ１６）に示すようになり、位相引込みに要する時間を飛躍的に短縮させることができるのである。
【００８８】
従って、本変形例によれば、互いに位相が異なる複数のクロックを発生するＶＣＯ１１０Ｄとクロック選択部３２とをそなえたことにより、Ａ／Ｄ変換器１０５にて量子化された信号のレベルに基づいて、２つの互いに逆相関係にあるクロックのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【００８９】
なお、上述の変形例においては、ＶＣＯ１１０Ｄにおいては互いに逆相関係にある２つのクロックを生成しているが、これに限定されず、少なくとも互いに異なる位相の複数のクロックを生成して、クロック選択部３２により、これらのクロックのうちのいずれかを量子化信号のレベルに基づいて選択して出力してもよく、このようにしても、上述の変形例におけるものとほぼ同様の効果を得ることが期待できる。
【００９０】
（ｃ）関連発明としての第２実施形態の説明
図１５は本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図１５に示すクロック位相引込み・追従装置３０−２についても、前述の第１実施形態におけるものと同様に、図５に示す磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
【００９１】
即ち、この図１５に示すクロック位相引込み・追従装置３０−２は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【００９２】
ここで、クロック位相引込み・追従装置３０−２は、前述の第１実施形態におけるものとほぼ同様の機能を有するＤ／Ａ変換器１０８，ループフィルタ１０９及び演算部３１ｆをそなえるとともに、ＶＣＯ１１０Ｄ，判定回路３３及びクロック決定部３４をそなえて構成されている。なお、図１５中、図６と同一の符号は同様の部分を示している。
【００９３】
ＶＣＯ１１０Ｄは、前述の第１実施形態の変形例の場合と同様に、互いに逆相関係にある２つのクロックを発生するものであり、クロック発生部として機能するようになっている。
また、判定回路３３は、ＶＣＯ１１０Ｄからのクロックにより量子化が行なわれた信号（量子化信号）を入力され、この量子化信号のサンプル値について予め設定された閾値により多値判定を行なうものであり、判定部として機能するようになっている。
【００９４】
具体的には、判定回路３３は、入力される量子化信号ｙn について、予め設定された閾値±１／２により、３値判定を行なうものである。具体的には、判定回路３３は、入力された量子化信号のサンプル値ｙn が−１／２よりも小さい範囲にあれば「−１」と判定し、−１／２以上＋１／２以下の範囲にあれば「０」と判定し、＋１／２よりも大きい範囲にあれば「１」と判定するようになっている。
【００９５】
さらに、演算部３１ｆは、判定回路３３における判定結果及び量子化信号のサンプル値とを用いて、量子化信号の、所定の量子化タイミングに対する位相誤差Ｅτを演算し、位相誤差情報をＶＣＯ１１０Ｄに対する位相制御情報として出力するものであり、前述の第１実施形態の場合と同様の遅延素子３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえて構成されている。
【００９６】
また、クロック決定部３４は、クロック位相引込みが安定した時点で、判定回路３３からの判定結果に基づいて、ＶＣＯ１１０Ｄからの２つのクロックのいずれかをクロック位相追従を行なうためのクロックとして決定するものであり、制御回路３４ａ及びスイッチ３４ｂをそなえて構成されている。
制御回路３４ａは、上述の判定回路３３からの判定値Ｙn と判定値Ｙn の１ビット前の判定値Ｙn-1 とを入力されて、判定値の絶対値（Ｙn ，Ｙn-1 ）が（１，１）である場合には「０」を制御信号として出力する一方、（０，１）あるいは（１，０）の場合には「１」を制御信号として出力するようになっており、例えば排他的論理和回路（ＥＸＯＲ）により構成することができる。
【００９７】
スイッチ３４ｂは、例えばディスクコントローラ２４からの制御を受けて、クロック位相引込みが安定した時点で、制御回路３２ｃからの制御信号に基づいてスイッチ切替を行なって、ＶＣＯ１１０Ｄからの２つのクロックのうちのいずれかを選択的にＡ／Ｄ変換器１０５に対して出力するものである。
具体的には、スイッチ３４ｂは、制御回路３３からの制御信号が「０」の場合にはスイッチ切替動作を行なわず、制御信号が「１」の場合にはスイッチ切替動作を行なうようになっている。
【００９８】
上述の構成により、本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置３０−２は、以下に示すように動作する。
即ち、クロック位相引込み・追従装置３０−２においては、ＦＩＲフィルタ１０６より入力される量子化信号ｙn（等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【００９９】
ここで、クロック位相の引込み処理を行なう際には、判定回路３３において、量子化信号ｙn について予め設定された閾値（±１／２）により３値判定を行なう。この判定値を用いることにより、演算部３１ｆにおいて上述の第１実施形態の場合と同様に位相誤差Ｅτを演算する。
ところで、第２実施形態にかかるクロック位相引込み・追従装置３０−２を用ることにより、図１６（ａ）に示すような入力信号（プレフィルタ出力）が量子化された信号について演算された位相誤差Ｅτは、図１６（ｂ）に示すようになる。
【０１００】
即ち、この図１６（ｂ）に示すように、位相ずれが整数値でない、例えば０．５ずれている場合においても位相誤差は０となる場合がある。従って、３値判定を行なうことにより位相誤差Ｅτを演算してＶＣＯ１１０Ｄを制御すれば、例えば位相が０．５ずれたところ（図１６（ｂ）の横軸が＋０．５あるいは−０．５ずれている位置）でも位相誤差が０に落ち着くのである。
【０１０１】
これにより、位相が基準点Ａから整数値あるいは０．５ずれた状態において位相誤差Ｅτが０となって引込みが安定すると、判定回路３３からの判定結果に基づいて、ＶＣＯ１１０Ｄにて発生するクロックの相を切り替えることにより、位相の引込み動作を完了させることができる。
具体的には、制御回路３４ａにより判定値（Ｙn-1 ，Ｙn ）の絶対値が（１，１）の時はスイッチ３４ｂにて選択しているクロックを変えずに、その時選択されていたクロックの相をそのまま用いる一方、それ以外の時、即ち（０，１）か又は（１，０）の時にはスイッチ３４ｂを逆側に結合させることにより逆相のクロックを用いる。
【０１０２】
これにより、クロック位相引込み動作を完了させることができ、その後は安定的な位相追従動作に移行することができる。
このように、本発明の関連発明としての第２実施形態においても、逆相関係を有する２つのクロックを発生するＶＣＯ１１０Ｄ，３値判定を行なう判定回路３３，位相誤差Ｅτを演算する位相誤差演算部３１ｆをそなえるとともに、クロック位相引込みが安定した時点で、判定回路３３からの判定結果に基づいてＶＣＯ１１０Ｄにて発生する２つのクロックのうちのいずれかをクロック位相追従を行なうためのクロックとして決定するクロック決定部３４とをそなえたことにより、前述の第１実施形態の場合と同様に、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【０１０３】
特に、クロック位相引込み・追従装置３０−２を磁気ディスク装置１１に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【０１０４】
さらに、位相誤差を演算する判定回路としては一つの３値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
（ｄ）関連発明としての第３実施形態の説明
図１７は本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図１７に示すクロック位相引込み・追従装置３０−３についても、前述の第１，第２実施形態におけるものと同様に、図５に示す磁気ディスク装置１１のリード復調回路２０に適用しうるものである。
【０１０５】
即ち、この図１７に示すクロック位相引込み・追従装置３０−３は、前述の図２４に示すデータ読み出し部１００のＰＬＬ回路１１２として機能するものであり、入力信号としてのプレフィルタ１０４出力に対して、Ａ／Ｄ変換器１０５にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。なお、図１７中、図６と同一の符号は同様の部分を示している。
【０１０６】
ここで、この図１７に示すクロック位相引込み・追従装置３０−３は、判定回路３１ａ−１における判定の際に用いられる閾値として、予め任意の値を設定しておくとともに、位相追従用の閾値を切り替えるように構成されている。
このため、第３実施形態にかかるクロック位相引込み・追従装置３０−３は、位相誤差演算部３１Ｃ及びＶＣＯ１１０をそなえるとともに、前述の各実施形態におけるものと同様の機能を有するＤ／Ａ変換器１０８及びループフィルタ１０９をそなえて構成されている。
【０１０７】
ここで、位相誤差演算部３１Ｃは、量子化信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、ＶＣＯ１１０は、位相誤差演算部３１Ｃにて演算された位相誤差情報Ｅτに基づき、所定の位相においてＡ／Ｄ変換器１０５におけるＡ／Ｄ変換処理を行なうためのクロックを発生するものであり、クロック発生部としての機能を有している。
【０１０８】
ところで、位相誤差演算部３１Ｃは、判定回路３１ａ−１，演算部３１ｆ，遅延素子３１ｂ−３及びスイッチ３１ｉをそなえている。
判定回路３１ａ−１は、ＦＩＲフィルタ１０６からの量子化信号ｙn を入力され、この量子化信号ｙn のサンプル値について後述するスイッチ３１ｉにて設定される閾値との大小を判定するものであり、判定部として機能するようになっている。
【０１０９】
さらに、演算部３１ｆは、前述の第１実施形態の場合と同様に、判定回路３１ａ−１における判定結果及び量子化信号ｙn のサンプル値とを用いて位相誤差Ｅτを演算し、演算結果をＤ／Ａ変換器１０８及びループフィルタ１０９を介してＶＣＯ１１０に出力するものであり、遅延素子３１ｂ−１，３１ｂ−２，乗算器３１ｃ−１，３１ｃ−２及び減算器３１ｄをそなえている。
【０１１０】
ところで、遅延素子３１ｂ−３は、判定回路３１ａ−１における判定値Ｙn-1(１ビット遅延されている）を遅延素子３１ｂ−２から入力されて、これをさらに１ビット分遅延させるものである。従って、遅延素子３１ｂ−３では、判定回路３１ａ−１における２ビット分遅延された判定値Ｙn-2 を出力するようになっている。
【０１１１】
さらに、スイッチ３１ｉは、ディスクコントローラ２４からの制御を受けて、判定回路３１ａ−１における判定を行なう際に用いる閾値を切り替えて設定するものであり、閾値設定部としての機能を有している。
具体的には、判定回路３１ａ−１における判定を行なう際に用いる閾値として、クロック位相引込み時においては遅延素子３１ａ−３からの２ビット分過去に入力された信号のサンプル値を設定するとともに、クロック位相追従時においては多値判定を行なうことができる値を設定するようになっている。
【０１１２】
これにより、判定回路３１ａ−１は、クロック位相引込み時及びクロック位相追従時における位相誤差を演算するための判定回路として共用化させることがえきる。
なお、上述のクロック位相追従時において行なわれる多値判定としては、例えば前述の第１参考例の場合と同様に、３値判定を行なうことができる。
【０１１３】
この場合においては、スイッチ３１ｉにより、判定回路３１ａ−１における判定を行なう際の閾値としては、例えば±１／２を設定することができる。
上述の構成により、本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置３０−３では、以下に示すように動作する。
即ち、クロック位相引込み・追従装置３０−３においては、ＦＩＲフィルタ１０６より入力される量子化信号ｙn（等化処理の施された信号）から、Ａ／Ｄ変換器１０５におけるＡ／Ｄ変換処理（量子化処理）を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【０１１４】
ここで、上述のクロック位相の引込み処理を行なう際には、スイッチ３１ｉにより、過去の判定回路３１ａ−１の判定値を判定回路３１ａ−１にて判定を行なう際の閾値として設定する一方、クロック位相の追従処理を行なう際には、スイッチ３１ｉにより、例えば３値判定を行なうような値（±１／２）を閾値として設定する。
【０１１５】
このように、本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置によれば、スイッチ３１ｉをそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
（ｅ）第１実施形態の変形例の説明
上述の第１実施形態にかかるクロック位相引込み・追従装置においては、クロック位相引込み，クロック位相追従の双方の動作を行なう際に、ともにＦＩＲフィルタ１０６からの出力信号を、量子化信号として位相誤差Ｅτの演算に用いているが、これに限定されず、例えば位相引込み時にはＡ／Ｄ変換器１０５の出力信号を用いて位相誤差Ｅτを演算し、位相追従時にはＦＩＲフィルタ１０６からの出力信号を用いて位相誤差Ｅτを演算してもよい。
【０１１６】
換言すれば、本発明にかかるクロック位相引込み・追従装置においては、位相引込みが完了した時点においては、量子化が行なわれた後の所望の信号処理としてのＦＩＲフィルタ処理（等化処理）の結果として得られた信号から、クロック位相追従を行なうことができるのである。
例えば、第１実施形態にかかるクロック位相引込み・追従装置３０−１の機能を有する回路に、上述の如き位相引込み時／位相追従時において位相誤差Ｅτを演算する際の量子化信号の切替を適用すれば、図１８に示すようなクロック位相引込み・追従装置３０−４を構成することができる。
【０１１７】
ここで、この図１８に示すクロック位相引込み・追従装置３０−４は、前述の第１実施形態の場合とほぼ同様の機能を有する判定回路３１ａ−２，遅延素子３１ｂ−１，３１ｂ−２及びスイッチ３１ｅをそなえるとともに、判定回路３５及びスイッチ３６−１，３６−２をそなえている。なお、図１８中、図６と同一の符号は、ほぼ同様の部分を示している。
【０１１８】
ここで、判定回路３１ａ−１は、Ａ／Ｄ変換器１０５にて量子化処理の施された信号（ｙn ′；ディジタル信号）を入力され、その信号レベル（サンプル値）を過去（２ビット前）の判定値Ｙn-2 を閾値として２値判定するものである。また、判定回路３１ａ−２は、上述の量子化信号ｙn について、符号判定用に設定された値「０」を閾値として２値判定（正負の符号判定）するものである。
【０１１９】
また、スイッチ３１ｅは、ディスクコントローラ２４からの制御信号に基づいて、判定回路３１ａ−１からの方路Ｓ１か又は判定回路３１ａ−２からの方路Ｓ２を切り替えることにより、上述の判定回路３１ａ−１における閾値を選択するものである。
即ち、スイッチ３１ｅが方路Ｓ１に切り替えられた場合には、判定回路３１ａ−１における過去の判定値を閾値として選択する一方、方路Ｓ２に切り替えられた場合には、判定回路３１ａ−２における符号判定値を閾値として選択するようになっている。
【０１２０】
また、判定回路３５は、ＦＩＲフィルタ１０６からの量子化信号について、予め設定された閾値（±１／２）により位相追従用の多値（この場合には３値）の判定を行なうものである。
さらに、スイッチ３６−１は、例えばディスクコントローラ２４からの制御を受けて、Ａ／Ｄ変換器１０５からの出力信号及びＦＩＲフィルタ１０６からの出力信号のうちで、位相引込み時にはＡ／Ｄ変換器１０５からの出力信号を選択して出力する一方、位相追従時にはＦＩＲフィルタ１０６からの出力信号を選択して出力するものである。
【０１２１】
同様に、スイッチ３６−２は、例えばディスクコントローラ２４からの制御を受けて、判定回路３１ａ−１からの判定値及び判定回路３５からの判定値のうちで、位相引込み時には判定回路３１ａ−１からの判定値を選択して出力し、位相追従時には判定回路３５からの判定値を選択して出力するようになっている。
これにより、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値が初期化される一方、位相引込み時においては、スイッチ３６−１，３６−２により、Ａ／Ｄ変換器１０５からの出力信号及び判定回路３１ａ−１からの判定値が選択されることにより、位相誤差Ｅτを演算することができる。
【０１２２】
同様に、位相追従時には、スイッチ３６−１，３６−２により、ＦＩＲフィルタ１０６からの出力信号及び判定回路３５からの判定値を用いて位相誤差Ｅτを演算することができる。
従って、本変形例によれば、ＦＩＲフィルタ１０６によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にＰＬＬループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【０１２３】
また、上述の第１実施形態にかかるクロック位相引込み・追従装置においては、位相誤差演算部における判定回路として、入力される量子化信号について単純にレベル判定を行なう判定回路を用いているが、本発明によれば、応答速度がそれほど問題とならない追従動作の場合に、最尤検出器１１１からの出力を位相誤差Ｅτの演算の際の判定値として用いることができる。
【０１２４】
具体的には、第１実施形態にかかるクロック位相引込み・追従装置３０−１と同様の機能を有する回路に、上述の如き位相追従時における位相誤差Ｅτを演算する際の判定値を、最尤検出器１１１からの検出信号を用いることにより、図１９に示すようなクロック位相引込み・追従装置３０−５を構成することができる。
【０１２５】
なお、この図１９に示すクロック位相引込み・追従装置３０−５は、前述の図１８に示すもの（符号３０−４）に比して、判定回路３５の判定値でなく、最尤検出器１１１からの検出信号を位相誤差Ｅτの演算に用いている点のみが異なっている。ここで、図１９中、図１８と同一の符号は同様の部分を示している。
また、３７は遅延素子であり、この遅延素子３７は、スイッチ３６−１に入力されるＦＩＲフィルタ１０６からの出力信号ｙn と、スイッチ３６−２に入力される最尤検出器１１１からの出力信号Ｙn とを同期させるためのものであって、ＦＩＲフィルタ１０６からの出力信号について、最尤検出器１１１による最尤検出処理に必要な時間分遅延させて出力するものである。
【０１２６】
これにより、この図１９に示すクロック位相引込み・追従装置３０−１′においては、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値を初期化した後に、位相引込みを行なうことができる一方、クロック位相追従を行なう際には、演算部３１ｆにおいて、最尤検出器１１１からの検出結果及びＦＩＲフィルタ１０６からの量子化信号のサンプル値を用いて位相誤差Ｅτを演算することができる。
【０１２７】
従って、前述の第１実施形態の場合と同様に、位相引込み開始時には判定回路３１ａ−１における閾値を初期化することができるので、位相引込みに要する時間を短縮させることができるほか、クロック位相追従を行なう際には、演算部３１ｆにおいて、最尤検出器１１１からの検出結果を判定値として位相誤差Ｅτを演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
【０１２８】
なお、上述の図１９に示すクロック位相引込み・追従装置３０−１′において、最尤検出器１１１からの出力が（０，１）である場合には、量子化信号について正負の符号判定を行なって、その旨を示す信号についても出力する機能部をそなえることにより、最尤検出器１１１からの出力を用いて３値判定結果（＋１，０，−１）を得ることができる。
【０１２９】
ところで、上述の第１実施形態にかかる位相引込み・追従装置においては、位相引込みを行なった場合及び位相追従を行なった場合には、それぞれ図２０（ｂ）に示すような位相誤差特性（Ｐ１），（Ｐ２）を有している。即ち、この図２０（ｂ）に示すように、位相引込みを行なった場合の方が、位相追従を行なった場合よりも誤差の最大値が２倍程度大きい。
【０１３０】
例えば、Ａ／Ｄ変換器１０５に入力されるプレフィルタ１０４出力（アナログ信号）が、図２０（ａ）に示すレベルにある場合には、Ａ／Ｄ変換器１０５では例えば量子化信号としての６ビットのディジタル信号に変換して出力するようになっている。
また、位相誤差演算部にて演算される位相誤差Ｅτは、位相引込み時(Acquisition Mode)においては少なくとも最大値が７ビット以上のデータを有しているが（図２０（ｂ）における（Ｐ１）参照）、位相追従時(Tracking Mode）においては、６ビットのデータ（図２０（ｂ）における（Ｐ２）参照）を有している。
【０１３１】
即ち、位相引込み時のＤ／Ａ変換器１０８におけるＤ／Ａ変換処理の際のビット幅を位相誤差Ｅτの最大値に合わせると、追従時のＤ／Ａ変換処理においては、引込み時の１／２程度のビット幅で済むためＤ／Ａ変換器１０８の約半分の回路が動作しない無駄なものとなる。
これに対して、例えば図２１に示すように、位相誤差演算部３１からの位相誤差情報Ｅτの最大値を、位相引込みに影響が生じない範囲で制限するリミッタ回路３７を、Ｄ／Ａ変換器１０８の前段に設ければ、位相引込みの回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することができる。
【０１３２】
ここで、リミッタ回路３７は、位相誤差演算部３１から入力される位相誤差情報Ｅτ（ｎ＋１ビット；ｎは任意の自然数）についてリミッタ処理を施すことにより、下位ｍビット（ｍはｎ＋１よりも小さい自然数）のみを後段のＤ／Ａ変換器１０８に出力するものであり、これにより、ｎ＋１ビットの位相誤差情報Ｅτを、ｎ＋１ビットよりも少ないｍビットとすることができる。
【０１３３】
従って、本発明によれば、位相引込みにおける回路性能を維持しながらＤ／Ａ変換器１０８にて扱うビット数を減少させることができるので、Ｄ／Ａ変換器１０８としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
さらに、上述の第１実施形態にかかるクロック位相引込み・追従装置において、例えば図２２に示すように、１／２乗算回路３８及びスイッチ３９を、Ｄ／Ａ変換器１０８の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【０１３４】
ここで、１／２乗算回路３８は、位相誤差演算部３１からの位相誤差情報Ｅτに対して１／２を乗算することにより、位相誤差演算部３１からの位相誤差情報Ｅτのビット数（ｎ＋１ビット）をｎビットに制限するものであり、ビット数制限部としての機能を有している。
また、スイッチ３９は、例えばディスクコントローラ２４からの位相引込み／追従切替信号Ｑを制御信号として入力されて、位相引込み時又は位相追従時におけるＤ／Ａ変換器１０８に対する位相誤差情報Ｅτ（ビットデータ）を選択的に切り替えて出力するものである。
【０１３５】
具体的には、スイッチ３９は、切替信号Ｑに基づいて、位相引込み時には１／２乗算回路３８にてビット数が制限された位相誤差情報（位相誤差演算部３１からの位相誤差Ｅτがｎ＋１ビットであるのに対してｎビット）を選択的に出力する一方、位相追従時には位相誤差演算部３１からの位相誤差情報を選択的に（上位１ビットを無視して）出力するものである。従って、スイッチ３９は位相誤差情報選択部として機能することになる。
【０１３６】
即ち、位相引込み時は、位相追従時に比して位相誤差Ｅτは大きくなるが、位相追従時ほど位相誤差の精度は要求されないため、１／２乗算回路３８にて乗算されたものを用いて位相制御を行なっても差し支えないのである。
さらに、位相追従時のＤ／Ａ変換処理においては、位相誤差Ｅτのビット幅は、位相引込み時の１／２程度で済むため、上位１ビットを無視しても差し支えない。
【０１３７】
従って、図２２に示す本発明によれば、位相引込み時における位相誤差情報Ｅτのビット数を、位相引込みに要求される回路性能を維持しながらｎビットに制限することができる一方、追従時においては上位１ビットを無視して下位ｎビットのみをそのまま出力することにより、Ｄ／Ａ変換器１０８にて扱うビット数をｎビットに減少させることができるので、Ｄ／Ａ変換器１０８としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１３８】
さらに、上述の各実施形態にかかるクロック位相引込み・追従装置において、例えば図２３に示すように、２-(n-m+1)乗算回路３８Ａ，リミッタ３７及びスイッチ４０を、Ｄ／Ａ変換器１０８の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【０１３９】
ここで、２-(n-m+1)乗算回路３８は、位相誤差演算部３１からの位相誤差情報Ｅτに対して２-(n-m+1)を乗算することにより、位相誤差演算部３１からの位相誤差情報Ｅτのビット数（ｎ＋１ビット）をｍビットに制限するものであり、ビット数制限部としての機能を有している。
さらに、リミッタ回路３７は、位相誤差演算部３１から入力される位相誤差情報Ｅτ（ｎ＋１ビット；ｎは任意の自然数）の最大値を制限するリミッタ処理を施すことにより、下位ｍビット（ｍはｎ＋１よりも小さい自然数）のみを後段のＤ／Ａ変換器１０８に出力するものであり、これにより、ｎ＋１ビットの位相誤差情報Ｅτを、ｎ＋１ビットよりも少ないｍビットとすることができる。
【０１４０】
また、スイッチ４０は、例えばディスクコントローラ２４からの位相引込み／追従切替信号Ｑを制御信号として入力されて、位相引込み時又は位相追従時におけるＤ／Ａ変換器１０８に対する位相誤差情報Ｅτ（ビットデータ）を選択的に切り替えて出力するものである。
具体的には、スイッチ４０は、切替信号Ｑに基づいて、位相引込み時には２-(n-m+1)乗算回路３８にてビット数が制限された位相誤差情報を選択的に出力する一方、位相追従時にはリミッタ回路３７からの位相誤差情報を選択的に出力するものである。これにより、スイッチ４０は位相誤差情報選択部として機能することになる。
【０１４１】
従って、図２３に示す本発明によれば、位相引込み時における位相誤差情報Ｅτのビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、Ｄ／Ａ変換器１０８にて扱うビット数をｍビットに減少させることができるので、Ｄ／Ａ変換器１０８としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１４２】
なお、上述の図２１〜図２３に示すリミッタ回路３７，１／２乗算部３８，スイッチ３９及び２-(n-m+1)乗算回路３８Ａは、前述のいずれの実施形態にかかるクロック位相引込み・追従装置のＤ／Ａ変換器１０８の前段に設けることができ、このようにしても各実施形態の場合と同様の利点を得ることができることはいうまでもない。
【０１４３】
（ｆ）その他
上述の各実施形態においては、入力信号としてのプレフィルタ１０４出力を量子化する量子化部としてＡ／Ｄ変換器を用いているが、この他に、アナログ信号を一定時間保持するサンプルホルダを用いることもできる。
また、上述の各実施形態においては、本発明について磁気記録装置におけるデータ読み出しの際に適用した場合を説明しているが、これに限定されず、例えば通信装置における受信信号再生を行なう際のクロック位相引込み・追従に本発明を適用してもよく、このようにしても上述の各実施形態の場合とほぼ同様の利点を得ることができる。
【０１４４】
【発明の効果】
以上詳述したように、本発明によれば、クロック位相引込み開始時において、位相誤差演算部にて位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【０１４５】
さらに、本発明によれば、互いに位相が異なる複数のクロックを発生するクロック発生部とクロック選択部とをそなえたことにより、量子化された信号のレベルに基づいて、２つの互いに逆相関係にあるクロックのいずれかを選択的に量子化部に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【０１４７】
さらに、本発明の関連発明のクロック位相追従・引込み装置によれば、逆相関係を有する２つのクロックを発生するクロック発生部，３値判定を行なう判定部，演算部及びクロック決定部とをそなえたことにより、位相誤差を演算する判定部としては一つの３値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
【０１４８】
また、本発明の関連発明のクロック位相引込み・追従装置によれば、スイッチ部をそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
さらに、本発明によれば、位相引込みが完了した時点においては、量子化が行なわれた後の等化処理の結果として得られた信号から、クロック位相追従を行なうことができるので、等化処理によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にＰＬＬループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【０１４９】
また、本発明によれば、クロック位相追従を行なう際に、位相誤差演算部が、最尤検出器からの検出結果及び信号のサンプル値を用いて位相誤差を演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
さらに、本発明によれば、リミッタ回路をディジタル／アナログ変換器の前段に設けたことにより、位相引込みにおける回路性能を維持しながらディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１５０】
また、本発明によれば、ビット数制限部と位相誤差情報選択部とをディジタル／アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながらｎビットに制限することができる一方、追従時においては上位ビットを無視して下位ビットのみをそのまま出力することにより、ディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【０１５１】
さらに、本発明によれば、ビット数制限部，リミッタ回路及び位相誤差情報選択部を、ディジタル／アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、ディジタル／アナログ変換器にて扱うビット数を減少させることができるので、ディジタル／アナログ変換器としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【図面の簡単な説明】
【図１】 本発明の原理ブロック図である。
【図２】 本発明の関連発明の原理ブロック図である。
【図３】 本発明の関連発明の原理説明図である。
【図４】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図である。
【図５】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し／書き込み機能に着目して示すブロック図である。
【図６】 本発明の第１実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図７】 （ａ），（ｂ）はともに本発明の第１実施形態の動作を説明するための図である。
【図８】 （ａ）〜（ｄ）はいずれも本発明の第１実施形態の動作を説明するための図である。
【図９】 本発明の第１実施形態の効果を説明するための図である。
【図１０】 本発明の第１実施形態の効果を説明するための図である。
【図１１】 本発明の第１参考例を示すブロック図である。
【図１２】 本発明の第２参考例を示すブロック図である。
【図１３】 本発明の第１実施形態の変形例を示すブロック図である。
【図１４】 本発明の第１実施形態の変形例の効果を説明するための図である。
【図１５】 本発明の関連発明としての第２実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図１６】 （ａ），（ｂ）はともに本発明の関連発明としての第２実施形態の動作を説明するための図である。
【図１７】 本発明の関連発明としての第３実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図１８】 本発明の第１実施形態の変形例を示すブロック図である。
【図１９】 本発明の第１実施形態の変形例を示すブロック図である。
【図２０】 （ａ），（ｂ）はともにクロック位相引込みとクロック位相追従による位相誤差の変化を説明するための図である。
【図２１】 本発明の第１実施形態の変形例を示すブロック図である。
【図２２】 本発明の第１実施形態の変形例を示すブロック図である。
【図２３】 本発明の第１実施形態の変形例を示すブロック図である。
【図２４】 ＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部の構成を示す図である。
【図２５】 磁気ディスク装置によるデータ読み出し動作を説明するための図である。
【図２６】 ＰＲＭＬを適用した磁気ディスク装置のデータ読み出し部の要部構成の一例を示す図である。
【図２７】 （ａ）〜（ｅ）はいずれも図２６に示す要部構成を有するデータ読み出し部によりクロック位相の引込みを行なう際の状態を説明する図である。
【図２８】 （ａ），（ｂ）はいずれも図２６に示す要部構成を有するデータ読み出し部によりクロック位相の引込み動作を説明するための図である。
【符号の説明】
１ クロック位相引込み・追従装置
２ 位相誤差演算部
３ クロック発生部
４ 量子化部
５ クロック位相引込み・追従装置
６ 判定部
７ 演算部
８ クロック発生部
９ クロック決定部
１０ 量子化部
１１ 磁気ディスク装置
１１Ａ ディスクエンクロージャ
１１Ｂ ディスク信号処理部
１２ ヘッドＩＣ回路
１３ ヘッドアクチュエータ
１４ ヘッド
１５ カバー
１６ 磁気ディスク
１７ ＶＣＭ
１８ ＳＰＭ
１９ ライト変調回路
２０ リード変調回路
２１ パラレル／シリアル変換器
２２ シリアル／パラレル変換器
２３ インタフェース回路
２４ ディスクコントローラ
２５ 上位装置
３０−１ クロック位相引込み・追従装置
３１，３１Ａ〜３１Ｃ 位相誤差演算部
３１ａ−１，３３ 判定回路（判定部）
３１ａ−２ 判定回路（符号判定部）
３１ｂ−１〜３１ｂ−４ 遅延素子
３１ｃ−１，３１ｃ−２ 乗算器
３１ｄ 減算器
３１ｅ，３１ｇ，３１ｈ スイッチ（閾値設定部，スイッチ部）
３１ｆ 演算部
３１ｉ スイッチ（閾値設定部）
３２ クロック選択部
３２ａ 判定回路
３２ｂ 遅延素子
３２ｃ 制御回路
３２ｄ，３４ｄ，３６−１，３６−２ スイッチ
３４ クロック決定部
３４ａ 制御回路
３４ｂ スイッチ
３５ 判定回路
３７ リミッタ回路
３８ １／２乗算回路（ビット数制限部）
３８Ａ ２−（ｎ−ｍ＋１）乗算回路（ビット数制限部）
３９，４０ スイッチ（位相誤差情報選択部）
１００ データ読み出し部
１０１ ヘッド
１０２ プリアンプ
１０３ ＡＧＣ
１０４ プレフィルタ
１０５ Ａ／Ｄ変換器（アナログ／ディジタル変換器）
１０６ ＦＩＲフィルタ
１０７ 位相誤差計算回路
１０８ Ｄ／Ａ変換器（ディジタル／アナログ変換器）
１０９ ループフィルタ
１１０，１１０Ｄ ＶＣＯ（クロック発生部）
１１１ 最尤検出器
１１２ ＰＬＬ回路
Claims (11)
- 入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた、−１．５〜１．５の範囲の値を有する信号から引込み又は追従するクロック位相引込み・追従装置において、
上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算する位相誤差演算部と、
該位相誤差演算部にて演算された位相誤差情報に基づき、所定の位相において上記クロックを発生するクロック発生部とをそなえるとともに、
上記クロック位相引込み開始時において、該位相誤差演算部にて上記位相誤差を演算する際に、上記量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうように構成され、
該位相誤差演算部が、
上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、
該判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果を該クロック発生部に出力する演算部とをそなえるとともに、
上記クロック位相引込み開始時において、上記量子化が行なわれた信号に基づいて、該判定部における判定を行なう際に用いる閾値を設定する閾値設定部をそなえて構成され、
かつ、該閾値設定部が、
上記信号のサンプル値について予め設定された符号判定基準値との大小を判定し、符号判定結果として１又は−１を出力する符号判定部をそなえるとともに、
上記クロック位相引込み開始時においては該符号判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての符号判定結果である１又は−１を上記閾値として設定する一方、上記クロック位相引込み時には該判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を上記閾値として設定するスイッチ部をそなえたことを特徴とする、クロック位相引込み・追従装置。 - 上記予め設定された符号判定基準値が、上記信号の正負の符号を判定しうる値であることを特徴とする、請求項１記載のクロック位相引込み・追従装置。
- 該クロック発生部が、互いに位相が異なる複数のクロックを発生するように構成される一方、
該量子化された信号のレベルに基づいて、上記複数のクロックを選択的に出力するクロック選択部をそなえて構成されたことを特徴とする、請求項１記載のクロック位相引込み・追従装置。 - 上記の互いに位相が異なる複数のクロックが、互いに逆相関係にある２つのクロックであることを特徴とする、請求項３記載のクロック位相引込み・追従装置。
- 上記位相引込みが完了した時点においては、上記量子化が行なわれた後の所望の信号処理の結果として得られた信号から、クロック位相追従を行なうように構成されたことを特徴とする、請求項１記載のクロック位相引込み・追従装置。
- 上記量子化が行なわれた後の所望の信号処理が、等化処理であることを特徴とする、請求項５記載のクロック位相引込み・追従装置。
- 上記等化処理が施された信号について最尤検出を行なう最尤検出器をそなえ、
上記クロック位相追従を行なう際に、該位相誤差演算部が、該最尤検出器からの検出結果及び上記信号のサンプル値を用いて上記位相誤差を演算するように構成されたことを特徴とする、請求項１記載のクロック位相引込み・追従装置。 - 上記入力信号を、アナログ信号からディジタル信号に変換するアナログ／ディジタル変換器により量子化するように構成される一方、該位相誤差演算部からの位相誤差誤差情報について、ディジタル信号からアナログ信号に変換するディジタル／アナログ変換器が、該クロック信号発生部の前段に設けられたことを特徴とする、請求項１記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路が、該ディジタル／アナログ変換器の前段に設けられたことを特徴とする、請求項８記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、上記位相引込み時には該ビット数制限部にてビット数が制限された位相誤差情報を選択的に出力する一方、上記位相追従時には該位相誤差演算部からの位相誤差情報を選択的に出力する位相誤差情報選択部とが、該ディジタル／アナログ変換器の前段に設けられたことを特徴とする、請求項８記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、該位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路と、上記位相引込み時には該ビット数制限部からの位相誤差情報を選択的に出力する一方、上記位相追従時には該リミッタ回路部からの位相誤差情報を選択的に出力する位相誤差情報選択部とが、該ディジタル／アナログ変換器の前段に設けられたことを特徴とする、請求項８記載のクロック位相引込み・追従装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04276097A JP4098844B2 (ja) | 1997-02-26 | 1997-02-26 | クロック位相引込み・追従装置 |
| US08/944,888 US5892474A (en) | 1997-02-26 | 1997-10-06 | Clock phase acquisition/tracking device and phase acquisition method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04276097A JP4098844B2 (ja) | 1997-02-26 | 1997-02-26 | クロック位相引込み・追従装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241301A JPH10241301A (ja) | 1998-09-11 |
| JP4098844B2 true JP4098844B2 (ja) | 2008-06-11 |
Family
ID=12644948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04276097A Expired - Fee Related JP4098844B2 (ja) | 1997-02-26 | 1997-02-26 | クロック位相引込み・追従装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5892474A (ja) |
| JP (1) | JP4098844B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005850A1 (fr) | 1998-07-24 | 2000-02-03 | Thomson Multimedia | Procede de demodulation psk |
| JP3391442B2 (ja) * | 1999-11-05 | 2003-03-31 | 日本電気株式会社 | クロック識別再生回路及びクロック識別再生方法 |
| JP3597433B2 (ja) * | 1999-12-20 | 2004-12-08 | 富士通株式会社 | データ再生システムにおけるクロック調整装置及び光ディスク装置 |
| JP3657188B2 (ja) | 2000-10-31 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | 装置及びその動作方法 |
| AU2002221098A1 (en) * | 2000-12-11 | 2002-06-24 | Sanyo Electric Co., Ltd. | Disk reproduction device |
| US8164501B2 (en) * | 2004-10-28 | 2012-04-24 | Broadcom Corporation | Method and system for time interleaved digital to analog conversion for a cable modem |
| FR2922388B1 (fr) * | 2007-10-12 | 2013-03-29 | Commissariat Energie Atomique | Quantificateur, convertisseur analogique-numerique comprenant un tel quantificateur, et recepteur ultra-large bande integrant un tel convertisseur |
| JP5468372B2 (ja) * | 2008-12-25 | 2014-04-09 | パナソニック株式会社 | 位相誤差検出装置、位相誤差検出方法、集積回路及び光ディスク装置 |
| JP6545213B2 (ja) * | 2017-03-17 | 2019-07-17 | アンリツ株式会社 | ３値信号発生装置及び３値信号発生方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127053A (en) * | 1976-04-16 | 1977-10-25 | Toshiba Corp | Timing reproduction circuit |
| US4754260A (en) * | 1983-12-28 | 1988-06-28 | Timeback Systems, Inc. | Method of and apparatus for reducing quantizing noise in analog to digital converters |
| JPH0346413A (ja) * | 1989-07-13 | 1991-02-27 | Nec Corp | 位相同期回路 |
| JPH07220406A (ja) * | 1994-02-07 | 1995-08-18 | Fujitsu Ltd | Ｐｒｍｌ用位相同期回路 |
| JP3046413U (ja) | 1997-08-21 | 1998-03-10 | サーマル化学産業株式会社 | 有機溶媒回収装置 |
-
1997
- 1997-02-26 JP JP04276097A patent/JP4098844B2/ja not_active Expired - Fee Related
- 1997-10-06 US US08/944,888 patent/US5892474A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5892474A (en) | 1999-04-06 |
| JPH10241301A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100453778B1 (ko) | 디지털 재생 신호 처리 장치 | |
| US5521767A (en) | Optimized equalizer system for data recovery and timing extraction in partial response read channels | |
| JPH10511797A (ja) | ディジタル適応フィルタのための低電力フィルタ係数適応回路 | |
| US5448424A (en) | AGC circuit and recording and reproducing apparatus using AGC circuit | |
| JP4098844B2 (ja) | クロック位相引込み・追従装置 | |
| JPH1186449A (ja) | デジタルデータ検出システム | |
| JP4206886B2 (ja) | Ｉｔｒデータ再生装置、記録再生システムおよび補間フィルタ | |
| US6922384B2 (en) | Information reproducing apparatus | |
| JP4121503B2 (ja) | データ再生装置 | |
| US6853509B2 (en) | Acquisition signal error estimator | |
| JP2830776B2 (ja) | 高密度記録向けクロック抽出方式 | |
| JP4078774B2 (ja) | Ｐｌｌ回路およびこれを用いた記録情報再生装置 | |
| JPH08154053A (ja) | クロック信号再生回路およびデータ再生回路 | |
| US6847602B2 (en) | Data detection in optical disk drives using decision feedback equalization | |
| JP3650984B2 (ja) | 情報検出装置および方法 | |
| JP3428505B2 (ja) | ディジタル信号再生装置 | |
| JPH09330564A (ja) | ディジタル情報再生装置 | |
| JP3733384B2 (ja) | 半導体集積回路装置 | |
| JP3428525B2 (ja) | 記録情報再生装置 | |
| US20060133255A1 (en) | Read channel apparatus for an optical storage system | |
| JP2888187B2 (ja) | 情報検出装置 | |
| JP3301691B2 (ja) | デジタル情報再生装置 | |
| JP3591295B2 (ja) | 再生クロック抽出装置 | |
| JP2000195191A (ja) | ディスク記憶装置の信号処理回路および信号処理方法 | |
| JPH08203006A (ja) | 利得制御回路及びそれを用いた記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070904 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080304 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080314 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |