JPH08203006A

JPH08203006A - 利得制御回路及びそれを用いた記録再生装置

Info

Publication number: JPH08203006A
Application number: JP789595A
Authority: JP
Inventors: Akihiko Hirano; 章彦平野; Seiichi Mita; 誠一三田; Yasuhide Ouchi; 康英大内; Naoki Sato; 直喜佐藤; Terumi Takashi; 輝実高師
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-23
Filing date: 1995-01-23
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】磁気記録装置のデータリード時にともなう利得
制御において、デジタル利得制御部動作開始時の振幅引
込み動作をなくし、振幅引込み時間の短縮を図る。【構成】記録媒体からの読出しデータを増幅する可変利
得部と、可変利得部の出力値を変換するＡ／Ｄ変換器
と、Ａ／Ｄ変換器の出力データの等化を行う等化器と、
Ａ／Ｄ変換器の入力信号により可変利得部の利得を制御
するアナログ利得制御部と、等化器の出力信号により可
変利得部の利得を制御するディジタル利得制御部とを有
する記録再生装置において、等化器の係数に応じて可変
利得部の設定利得を変化させる手段を有する。【効果】等化器出力での信号振幅が等しくなるため、振
幅引込み時間を短縮し、ディジタル利得制御部での振幅
ジッタを低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は磁気記録再生装置の利得
制御に係わり、特に、高速で安定な動作を行うことを特
徴とする。

【０００２】

【従来の技術】信号情報を磁気記録媒体上に磁気信号と
して記録、再生する磁気記録再生装置では、近年パ−シ
ャルレスポンス（Partial Response）方式や最尤復号
（Maximum Likelihood Sequence Estimation）などに代
表される信号処理技術を用い、高密度高信頼化を図る動
きが盛んになっている。これらを組み合わせたＰＲＭＬ
方式を実現する磁気記録再生装置の信号処理回路の構成
と、振幅制御部の構成をそれぞれ図１１、図１２、図１
３に示し、これらの図を用いて従来の技術を説明する。

【０００３】図１１に磁気記録再生装置の信号処理回路
を示す。記録時、エンコーダ１によりしかるべき変換規
則により変調された書き込みデータはプリコーダ２によ
りプリコード操作を行った後、書き込むパターンによる
ビット間の磁化作用の補償を行う記録補正回路３を介し
書き込み回路４により記録媒体５に書き込まれる。

【０００４】再生時には、記録媒体から読み出し回路６
により読み出されたデータｒｄは利得制御部１４により
利得の制御された可変利得増幅器７により増幅される。
その出力は低域通過フィルタ８により高調波成分を除去
された後、アナログ−デジタル変換器（ＡＤＣ）９によ
り量子化されたデジタル値に変換される。そして、ＡＤ
Ｃ出力のデジタルデータは等化器１０により記録再生特
性による振幅歪みや位相歪みが補償され、復号器１１に
よるデータの復号後、デコーダ１２によりエンコーダと
逆の操作を行うことで復調されもとのデータビットを得
る。タイミング制御部１３はデータ再生時には等化器出
力信号ｅｑｏを入力し、これをもとにタイミングクロッ
クｃｌｋを再生しＡＤＣ等のサンプルクロックとする。

【０００５】また、利得制御部１４はタイミング制御部
と同様等化器出力信号ｅｑｏを用い可変利得増幅器の利
得を制御することで復号器の入力信号振幅を制御する。
また、サーボ追従時における利得制御はＡＤＣ入力信号
ａｄｉをもとに利得の制御を行うことで、ＡＤＣの入力
信号振幅を制御する。

【０００６】ここで利得制御部は、入力信号と設定値と
の振幅誤差量を検出し誤差信号を生成する振幅検出器
と、誤差検出器出力を電流値に変換するチャージポン
プ、ＤＡＣ、及び誤差量を積分する積分器によって構成
され、例えば図１２に示すようにＡＤＣ入力信号ａｄｉ
を入力とするアナログ利得制御部ではアナログ振幅検出
器２０ａ、チャージポンプ２３、コンデンサ２４からな
り、また復号器入力ｅｑｏを入力とするデジタル利得制
御部ではデジタル振幅制御部２０ｃ、デジタル−アナロ
グ変換器（ＤＡＣ）２２、コンデンサ２４で構成でき
る。

【０００７】次に、図１４に利得制御部の動作を説明す
る。ハードディスクドライブ等における記録情報の１つ
の集まりであるセクタは、各セクタ間に配置され速度変
動分を補償するＧＡＰ５１、ＩＤの読み出しに必要なタ
イミングクロック生成のため規則的なデータが書き込ま
れているＰＬＯＳＹＮＣ５２、セクタのアドレスが書き
込まれているＩＤ５３、ＩＤが読みだされてからデータ
を書き込む時間に相当するＳＰＬＩＣＥ５４、ＳＹＮＣ
と同様ＤＡＴＡの読み出しに必要なタイミングクロック
生成のためのパターンが書き込まれたＰＬＯＳＹＮＣ５
５、実際の記録情報が蓄えられるＤＡＴＡ５６から構成
され、またデータ面サーボの場合ヘッドとトラックの位
置を制御するための情報を含む領域としてＳＥＲＶＯ５
７が存在する。

【０００８】利得制御部ではこのようなサーボデータ、
及びリードデータに対し、サーボデータにおいてはＳＥ
ＲＶＯ５７の初期に書き込まれたパターンをもとにアナ
ログ利得制御部によりＡＤＣの入力信号振幅が所定の値
になるよう振幅引込み、追従を行い、またリードデータ
に対しては基本的にアナログ部による振幅引込み、デジ
タル部による振幅追従を行う。これは、リードデータの
初期にはデジタル利得制御部の動作タイミングをつかさ
どるタイミングクロックがデータの位相を同期していな
いこともあるが、デジタル制御部では振幅引込みを行う
ような高いループゲインをえることが困難であるためで
ある。

【０００９】デジタル制御部を含むデジタルＡＧＣルー
プでは振幅誤差検出器２０ｃ、等化器１０などのＡＤＣ
−ＤＡＣ間の機能ブロックはデジタルによる処理が行わ
れる。例えば等化器は図１５に示すような７ｔａｐのト
ランスバーサルイコライザを用いることができる。入力
データはシフトレジスタＳＲに入力され最前段でラッチ
された後タイミングクロックｃｌｋにより順次後段にシ
フトされる。シフトレジスタの各ラッチデータはそれぞ
れ乗算器ｍｕｌ１〜７により係数Ｋ１〜７を乗じられ、
各乗算結果は加算器ｓｕｂにより加算され出力される。
これら乗算器や加算器の演算に要する時間は記録再生装
置の高速化にともないタイミングクロックに対し十分な
高速性を保てなくなっており、図１６に示すような演算
のパイプライン化を行うことで高速動作を可能としてい
る。この際の演算に要する時間ｎＴ、さらにトランスバ
ーサル等化器のについて言えば、入力からセンタタップ
までの群遅延時間（７ｔａｐでは４Ｔ）などは、むだ時
間要素としてＡＧＣループのフィードバック制御に影響
を与える。

【００１０】例えば、図１７に示すＡＧＣループの特性
を位相余裕の観点から比較すると、図１７のようにむだ
時間要素が増えるほどサンプル角周波数で正規化したル
ープゲインＫ／ｗｓの高域において位相余裕は減少す
る。位相余裕は系の安定性を表す指標であり定性的には
正であれば安定、負であれば不安定と判断され、また安
定の場合その値が大きいほどその安定度が良いことを示
す。したがってフィードバックループ内に大きな遅延を
持つデジタル利得制御ループではゲインを高く設定する
ことが困難であり、高速振幅引込みには向かない。

【００１１】また、利得制御部は前記の構成と異なりサ
ーボ用、データ用に個別の積分器を持つこともできる。
図１３の利得制御部は、入力信号ａｄｉと設定値ＶＡと
の振幅誤差量を検出し誤差信号を生成するアナログ振幅
検出器２０ａ、アナログ振幅検出器で生成した誤差信号
をもとに電流を出力するチャージポンプ２３、入力信号
ｅｑｏと設定値ＶＤとの振幅誤差量を検出し誤差信号を
生成するデジタル振幅制御部２０ｃ、デジタル振幅検出
器で生成した誤差信号をもとに電流を出力するデジタル
−アナログ変換器（ＤＡＣ）２２、サーボ時の振幅誤差
情報を積分するサーボ用コンデンサ２４ａ、リード時の
振幅誤差情報を積分するデータ用コンデンサ２４ｂ、及
び制御信号ｃｔｌによりコンデンサから一方を選択する
セレクタ２５ａ、２５ｂで構成される。

【００１２】この構成において、サーボデータ入力時は
サーボ用コンデンサ、リードデータ入力時はリード用コ
ンデンサ２４ａをセレクタにより選択し、選択されてい
ないコンデンサはオープン状態とすると、ヘッド及びト
ラックチェンジが起こった直後に振幅引込みを行い安定
した状態での電荷をモードごとに保持するため、その後
の同一トラックでの利得制御では引込み動作を行わずに
すむ。

【００１３】

【発明が解決しようとする課題】図１２に示す利得制御
部による振幅制御においてリードデータ再生時は前記の
通りアナログ及びデジタルの利得制御部を切り替えて用
いる。アナログとデジタルの振幅検出器入力口の間には
ＡＤＣ９と等化器１０が存在するが、等化器には係数Ｋ
１〜Ｋｎに依存した固有のゲインＫｅｑがあるためアナ
ログ利得制御部により設定するＡＤＣ入力信号振幅値Ｖ
Ａはデジタル利得制御部で設定する復号器入力信号振幅
値ＶＤを等化器ゲインで除した値（ＶＤ／Ｋｅｑ）とな
る。したがって、アナログ利得制御部の設定振幅値ＶＡ
が固定のまま、ヘッド、媒体の変化に応じ等化器係数を
変更するとアナログとデジタルの引込み振幅にオフセッ
トを生じるためデジタル利得制御部で再引込みを行う必
要がでてくる。

【００１４】また、図１３に示すモードごとに専用のコ
ンデンサを用いる利得制御部においても、リードデータ
に対応した利得を定めるＶＧＡ制御電圧はアナログＡＧ
Ｃループで生成するため同様の問題を生じる。

【００１５】上記した通り、デジタル利得制御部ではル
ープゲインを高く設定できないため引込み時間がかか
り、また振幅ジッタなどを考慮し引込み／追従用にデジ
タル利得制御部内でループゲインを切り替える必要も生
じてくる。

【００１６】本発明は、このような点を考慮してなされ
たもので、デジタル利得制御部による振幅引込みをなく
し、振幅静定時間の短縮を図る利得制御方式を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】本発明は、上記課題を解
決するために、記録媒体から読み出されたデータの増幅
利得を指示にしたがって変化させる可変利得増幅器と、
可変利得増幅器の出力値を指示されたタイミングで抽出
するアナログ−デジタル変換器と、アナログ−デジタル
変換器により抽出されたデータの等化を行う等化器と、
等化されたデータ及び可変利得増幅器より後段のブロッ
クの出力するデータに基づき入力信号の振幅があらかじ
め定めた振幅になるように前記可変利得増幅器の増幅利
得を制御する制御信号を生成する利得制御部とを有し、
利得制御部は、異なるブロックにより出力された少なく
とも２種類以上のデータ列の振幅を等化器の係数に従っ
て設定する手段を有する。もしくは、等化器の係数に従
ってアナログ−デジタル変換器の変換利得を設定する手
段を有する。

【００１８】

【作用】等化器出力信号を入力し利得制御を行うデジタ
ル利得制御部と、ＡＤＣ入力信号を入力し利得制御を行
うアナログ利得制御部において、等化器のゲインを等化
器の係数より求め、この等化器ゲインをアナログ利得設
定部による設定振幅に反映させる。これによりアナログ
利得制御部、及びデジタル利得制御部でそれぞれ制御さ
れた利得に応じて生成された等化器出力での信号振幅は
等しくなり、デジタル利得制御部による振幅引込み動作
を生じる必要がなくなる。このため、振幅引込み時間の
短縮、及びデジタル利得制御部でのループゲインを低く
できることによる振幅ジッタ低減作用が得られる。

【００１９】

【実施例】本発明の実施例を図を用いて説明する。図
１、図２、図３は本実施例の特徴を示す利得制御部の構
成であり、図４は振幅制御のシーケンス、図５、図６、
図７は誤差信号生成手段の構成図、図１１は本実施例を
含む信号処理装置を示す。

【００２０】図１に示す利得制御部は、第１の誤差信号
生成手段２０ａと、第２の誤差信号生成手段２０ｂと、
チャージポンプ２３と、デジタル−アナログ変換器２２
と、セレクタ２５と、積分器２４とからなるアナログ利
得制御ループパスＬＡとデジタル利得制御ループパスＬ
Ｄで構成される。

【００２１】第１の誤差信号生成手段は、ＡＤＣへの入
力信号ａｄｉを入力とし、コントローラからの制御信号
ｃｔｌによりアナログ利得制御ループパスＬＡの経路で
制御が行われる場合に入力信号の振幅が一定値ＶＡにな
るよう誤差信号を生成する。

【００２２】第２の誤差信号生成手段は、等化器出力信
号ｅｑｏを入力し、コントローラからの制御信号ｃｔｌ
によりデジタル利得制御ループパスＬＤの経路で制御が
行われる場合に入力信号の振幅が一定値ＶＤになるよう
誤差信号を生成する。

【００２３】第１及び第２の誤差信号生成手段の出力は
それぞれチャージポンプ、デジタル−アナログ変換器に
入力され、両者の出力はコントローラからの制御信号に
よりセレクタにより選択されコンデンサにより電荷が積
分され可変利得増幅器の制御信号ｖｃとなる。

【００２４】第１の誤差信号生成手段は、図８のように
全波整流回路３１と識別器３２を用いることができる。
入力信号ａｄｉは全波整流回路によりその絶対値がとら
れ２種類のしきい値電圧Ｖｈ、Ｖｌにより信号振幅の判
別を行う識別器に出力される。識別器では、入力信号が
しきい値Ｖｈより大きい期間はｉｎｃ信号をチャージポ
ンプに出力し、入力信号がしきい値Ｖｌより大きい期間
はｄｅｃ信号をチャージポンプに出力する。チャージポ
ンプでは、ｉｎｃ信号に対してはチャージ、ｄｅｃ信号
に対してはディスチャージ電流をコンデンサに流すよう
にする。そして、アナログ利得制御部は、このチャージ
とディスチャージとの電流比を大きくすることによっ
て、入力信号ａｄｉの振幅をしきい値Ｖｈに設定するよ
うフィードバック動作を行う。

【００２５】第２の誤差信号生成手段は図９に示すよう
な識別器４１と、乗算器ｍｕｌと、セレクタ４２と、減
算器ｓｕｂと、遅延器４３と、加算器ａｄｄとから構成
できる。誤差信号生成手段に入力された信号ｅｑｏは識
別器４１によりレベル判定が行われ、制御に有効な１及
び−１に相当する値の絶対振幅を取り出すため、それぞ
れ１及び−１が乗算器に出力される。また、０に相当す
る値は制御情報として用いないため０が出力され、乗算
器ｍｕｌによってもとの値に乗じられる。

【００２６】例えば、識別器のしきい値は設定振幅値Ｖ
Ｄに対しＶＤ／２、−ＶＤ／２にすることができる。セ
レクタでは前記識別器によりＶＤ／２以上、もしくは−
ＶＤ／２以下と判定されたデータに対し目標振幅値Ｖ
Ｄ、それ以外は０がセレクタ４２により選択され、乗算
結果から減じられ誤差信号が生成される。誤差信号は遅
延器４３と加算器ａｄｄにより（１＋Ｄ）のフィルタ操
作が施され利得制御部の出力信号を生成する。

【００２７】図１０に第２の誤差信号生成手段の別の構
成図を示す。この第２の誤差信号生成手段は、乗算器ｍ
ｕｌと、識別器４１と、セレクタ４２と、減算器ｓｕｂ
と、遅延器４３と、加算器ａｄｄとから構成され、セレ
クタにはコントローラからの制御信号ｃｔｌが入力され
る。誤差信号生成手段に入力された信号ｅｑｏは識別器
４１によりレベル判定が行われ、制御に有効な１及び−
１に相当するデータと０に相当するデータの２種類に判
定される。また、入力信号は乗算器によりその自乗が算
出され、セレクタにより選択された０もしくは設定振幅
値の自乗ＶＤ²が減算器により減じられる。ここでセレ
クタによる０、ＶＤ²の選択は識別器及びコントローラ
からの制御信号により決定される。

【００２８】すなわち、入力信号ｅｑｏがＰＬＯＳＹＮ
Ｃ５２、５５のデータであることがコントローラからの
制御信号により確認された場合はＶＤ²、それ以外の場
合は識別器での判定結果が１又は−１に相当するデータ
の時はＶＤ²、判定結果が０の時はに０を選択する。乗
算器出力である誤差信号は遅延器４３と加算器ａｄｄに
より（１＋Ｄ）のフィルタ操作が施され利得制御部の出
力信号を生成する。このような構成により、デジタル利
得制御部は入力信号ｅｑｏの振幅を設定値ＶＤになるよ
うフィードバック動作を行う。

【００２９】図７に利得制御部の動作シーケンスを示
す。利得制御回路の動作モードは、リードするデータに
よりデータモードとサーボモードの２種類に大別され
る。データモードは、さらに利得制御方式により図１に
示すアナログ振幅検出器２０ａを用いたアナログＡＧＣ
ループで制御を行うアナログモードと、デジタルの検出
器２０ｂを用いたデジタルＡＧＣループで制御を行うデ
ジタルモードとの２種類に分かれる。

【００３０】サーボモードは、ＳＥＲＶＯ５７のサーボ
情報からサーボ制御を行うためＡＤＣ入力信号振幅を所
定のサーボ用設定振幅Ｖｓにする利得制御モードであ
り、データモードは復号器でのデータ復号のため復号器
入力信号（＝等化器出力信号ｅｑｏ）を復号器のしきい
値Ｖｍｌにする利得制御モードである。また、サーボモ
ードは前記の通りＡＤＣ入力信号振幅を用いた利得制御
であり、リードモードでのアナログモードと同様の利得
制御回路を用いることができる。

【００３１】サーボモードとリードモードは、読みだし
信号がＳＥＲＶＯ５７のデータであることを示すコント
ローラからの制御信号（サーボゲート）により切り替え
ることができる。また、コントローラの読みだし許可信
号（リードゲート）に対し、この信号のイネーブルより
所定の時間Ｔａｑ経過した時点からディセーブルされる
までの間アクティブとなる制御信号（デジタルゲート）
によりアナログモードとデジタルモードを切り替えるこ
とができる。デジタルゲートはリードゲートをもとにコ
ントローラ、もしくは利得制御部内で容易に生成可能で
ある。

【００３２】まずデジタルゲートがアクティブでない状
態では、利得制御回路はアナログ利得制御ループで動作
を行う。アナログ利得制御ループは可変利得増幅器、低
域通過フィルタ、誤差信号生成手段２０ａ、チャージポ
ンプ２３、セレクタ２５、コンデンサ２４の経路でＶＧ
Ａ制御電圧ｖｃを生成する。

【００３３】サーボモード時、コントローラは誤差信号
生成手段２０ａのしきい値Ｖｈをサーボ設定振幅Ｖｓに
設定し、また、リードモードでは復号器のしきい値Ｖｍ
ｌと等化器ゲインＫｅｑより逆算した値（Ｖｍｌ／Ｋｅ
ｑ）を基本的に設定する。装置の等化器係数が出荷時等
に装置内部で自動学習される場合、リードモードでの設
定しきい値は等化器係数をもとにコントローラで生成す
ることができる。この場合、等化器ゲインが等化器係数
より式１で求められることから係数と復号器のしきい値
Ｖｍｌより前記の演算を行わせ、しきい値（Ｖｍｌ／Ｋ
ｅｑ）を得る。また、等化器ゲイン、しきい値算出のす
べてを必ずしも正確に行う必要はない。例えば、等化器
ゲインは使用されるチャネルと等化器の主タップの両ど
なりの係数（Ｋ１、Ｋ−１）よりある程度推定が可能で
ある。

【００３４】図２に示すしきい値設定回路は係数（Ｋ
１、Ｋ−１）を入力とし、それにより推定される等化器
ゲインに対するしきい値を出力とするエンコーダで構成
できるし、すべての係数値から等化器ゲインを算出しし
きい値を演算する演算器とすることもできる。しきい値
設定回路は装置内部にある必要はなく、図３のように装
置外部の演算器を用いることができる。係数の自動学習
時、装置の出力する等化器係数値から上記した演算を行
い、装置に出力することで、係数とペアリングして装置
に保管される。係数学習を装置内部のみで行わずに外部
のコントローラが介在する場合は、このコントローラで
しきい値演算を行うこともできる。また、等化器係数が
固定の場合は、あらかじめ等化器係数に対応したしきい
値を設定できる。

【００３５】図４、図５に本発明の別の実施例を示す。
図４は図１１の磁気記録再生装値の利得制御回路におい
て、コントローラからの制御信号をもとにアナログ−デ
ジタル変換係数を変化させるアナログ−デジタル変換器
ＡＤＣ９ａを備えるものである。

【００３６】ＡＤＣ９ａの構成を図６に示す。このアナ
ログ−デジタル変換器ＡＤＣ９ａは従来のＡＤＣ９と、
基準となるラダー抵抗列の上位、及び下位電圧Ｖｔ、Ｖ
ｂを外部からの制御信号ｃｔｌにより変化させるＤＡＣ
制御回路６１からなり、このＶｔ、Ｖｂを変えることで
ＡＤＣ９ａはアナログ−デジタル変換率を変化させる。
デフォルトでの変換率をＮとする時、サーボモードでは
利得制御回路はコントローラは誤差信号生成手段２０ａ
のしきい値Ｖｈをサーボ設定振幅Ｖｓに設定する。ま
た、リードモードでは復号器のしきい値Ｖｍｌとデフォ
ルトの等化器ゲインＫｅｑｄから逆算した値（Ｖｍｌ／
（Ｋｅｑｄ×Ｎ））を設定する。

【００３７】装置の等化器係数が出荷時等に装置内部で
自動学習される場合、図に示すようにコントローラに学
習された等化器係数を入力して等化器ゲインＫｅｑを
得、さらにコントローラはこの学習結果から得られた係
数より算出した等化器ゲインとデフォルト値との比率
（Ｋｅｑ／Ｋｅｑｄ＝Ｍ）を算出し、これをＡＤＣ９ａ
の変換比率に反映させる。すなわち、デフォルトでの変
換係数ＮをＮ／Ｍにすることで等化器ゲインの変化によ
るアナログ／デジタル利得制御回路間の設定振幅値の変
動をなくす。アナログ−デジタル変換係数の算出におい
て等化器ゲインを算出する方法は基本的に前記の実施例
と同様で行うことができる。例えば、図５に示すように
変換係数設定には変換係数設定回路１６を新たに設けて
もよい。

【００３８】

【発明の効果】等化器出力信号を入力し利得制御を行う
デジタル利得制御部と、ＡＤＣ入力信号を入力し利得制
御を行うアナログ利得制御部において、等化器のゲイン
を係数より求めアナログ利得設定部による設定振幅に等
化器ゲインを反映させる。

【００３９】これによりアナログ利得制御部、及びデジ
タル利得制御部でそれぞれ制御された利得に応じて生成
された等化器出力での信号振幅は等しくなり、デジタル
利得制御部による振幅比器込み動作を生じる必要がなく
なる。このため、振幅引込み時間の短縮、及びデジタル
利得制御部でのループゲインを低くできることによる振
幅ジッタ低減作用が得られる。

【図面の簡単な説明】

【図１】本発明の実施例による利得制御部の構成図であ
る。

【図２】本発明の他の実施例による利得制御部の構成図
である。

【図３】本発明のさらに他の実施例による利得制御部の
構成図である。

【図４】本発明の実施例による利得制御ループの構成図
である。

【図５】本発明の他の実施例による利得制御ループの構
成図である。

【図６】本発明の実施例によるＡＤＣの構成図である。

【図７】本発明の実施例による利得制御回路の動作シー
ケンスである。

【図８】本発明の実施例によるアナログ利得制御部の構
成図である。

【図９】本発明の実施例によるデジタル利得制御部の構
成図である。

【図１０】本発明の他の実施例によるデジタル利得制御
部の構成図である。

【図１１】磁気記録再生装置の信号処理回路である。

【図１２】従来の利得制御部の構成図である。

【図１３】従来の利得制御部の構成図である。

【図１４】セクタフォーマットの説明図である。

【図１５】７ｔａｐトランスバーサル等化器の構成図で
ある。

【図１６】等化器演算のパイプライン化の説明図であ
る。

【図１７】利得制御ループの遅延と位相余裕の関係を示
す図である。

【符号の説明】

７…可変利得制御部、８…低域通過フィル
タ、９…アナログデジタル変換器、１０…等化器、１
１…復号器、１２…デコーダ、１３…
タイミング制御部、１４…利得制御部、１５…し
きい値設定回路、１６…デジタルアナログ変換
器、２０…誤差信号生成手段、２２…デジタルア
ナログ変換器、２３…チャージポンプ、２４…
コンデンサ、２５…セレクタ、３１…全
波整流回路、４１…識別器、４２…セ
レクタ、４３…遅延器、

フロントページの続き (72)発明者佐藤直喜神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内 (72)発明者高師輝実神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】記録媒体から読み出されたデータの増幅利
得を指示にしたがって変化させる可変利得増幅器と、可
変利得増幅器の出力値を指示にしたがったタイミングで
抽出するアナログ−デジタル変換器と、アナログ−デジ
タル変換器により抽出されたデータの等化を行う等化器
と、等化器の出力信号あるいはアナログ−デジタル変換
器の入力信号が所定の振幅になるように前記可変利得増
幅器の増幅利得を制御する制御信号を生成する利得制御
部と、前記アナログ−デジタル変換器の入力信号に対す
る前記所定の振幅を等化器の係数に応じて設定する手段
とを有することを特徴とする利得制御回路。
【請求項２】請求項１記載の利得制御回路を用いた記録
再生装置であって、前記アナログ−デジタル変換器の入
力信号に対する前記所定の振幅を等化器の係数更新時に
コントローラにより設定することを特徴とする記録再生
装置。
【請求項３】記録媒体から読み出されたデータの増幅利
得を指示にしたがって変化させる可変利得増幅器と、可
変利得増幅器の出力値を指示にしたがったタイミングで
抽出するアナログ−デジタル変換器と、アナログ−デジ
タル変換器により抽出されたデータの等化を行う等化器
と、等化器の出力信号あるいはアナログ−デジタル変換
器の入力信号が所定の振幅になるように前記可変利得増
幅器の増幅利得を制御する制御信号を生成する利得制御
部を有し、前記利得制御回路は等化器の係数に応じて変
換比率を変化させるアナログ−デジタル変換器をフィー
ドバックループ内に含むことを特徴とする利得制御回
路。
【請求項４】請求項３記載の利得制御回路を用いた記録
再生装置であって、アナログ−デジタル変換器の変換比
率は等化器の係数更新時にコントローラにより設定する
ことを特徴とする記録再生装置。