JPH1011899A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH1011899A JPH1011899A JP8167263A JP16726396A JPH1011899A JP H1011899 A JPH1011899 A JP H1011899A JP 8167263 A JP8167263 A JP 8167263A JP 16726396 A JP16726396 A JP 16726396A JP H1011899 A JPH1011899 A JP H1011899A
- Authority
- JP
- Japan
- Prior art keywords
- output
- converter
- digital signal
- analog signal
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/4673—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the tape while the head is rotating
- G11B15/4675—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the tape while the head is rotating with provision for information tracking
- G11B15/4676—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the tape while the head is rotating with provision for information tracking using signals recorded in tracks disposed in parallel with the scanning direction
- G11B15/4677—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the tape while the head is rotating with provision for information tracking using signals recorded in tracks disposed in parallel with the scanning direction using auxiliary signals, i.e. pilot signals
- G11B15/4678—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the tape while the head is rotating with provision for information tracking using signals recorded in tracks disposed in parallel with the scanning direction using auxiliary signals, i.e. pilot signals superimposed on the main signal track
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/463—Controlling, regulating, or indicating speed by using pilot tracking tones embedded in binary coded signals, e.g. using DSV/CDS values of coded signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Abstract
(57)【要約】
【課題】 回路規模を大きくすることなく、デジタル信
号処理にてデジタル情報を含むアナログ信号を処理する
に際して、処理の精度、安定度を高めること。 【解決手段】 デジタル情報を含むアナログ信号を入力
する入力手段１０１と、該アナログ信号をデジタルデー
タに変換するＡ／Ｄ変換器１１１と、該Ａ／Ｄ変換器の
出力値を該Ａ／Ｄ変換器の他の出力値と加算する加算手
段１１７と、該加算手段の出力の最上位ビットに基づい
て前記アナログ信号のオフセットを検出するオフセット
検出手段１４１と、該オフセット検出手段の出力に応じ
て前記アナログ信号のオフセットを補償する手段１０７
とを具備する。また、加算手段の出力中の最上位ビット
を用いて、前記アナログ信号中に含まれる特定周波数成
分を検出する特定周波数検出手段１３９とを具備する構
成とした。
号処理にてデジタル情報を含むアナログ信号を処理する
に際して、処理の精度、安定度を高めること。 【解決手段】 デジタル情報を含むアナログ信号を入力
する入力手段１０１と、該アナログ信号をデジタルデー
タに変換するＡ／Ｄ変換器１１１と、該Ａ／Ｄ変換器の
出力値を該Ａ／Ｄ変換器の他の出力値と加算する加算手
段１１７と、該加算手段の出力の最上位ビットに基づい
て前記アナログ信号のオフセットを検出するオフセット
検出手段１４１と、該オフセット検出手段の出力に応じ
て前記アナログ信号のオフセットを補償する手段１０７
とを具備する。また、加算手段の出力中の最上位ビット
を用いて、前記アナログ信号中に含まれる特定周波数成
分を検出する特定周波数検出手段１３９とを具備する構
成とした。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号処理装
置に関し、特に、デジタル情報を示すアナログ信号を入
力信号とするデジタル信号処理装置に関するものであ
る。
置に関し、特に、デジタル情報を示すアナログ信号を入
力信号とするデジタル信号処理装置に関するものであ
る。
【０００２】
【従来の技術】近年、磁気記録再生技術の進歩、及び、
磁気記録媒体の進歩等により、民生用のデジタル記録の
フォーマットが提案され、製品化されつつある。この、
民生用デジタル記録フォーマットを再生する際には、回
転ヘッドを用いて長尺テープ上に斜め方向に形成された
トラックを、トラッキングをかけながら再生することに
なる。
磁気記録媒体の進歩等により、民生用のデジタル記録の
フォーマットが提案され、製品化されつつある。この、
民生用デジタル記録フォーマットを再生する際には、回
転ヘッドを用いて長尺テープ上に斜め方向に形成された
トラックを、トラッキングをかけながら再生することに
なる。
【０００３】この種の装置の再生系においては、磁気記
録媒体から再生された信号がデジタル情報を含むアナロ
グ信号であり、このアナログ信号から記録されたデジタ
ル情報を復元する必要がある。例えば、そのために再生
信号の振幅を制御する自動振幅制御（ＡＧＣ）の技術、
再生信号の位相を検出し、その再生信号に位相同期した
クロックを形成する自動位相制御（ＡＰＣ）の技術、更
には、再生アナログ信号中に含まれるパイロット信号成
分を検出し、この検出されたパイロット信号に基づいて
トラッキング制御を行う自動トラッキング制御（ＡＴ
Ｆ）の技術などが必要になってくる。
録媒体から再生された信号がデジタル情報を含むアナロ
グ信号であり、このアナログ信号から記録されたデジタ
ル情報を復元する必要がある。例えば、そのために再生
信号の振幅を制御する自動振幅制御（ＡＧＣ）の技術、
再生信号の位相を検出し、その再生信号に位相同期した
クロックを形成する自動位相制御（ＡＰＣ）の技術、更
には、再生アナログ信号中に含まれるパイロット信号成
分を検出し、この検出されたパイロット信号に基づいて
トラッキング制御を行う自動トラッキング制御（ＡＴ
Ｆ）の技術などが必要になってくる。
【０００４】また、この種のデジタルＶＴＲにおいて
は、デジタル情報を復元した後の処理は全てデジタル信
号処理にて行われるため、上述したようなＡＧＣ，ＡＰ
Ｃ及びＡＴＦの各技術についてもできる限りデジタル信
号処理にて実現することが、システム全体を構成する上
で非常に有利である。
は、デジタル情報を復元した後の処理は全てデジタル信
号処理にて行われるため、上述したようなＡＧＣ，ＡＰ
Ｃ及びＡＴＦの各技術についてもできる限りデジタル信
号処理にて実現することが、システム全体を構成する上
で非常に有利である。
【０００５】本件出願人は、このような背景下におい
て、上記各技術をデジタル化するための技術を既に提案
している。例えば、ＡＧＣのデジタル化については特願
平６−２００５７５号等、ＡＰＣのデジタル化について
は特願平６−１６６７４２号など、更にはＡＴＦのデジ
タル化については特願平６−２７７８３２号等にて、こ
の種の提案を行ってきた。
て、上記各技術をデジタル化するための技術を既に提案
している。例えば、ＡＧＣのデジタル化については特願
平６−２００５７５号等、ＡＰＣのデジタル化について
は特願平６−１６６７４２号など、更にはＡＴＦのデジ
タル化については特願平６−２７７８３２号等にて、こ
の種の提案を行ってきた。
【０００６】
【発明が解決しようとする課題】上述のような、ＡＧ
Ｃ，ＡＰＣ，ＡＴＦ等の技術のデジタル化に伴い、再生
された信号をアナログ信号としてデジタルデータに変換
し、得られたデジタルデータを用いてその論理処理によ
り、ＡＰＣのための位相検出や、ＡＧＣのための振幅検
出などの各種の判定をしていることになる。しかしなが
ら、温度の変化や、経時変化などの原因により再生信号
のゲインコントロールアンプの出力に直流オフセットが
付いてしまった場合には、位相検出、振幅検出等の判定
が正確でなくなってしまうという現象が生じる。
Ｃ，ＡＰＣ，ＡＴＦ等の技術のデジタル化に伴い、再生
された信号をアナログ信号としてデジタルデータに変換
し、得られたデジタルデータを用いてその論理処理によ
り、ＡＰＣのための位相検出や、ＡＧＣのための振幅検
出などの各種の判定をしていることになる。しかしなが
ら、温度の変化や、経時変化などの原因により再生信号
のゲインコントロールアンプの出力に直流オフセットが
付いてしまった場合には、位相検出、振幅検出等の判定
が正確でなくなってしまうという現象が生じる。
【０００７】また、ＡＴＦ回路をこれらのＡＰＣ，ＡＧ
Ｃとは無関係に構成した場合、回路規模が大きくなるた
め、このような処理を総合的にみて回路規模を小さく
し、且つ、ＬＳＩに内蔵できるようなデジタル回路の構
築が待ち望まれていた。
Ｃとは無関係に構成した場合、回路規模が大きくなるた
め、このような処理を総合的にみて回路規模を小さく
し、且つ、ＬＳＩに内蔵できるようなデジタル回路の構
築が待ち望まれていた。
【０００８】従って、本件発明の目的はデジタル信号処
理にてデジタル情報を含むアナログ信号を処理するに際
して、処理の精度、安定度を高めることのできるデジタ
ル信号処理回路を構築するところにある。
理にてデジタル情報を含むアナログ信号を処理するに際
して、処理の精度、安定度を高めることのできるデジタ
ル信号処理回路を構築するところにある。
【０００９】また、本件発明の他の目的は再生信号に含
まれている特定周波数の信号成分をより小さな回路規模
で、正確に検出することのできるデジタル信号処理回路
を提供する処にある。
まれている特定周波数の信号成分をより小さな回路規模
で、正確に検出することのできるデジタル信号処理回路
を提供する処にある。
【００１０】
【課題を解決するための手段】かかる目的下において、
本願の請求項１に記載のデジタル信号処理装置において
は、デジタル情報を含むアナログ信号を入力する入力手
段と、該アナログ信号をデジタルデータに変換するＡ／
Ｄ変換器と、該Ａ／Ｄ変換器の出力値を該Ａ／Ｄ変換器
の他の出力値と加算する加算手段と、該加算手段の出力
の最上位ビットに基づいて前記アナログ信号のオフセッ
トを検出するオフセット検出手段と、該オフセット検出
手段の出力に応じて前記アナログ信号のオフセットを補
償する手段とを具備する構成とした。上述の如く構成す
ることにより、アナログ信号のオフセットを極めて回路
規模の小さな回路にてデジタル的に検出でき、そのオフ
セットを補償することができる。また、請求項５に記載
のようにアナログ信号の振幅を検出する必要がある場合
や、請求項８に記載のようにＡ／Ｄ変換器による前記ア
ナログ信号のサンプリング位相を検出する必要がある場
合、更には請求項１１に記載のようにアナログ信号中に
含まれる特定周波数成分を検出する必要がある場合など
においてはこれらの検出精度を飛躍的に向上することが
できる。
本願の請求項１に記載のデジタル信号処理装置において
は、デジタル情報を含むアナログ信号を入力する入力手
段と、該アナログ信号をデジタルデータに変換するＡ／
Ｄ変換器と、該Ａ／Ｄ変換器の出力値を該Ａ／Ｄ変換器
の他の出力値と加算する加算手段と、該加算手段の出力
の最上位ビットに基づいて前記アナログ信号のオフセッ
トを検出するオフセット検出手段と、該オフセット検出
手段の出力に応じて前記アナログ信号のオフセットを補
償する手段とを具備する構成とした。上述の如く構成す
ることにより、アナログ信号のオフセットを極めて回路
規模の小さな回路にてデジタル的に検出でき、そのオフ
セットを補償することができる。また、請求項５に記載
のようにアナログ信号の振幅を検出する必要がある場合
や、請求項８に記載のようにＡ／Ｄ変換器による前記ア
ナログ信号のサンプリング位相を検出する必要がある場
合、更には請求項１１に記載のようにアナログ信号中に
含まれる特定周波数成分を検出する必要がある場合など
においてはこれらの検出精度を飛躍的に向上することが
できる。
【００１１】また、本願の請求項１３に記載のデジタル
信号処理装置においては、デジタル情報を含むアナログ
信号を入力する入力手段と、該アナログ信号をデジタル
データに変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出
力値を該Ａ／Ｄ変換器の他の出力値と加算する加算手段
と、該加算手段の出力中の最上位ビットを用いて、前記
アナログ信号中に含まれる特定周波数成分を検出する特
定周波数検出手段とを具備する構成とした。上述のよう
に構成することによって、アナログ信号中に含まれる特
定周波数成分を極めて回路規模の小さな回路にてデジタ
ル的に検出できるようになった。
信号処理装置においては、デジタル情報を含むアナログ
信号を入力する入力手段と、該アナログ信号をデジタル
データに変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出
力値を該Ａ／Ｄ変換器の他の出力値と加算する加算手段
と、該加算手段の出力中の最上位ビットを用いて、前記
アナログ信号中に含まれる特定周波数成分を検出する特
定周波数検出手段とを具備する構成とした。上述のよう
に構成することによって、アナログ信号中に含まれる特
定周波数成分を極めて回路規模の小さな回路にてデジタ
ル的に検出できるようになった。
【００１２】
【発明の実施の形態】以下、本発明の実施例について、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１３】図１は、本発明の一実施例としてのデジタ
ル信号処理回路の構成を示す図であり、デジタルＶＴＲ
の再生系の一部を構成している。
ル信号処理回路の構成を示す図であり、デジタルＶＴＲ
の再生系の一部を構成している。
【００１４】図１において、図示しない磁気テープから
回転ヘッド１０１によって再生された信号は再生アンプ
１０３にて増幅されて後、再生積分等化器１０５に加え
られる。積分等化器１０５においては、磁気記録再生系
で減衰した高周波成分と、リングヘッドの微分特性によ
って減衰した低周波成分を増強する。この積分等化され
た信号は、直流分シフト用のアナログ加算器１０７に入
力される。
回転ヘッド１０１によって再生された信号は再生アンプ
１０３にて増幅されて後、再生積分等化器１０５に加え
られる。積分等化器１０５においては、磁気記録再生系
で減衰した高周波成分と、リングヘッドの微分特性によ
って減衰した低周波成分を増強する。この積分等化され
た信号は、直流分シフト用のアナログ加算器１０７に入
力される。
【００１５】アナログ加算器１０７はオペアンプなどを
用いた加算器であって、他方の入力により後述の如く直
流オフセットを除去する。この直流オフセットが除去さ
れた信号は、２値化アイパターンのデータとしてゲイン
コントロールアンプ１０９に入力される。ゲインコント
ロールアンプ１０９においては、後述するゲイン情報に
よりゲインを制御することにより、信号の振幅を後段の
Ａ／Ｄ変換器１１１のレンジに対して最適になるように
調整してＡ／Ｄ変換器１１１に入力する。
用いた加算器であって、他方の入力により後述の如く直
流オフセットを除去する。この直流オフセットが除去さ
れた信号は、２値化アイパターンのデータとしてゲイン
コントロールアンプ１０９に入力される。ゲインコント
ロールアンプ１０９においては、後述するゲイン情報に
よりゲインを制御することにより、信号の振幅を後段の
Ａ／Ｄ変換器１１１のレンジに対して最適になるように
調整してＡ／Ｄ変換器１１１に入力する。
【００１６】Ａ／Ｄ変換器１１１は入力されたアナログ
信号を複数ビットのデジタル信号に変換し、このデジタ
ル信号を位相・振幅検出回路１１３、（１−２Ｄ）処理
回路１１５、及び（１＋Ｄ）処理回路１１７に供給す
る。位相・振幅検出回路１１３は、入力されたデジタル
信号からその位相と振幅とを検出し、検出した位相情報
を積分回路１１９に、検出した振幅情報を減算回路１２
１にそれぞれ入力する。
信号を複数ビットのデジタル信号に変換し、このデジタ
ル信号を位相・振幅検出回路１１３、（１−２Ｄ）処理
回路１１５、及び（１＋Ｄ）処理回路１１７に供給す
る。位相・振幅検出回路１１３は、入力されたデジタル
信号からその位相と振幅とを検出し、検出した位相情報
を積分回路１１９に、検出した振幅情報を減算回路１２
１にそれぞれ入力する。
【００１７】ここで、位相・振幅検出回路１１３の動作
については、特願平６−２００５７５号や特願平６−１
６６７４２号において紹介したものを適用可能である
が、図２を用いて、以下簡単に説明する。
については、特願平６−２００５７５号や特願平６−１
６６７４２号において紹介したものを適用可能である
が、図２を用いて、以下簡単に説明する。
【００１８】図２において、入力端子３０１に入力され
た積分等化後のデジタルデータ、即ち図１におけるＡ／
Ｄ変換器１１１の出力は、レジスタ３０３，３０５，３
０７，３０９において１サンプリング期間ずつ遅延され
る。ここで、説明の都合上、図に示されるように、各レ
ジスタの入出力データの最上位ビット（ＭＳＢ）をそれ
ぞれａ，ｂ，ｃ，ｄ，ｅとする。
た積分等化後のデジタルデータ、即ち図１におけるＡ／
Ｄ変換器１１１の出力は、レジスタ３０３，３０５，３
０７，３０９において１サンプリング期間ずつ遅延され
る。ここで、説明の都合上、図に示されるように、各レ
ジスタの入出力データの最上位ビット（ＭＳＢ）をそれ
ぞれａ，ｂ，ｃ，ｄ，ｅとする。
【００１９】データａ，ｂ，ｃ，ｄ，ｅはデコーダ３１
１に入力され、図示している論理式に従って、信号ｓ，
ｈ，ａがそれぞれ論理演算され、信号ｓがスイッチ３１
３、信号ａがクロックイネーブル付きレジスタ３１７、
信号ｈがクロックイネーブル付きレジスタ３１５にそれ
ぞれ供給される。一方、レジスタ３０３の複数ビット出
力とレジスタ３０７の複数ビット出力とは２クロック分
の時間差を有するが、これらは減算器３１９に入力され
て減算され、スイッチ３１３の一方の入力端子、スイッ
チ３２１の一方の入力端子、更にはｘ（−１）乗算器３
２３に入力される。ｘ（−１）乗算器３２３では入力さ
れたデータの正負の符号を反転し、スイッチ３１３及び
スイッチ３２１の他方の入力端子に供給される。
１に入力され、図示している論理式に従って、信号ｓ，
ｈ，ａがそれぞれ論理演算され、信号ｓがスイッチ３１
３、信号ａがクロックイネーブル付きレジスタ３１７、
信号ｈがクロックイネーブル付きレジスタ３１５にそれ
ぞれ供給される。一方、レジスタ３０３の複数ビット出
力とレジスタ３０７の複数ビット出力とは２クロック分
の時間差を有するが、これらは減算器３１９に入力され
て減算され、スイッチ３１３の一方の入力端子、スイッ
チ３２１の一方の入力端子、更にはｘ（−１）乗算器３
２３に入力される。ｘ（−１）乗算器３２３では入力さ
れたデータの正負の符号を反転し、スイッチ３１３及び
スイッチ３２１の他方の入力端子に供給される。
【００２０】スイッチ３１３はデコーダからの信号ｓ、
即ち、データｃに応じて、データｃが”０”の時には減
算器３１９の複数ビット出力をそのまま出力し、データ
ｃが”１”の時には減算器３１９の出力をｘ（−１）乗
算器３２３にて符号反転した複数ビットデータをクロッ
クイネーブル付きレジスタ３１５のＤ入力として入力す
る。クロックイネーブル付きレジスタ３１５はデコーダ
３１１からの信号ｈに応じて、信号ｈが”０”の時には
Ｄ入力として入力された複数ビットデータをラッチし、
信号ｈが”１”の時には出力している値をホールドし、
その結果を位相情報として出力端子３２５に出力する。
即ち、データｃに応じて、データｃが”０”の時には減
算器３１９の複数ビット出力をそのまま出力し、データ
ｃが”１”の時には減算器３１９の出力をｘ（−１）乗
算器３２３にて符号反転した複数ビットデータをクロッ
クイネーブル付きレジスタ３１５のＤ入力として入力す
る。クロックイネーブル付きレジスタ３１５はデコーダ
３１１からの信号ｈに応じて、信号ｈが”０”の時には
Ｄ入力として入力された複数ビットデータをラッチし、
信号ｈが”１”の時には出力している値をホールドし、
その結果を位相情報として出力端子３２５に出力する。
【００２１】一方、スイッチ３２１においては減算器３
１９の出力の正負に応じて、この減算器３１９の複数ビ
ット出力とｘ（−１）乗算器３２３で符号反転した複数
ビットデータを選択して出力することにより、減算器３
１９の出力の絶対値をクロックイネーブル付きレジスタ
３１７のＤ端子に供給する。クロックイネーブル付きレ
ジスタ３１７はデコーダ３１１からの信号ａに応じて、
信号ａが”０”の時にはＤ入力として入力された複数ビ
ットデータをラッチし、信号ａが”１”の時には出力し
ている値をホールドし、その結果を振幅情報として出力
端子３２７に出力する。
１９の出力の正負に応じて、この減算器３１９の複数ビ
ット出力とｘ（−１）乗算器３２３で符号反転した複数
ビットデータを選択して出力することにより、減算器３
１９の出力の絶対値をクロックイネーブル付きレジスタ
３１７のＤ端子に供給する。クロックイネーブル付きレ
ジスタ３１７はデコーダ３１１からの信号ａに応じて、
信号ａが”０”の時にはＤ入力として入力された複数ビ
ットデータをラッチし、信号ａが”１”の時には出力し
ている値をホールドし、その結果を振幅情報として出力
端子３２７に出力する。
【００２２】ここで、上記位相情報、振幅情報について
解説する。入力されるデータは積分等化されたデータで
あり、２値のアイパターンをもったデータが積分等化器
１０５内のロールオフフィルタで滑らかな波形とされて
後、Ａ／Ｄ変換され、この位相・振幅検出器１１３に入
力されることになる。
解説する。入力されるデータは積分等化されたデータで
あり、２値のアイパターンをもったデータが積分等化器
１０５内のロールオフフィルタで滑らかな波形とされて
後、Ａ／Ｄ変換され、この位相・振幅検出器１１３に入
力されることになる。
【００２３】図２におけるレジスタ３０５の出力を時間
の中心と考えると、デコーダ３１１から出力される信号
ｈは、その前後のデータ、即ちレジスタ３０３の出力と
レジスタ３０７の出力の正負を示すデータｂ，ｄが一致
し、且つ、データａ，ｃ，ｅが全て同じではないとき
に”０”となる。そして、この信号ｈが”０”となった
ときにレジスタ３１５の保持するデータが更新されるこ
とになる。
の中心と考えると、デコーダ３１１から出力される信号
ｈは、その前後のデータ、即ちレジスタ３０３の出力と
レジスタ３０７の出力の正負を示すデータｂ，ｄが一致
し、且つ、データａ，ｃ，ｅが全て同じではないとき
に”０”となる。そして、この信号ｈが”０”となった
ときにレジスタ３１５の保持するデータが更新されるこ
とになる。
【００２４】例えば、図３に示すようにＭＳＢが”
０”，”０”，”１”，”０”，”０”である５つの連
続データが入力されたと仮定する。図３においてｘにて
示す部分がＡ／Ｄ変換器１１１のサンプリングタイミン
グであるが、ここで、上記入力波形とサンプリングタイ
ミングとが理想的な関係にあれば、即ち、ピーク値のタ
イミングでサンプリングを行えば、図３（ａ）に示すよ
うに、その前後のサンプルデータの差分値はほぼ０とな
る。一方、図３（ｂ）に示すようにサンプリングタイミ
ングが理想的なタイミングから遅れていた場合には、図
示の如くその前後のサンプリングタイミングｊ１，ｊ２
におけるサンプルデータｋ１，ｋ２に差が生じることに
なる。
０”，”０”，”１”，”０”，”０”である５つの連
続データが入力されたと仮定する。図３においてｘにて
示す部分がＡ／Ｄ変換器１１１のサンプリングタイミン
グであるが、ここで、上記入力波形とサンプリングタイ
ミングとが理想的な関係にあれば、即ち、ピーク値のタ
イミングでサンプリングを行えば、図３（ａ）に示すよ
うに、その前後のサンプルデータの差分値はほぼ０とな
る。一方、図３（ｂ）に示すようにサンプリングタイミ
ングが理想的なタイミングから遅れていた場合には、図
示の如くその前後のサンプリングタイミングｊ１，ｊ２
におけるサンプルデータｋ１，ｋ２に差が生じることに
なる。
【００２５】この差は、図３（ｂ）に示すように、中央
のデータが正であり、且つ、サンプリング位相が遅れて
いた場合には、差分値ｍ（＝ｋ１−ｋ２）が正となり、
進んでいた場合には負のデータとなる。また、データｃ
が”１”か”０”かによって差分値の正負と位相の進み
遅れの関係は逆になる。従って、スイッチ３１３におい
ては、データｃに応じて減算器３１９の出力する差分値
の正負を反転させている。ＭＳＢが”０”，”０”，”
０”，”０”，”１”のデータ，”１”，”０”，”
０”，”０”，”１”のデータ，”１”，”０”，”
１”，”０”，”０”のデータ，”１”，”１”，”
１”，”１”，”０”のデータ等、信号ｈが”０”とな
る５つの連続データが入力された場合にも、上述と同じ
理由で差分値ｍとして、少なくとも位相進みもしくは遅
れを検出可能である。
のデータが正であり、且つ、サンプリング位相が遅れて
いた場合には、差分値ｍ（＝ｋ１−ｋ２）が正となり、
進んでいた場合には負のデータとなる。また、データｃ
が”１”か”０”かによって差分値の正負と位相の進み
遅れの関係は逆になる。従って、スイッチ３１３におい
ては、データｃに応じて減算器３１９の出力する差分値
の正負を反転させている。ＭＳＢが”０”，”０”，”
０”，”０”，”１”のデータ，”１”，”０”，”
０”，”０”，”１”のデータ，”１”，”０”，”
１”，”０”，”０”のデータ，”１”，”１”，”
１”，”１”，”０”のデータ等、信号ｈが”０”とな
る５つの連続データが入力された場合にも、上述と同じ
理由で差分値ｍとして、少なくとも位相進みもしくは遅
れを検出可能である。
【００２６】上述の如く得られた差分値ｍは、位相情報
として端子３２５を介して図１の積分回路１１９に入力
される。
として端子３２５を介して図１の積分回路１１９に入力
される。
【００２７】振幅情報については、同様に図２における
レジスタ３０５の出力を時間の中心と考えると、信号ａ
は、即ちレジスタ３０３の出力とレジスタ３０７の出力
の正負を示すデータｂ，ｄが不一致の場合に”０”とな
り、この信号ａが”０”となったときにレジスタ３１７
の保持するデータが更新されることになる。ここで、デ
ータｂ，ｄが不一致である場合には、レジスタ３０５の
出力の前後で０クロス点があることになり、この時のレ
ジスタ３０３の出力とレジスタ３０７の出力の差分値の
絶対値は入力信号の振幅に比例することになる。
レジスタ３０５の出力を時間の中心と考えると、信号ａ
は、即ちレジスタ３０３の出力とレジスタ３０７の出力
の正負を示すデータｂ，ｄが不一致の場合に”０”とな
り、この信号ａが”０”となったときにレジスタ３１７
の保持するデータが更新されることになる。ここで、デ
ータｂ，ｄが不一致である場合には、レジスタ３０５の
出力の前後で０クロス点があることになり、この時のレ
ジスタ３０３の出力とレジスタ３０７の出力の差分値の
絶対値は入力信号の振幅に比例することになる。
【００２８】このようにして得られた振幅情報は、端子
３２７を介して、図１の減算器１２１に入力されること
になる。ここで、上述の説明から明らかなように、位相
情報をラッチするタイミングと振幅情報をサンプリング
するタイミングはオーバラップせず、結果として位相・
振幅検出回路１１３においては、上記位相情報と振幅情
報を選択的に出力することになる。
３２７を介して、図１の減算器１２１に入力されること
になる。ここで、上述の説明から明らかなように、位相
情報をラッチするタイミングと振幅情報をサンプリング
するタイミングはオーバラップせず、結果として位相・
振幅検出回路１１３においては、上記位相情報と振幅情
報を選択的に出力することになる。
【００２９】図１に戻り説明を続ける。積分回路１１９
に入力された位相情報は、該回路１１９にて平均化さ
れ、その出力がＤ／Ａ変換器１２３にてアナログ信号に
変換される。このＤ／Ａ変換器１２３の出力するアナロ
グ信号はＶＣＯ（電圧制御発振器）１２５の制御入力と
され、ＶＣＯ１２５は入力された電圧に基づいてその発
振周波数が制御される。このＶＣＯ１２５の出力が、Ａ
／Ｄ変換器１１１及びこれに後続する様々な回路の動作
クロックとして利用されることになる。以上の構成によ
り、クロックが所定の位相となるようにＶＣＯ１２５を
制御するＰＬＬを構成することができる。
に入力された位相情報は、該回路１１９にて平均化さ
れ、その出力がＤ／Ａ変換器１２３にてアナログ信号に
変換される。このＤ／Ａ変換器１２３の出力するアナロ
グ信号はＶＣＯ（電圧制御発振器）１２５の制御入力と
され、ＶＣＯ１２５は入力された電圧に基づいてその発
振周波数が制御される。このＶＣＯ１２５の出力が、Ａ
／Ｄ変換器１１１及びこれに後続する様々な回路の動作
クロックとして利用されることになる。以上の構成によ
り、クロックが所定の位相となるようにＶＣＯ１２５を
制御するＰＬＬを構成することができる。
【００３０】一方、減算器１２１には前述の振幅情報が
位相・振幅検出回路１１３から入力されており、レジス
タ１２７に記憶されている制御目標となる振幅値とを比
較し、目標振幅に対する現在の振幅の差が求められる。
この減算器１２１の出力は積分回路１２９に入力され、
振幅の誤差を平均化し、その結果をＤ／Ａ変換器１３１
に入力する。Ｄ／Ａ変換器１３１は上記平均化されたデ
ジタルデータをアナログ信号としてゲインコントロール
アンプ（ＶＣＡ）１０９の制御入力としている。
位相・振幅検出回路１１３から入力されており、レジス
タ１２７に記憶されている制御目標となる振幅値とを比
較し、目標振幅に対する現在の振幅の差が求められる。
この減算器１２１の出力は積分回路１２９に入力され、
振幅の誤差を平均化し、その結果をＤ／Ａ変換器１３１
に入力する。Ｄ／Ａ変換器１３１は上記平均化されたデ
ジタルデータをアナログ信号としてゲインコントロール
アンプ（ＶＣＡ）１０９の制御入力としている。
【００３１】以上の構成により、再生信号の振幅をＡ／
Ｄ変換レンジに対して最適な所定振幅に一定化するよう
にゲインコントロールアンプ１０９のゲインを調整する
ＡＧＣ回路が構成される。
Ｄ変換レンジに対して最適な所定振幅に一定化するよう
にゲインコントロールアンプ１０９のゲインを調整する
ＡＧＣ回路が構成される。
【００３２】他方、（１ー２Ｄ）処理回路１１５に入力
されたデジタルデータは、２クロック前のデータを減算
することにより、パーシャルレスポンスクラス〓による
３値波形としてビタビデコーダ１３３に入力され、ビタ
ビデコーダは３値波形の尤度を用いることにより最尤復
号を行う。ビタビデコーダ１３３の出力は再生デジタル
信号として再生画像処理回路１３５に供給され、該再生
画像処理回路１３５は入力されたデジタルデータ列から
周知の手法で再生画像を復元し、再生画像信号を出力端
子１３７から出力する。
されたデジタルデータは、２クロック前のデータを減算
することにより、パーシャルレスポンスクラス〓による
３値波形としてビタビデコーダ１３３に入力され、ビタ
ビデコーダは３値波形の尤度を用いることにより最尤復
号を行う。ビタビデコーダ１３３の出力は再生デジタル
信号として再生画像処理回路１３５に供給され、該再生
画像処理回路１３５は入力されたデジタルデータ列から
周知の手法で再生画像を復元し、再生画像信号を出力端
子１３７から出力する。
【００３３】（１＋Ｄ）処理回路１１７に入力されたデ
ータは、１クロック前のデータと現在のデータとを加算
することにより、３値データを算出した後、この３値デ
ータのＭＳＢのみをトラッキング制御のためのＡＴＦト
ーン信号検出回路１３９及びローパスフィルタ（ＬＰ
Ｆ）１４１に供給する。ここで、複数ビットのデータを
１ビットに削減した理由は、後続の回路の規模をできる
だけ小さくするためであり、複数ビットのデータを１ビ
ットのデータに削減した場合においても、トラッキング
制御及び後述する直流オフセットの制御について充分な
精度が得られるからである。
ータは、１クロック前のデータと現在のデータとを加算
することにより、３値データを算出した後、この３値デ
ータのＭＳＢのみをトラッキング制御のためのＡＴＦト
ーン信号検出回路１３９及びローパスフィルタ（ＬＰ
Ｆ）１４１に供給する。ここで、複数ビットのデータを
１ビットに削減した理由は、後続の回路の規模をできる
だけ小さくするためであり、複数ビットのデータを１ビ
ットのデータに削減した場合においても、トラッキング
制御及び後述する直流オフセットの制御について充分な
精度が得られるからである。
【００３４】例えば、クロックレートをＦｂとして、ト
ラッキング用周波数が（Ｆｂ／６０）であるとすると、
約６ビット相当のオーバーサンプルを行っていることに
なり、トラッキング制御用のデータとしては十分の精度
がある。尚、図１において点線で囲んだ部分は同一のＬ
ＳＩにて構成されるデジタル信号処理部分を示してお
り、（１＋Ｄ）処理回路１１７の出力はＬＳＩのピンを
介して出力され、所定レベルの信号としてアナログＬＰ
Ｆ１４１に供給される。
ラッキング用周波数が（Ｆｂ／６０）であるとすると、
約６ビット相当のオーバーサンプルを行っていることに
なり、トラッキング制御用のデータとしては十分の精度
がある。尚、図１において点線で囲んだ部分は同一のＬ
ＳＩにて構成されるデジタル信号処理部分を示してお
り、（１＋Ｄ）処理回路１１７の出力はＬＳＩのピンを
介して出力され、所定レベルの信号としてアナログＬＰ
Ｆ１４１に供給される。
【００３５】Ａ／Ｄ変換器１１１に入力されたアナログ
信号（図４ａ）と、該アナログ信号をデジタルデータに
変換した場合における振幅レンジ（図４ｂ）と、更にそ
のレンジ内の発生頻度を示すヒストグラムとを図４に示
す。同図において、積分等化波形をＡ／Ｄ変換した結
果、変換されたデータが図４ｃに示すような＋Ａと−Ａ
近傍に分布するデータとした場合、（１＋Ｄ）処理回路
１１７の出力データは図４ｄに示すように＋２Ａと０と
−２Ａ近傍に分布する３値データとなる。
信号（図４ａ）と、該アナログ信号をデジタルデータに
変換した場合における振幅レンジ（図４ｂ）と、更にそ
のレンジ内の発生頻度を示すヒストグラムとを図４に示
す。同図において、積分等化波形をＡ／Ｄ変換した結
果、変換されたデータが図４ｃに示すような＋Ａと−Ａ
近傍に分布するデータとした場合、（１＋Ｄ）処理回路
１１７の出力データは図４ｄに示すように＋２Ａと０と
−２Ａ近傍に分布する３値データとなる。
【００３６】ここで、図４ｄに示すような３値データの
最上位ビットのみを取り出すということは、この３値デ
ータと０とを比較することと実質的に等価であり、３値
波形化された信号は図４に示すように０を中心とした分
布をもっている。ここで、この最上位ビットはＡ／Ｄ変
換回路１１１に入力されるアナログ信号の振幅−Ａ〜＋
Ａがテープや再生ヘッドの状態などにより多少変化した
場合においても大きな影響を受けることがないが、Ａ／
Ｄ変換回路１１１に入力されるアナログ信号に直流オフ
セットが存在する場合には大きな影響を受ける。具体的
には３値は経過された信号が０に対してオフセットした
値を中心として分布する場合には、上述した１ビットに
含まれる後述のパイロット信号成分のエネルギーが減少
し、トラッキング制御の精度が低下する。
最上位ビットのみを取り出すということは、この３値デ
ータと０とを比較することと実質的に等価であり、３値
波形化された信号は図４に示すように０を中心とした分
布をもっている。ここで、この最上位ビットはＡ／Ｄ変
換回路１１１に入力されるアナログ信号の振幅−Ａ〜＋
Ａがテープや再生ヘッドの状態などにより多少変化した
場合においても大きな影響を受けることがないが、Ａ／
Ｄ変換回路１１１に入力されるアナログ信号に直流オフ
セットが存在する場合には大きな影響を受ける。具体的
には３値は経過された信号が０に対してオフセットした
値を中心として分布する場合には、上述した１ビットに
含まれる後述のパイロット信号成分のエネルギーが減少
し、トラッキング制御の精度が低下する。
【００３７】図５（ａ）は（１＋Ｄ）処理回路１１７の
出力する信号の周波数特性を示す図であり、同図から明
らかなように（１＋Ｄ）処理回路１１７は直流成分を含
む低周波成分を通過するので、トラッキング制御に必要
な周波数の信号は十分通過する。ＡＴＦトーン信号検出
回路１３９に入力された１ビットのデジタル信号は、該
回路で処理されＡＴＦトーン信号が検出される。このＡ
ＴＦトーン信号はＭＰＵ（マイクロプロセッシングユニ
ット）１４３に供給される。ＭＰＵ１４３はこのＡＴＦ
トーン信号に基づいてトラッキング制御信号を発生し、
キャプスタン制御回路１４５に供給する。キャプスタン
制御回路１４５は周知のように不図示のキャプスタンの
回転速度を制御する速度制御とトラッキング制御を行
い、ヘッド１０１がトラック上を正確に追従するように
動作する。
出力する信号の周波数特性を示す図であり、同図から明
らかなように（１＋Ｄ）処理回路１１７は直流成分を含
む低周波成分を通過するので、トラッキング制御に必要
な周波数の信号は十分通過する。ＡＴＦトーン信号検出
回路１３９に入力された１ビットのデジタル信号は、該
回路で処理されＡＴＦトーン信号が検出される。このＡ
ＴＦトーン信号はＭＰＵ（マイクロプロセッシングユニ
ット）１４３に供給される。ＭＰＵ１４３はこのＡＴＦ
トーン信号に基づいてトラッキング制御信号を発生し、
キャプスタン制御回路１４５に供給する。キャプスタン
制御回路１４５は周知のように不図示のキャプスタンの
回転速度を制御する速度制御とトラッキング制御を行
い、ヘッド１０１がトラック上を正確に追従するように
動作する。
【００３８】ここで、ＡＴＦトーン信号検出回路１３９
の詳細を図６を用いて説明する。本実施例においては、
周知のデジタルＶＴＲにて採用されている２種類のパイ
ロット信号ｆ１、ｆ２を用いたトラッキング制御を行う
ものとし手いる。即ち、１トラックおきにｆ１，ｆ２の
周波数を有するパイロット信号が交互にデジタル信号に
重畳されているフォーマットで記録されている磁気テー
プを再生するに際し、パイロット信号が記録されていな
いトラックを回転ヘッドが再生中にその回転ヘッド中に
含まれているｆ１成分とｆ２成分とをそれぞれ検出し、
これらを比較することによりトラッキング制御信号を得
るものとする。
の詳細を図６を用いて説明する。本実施例においては、
周知のデジタルＶＴＲにて採用されている２種類のパイ
ロット信号ｆ１、ｆ２を用いたトラッキング制御を行う
ものとし手いる。即ち、１トラックおきにｆ１，ｆ２の
周波数を有するパイロット信号が交互にデジタル信号に
重畳されているフォーマットで記録されている磁気テー
プを再生するに際し、パイロット信号が記録されていな
いトラックを回転ヘッドが再生中にその回転ヘッド中に
含まれているｆ１成分とｆ２成分とをそれぞれ検出し、
これらを比較することによりトラッキング制御信号を得
るものとする。
【００３９】上述の（１＋Ｄ）処理回路１１７から出力
された１ビットデータは端子２０１に入力され、該１ビ
ットデータは回路ブロック２１３，２１５，２１７，２
１９にそれぞれ供給される。ここで、図６（ａ）におい
て、各回路ブロック２１３，２１５，２１７，２１９は
その構成を同じくし、入力されるクロック信号のみが異
なる。ここで、２１１はトラッキングトーン発振器であ
り、図４（ｂ）に示す４種類の信号を発生する。即ち、
該発振器２１１は周波数ｆ１のサイン波を回路２１３
に、周波数ｆ１のコサイン波を回路ブロック２１５に、
周波数ｆ２のサイン波を回路ブロック２１７に、周波数
ｆ２のコサイン波を回路ブロック２１９にそれぞれ供給
する。
された１ビットデータは端子２０１に入力され、該１ビ
ットデータは回路ブロック２１３，２１５，２１７，２
１９にそれぞれ供給される。ここで、図６（ａ）におい
て、各回路ブロック２１３，２１５，２１７，２１９は
その構成を同じくし、入力されるクロック信号のみが異
なる。ここで、２１１はトラッキングトーン発振器であ
り、図４（ｂ）に示す４種類の信号を発生する。即ち、
該発振器２１１は周波数ｆ１のサイン波を回路２１３
に、周波数ｆ１のコサイン波を回路ブロック２１５に、
周波数ｆ２のサイン波を回路ブロック２１７に、周波数
ｆ２のコサイン波を回路ブロック２１９にそれぞれ供給
する。
【００４０】回路ブロック２１３において、上記１ビッ
トデータは乗算器２０３に供給され、周波数ｆ１のサイ
ン波と乗算され、その結果が積分器２０５に供給されて
予め定められた期間に亘って積分される。この期間の終
了後とにその積分結果はレジスタ２０７に取り込まれ、
ホールドされる。２０９はバッファであり、ＭＰＵ１４
３のデータバスに接続されており、ＭＰＵ１４３はこの
バッファ２０９の出力イネーブルを解除することによ
り、このバッファに保持されている値を読み出すことに
なる。
トデータは乗算器２０３に供給され、周波数ｆ１のサイ
ン波と乗算され、その結果が積分器２０５に供給されて
予め定められた期間に亘って積分される。この期間の終
了後とにその積分結果はレジスタ２０７に取り込まれ、
ホールドされる。２０９はバッファであり、ＭＰＵ１４
３のデータバスに接続されており、ＭＰＵ１４３はこの
バッファ２０９の出力イネーブルを解除することによ
り、このバッファに保持されている値を読み出すことに
なる。
【００４１】ここで、各回路ブロック２１３，２１５，
２１７，２１９内の各バッファには上記１ビットデータ
即ち再生信号中に含まれる、周波数ｆ１のサイン波，周
波数ｆ１のコサイン波，周波数ｆ２のサイン波，周波数
ｆ２のコサイン波成分を示している。ＭＰＵ１４３は回
路ブロック２１３の出力と回路ブロック２１５の出力の
ＲＭＳ(Root Mean Square)をとることによりｆ１成分を
検出することができ、回路ブロック２１７の出力と回路
ブロック２１９の出力のＲＭＳをとることによりｆ２成
分を検出することができる。
２１７，２１９内の各バッファには上記１ビットデータ
即ち再生信号中に含まれる、周波数ｆ１のサイン波，周
波数ｆ１のコサイン波，周波数ｆ２のサイン波，周波数
ｆ２のコサイン波成分を示している。ＭＰＵ１４３は回
路ブロック２１３の出力と回路ブロック２１５の出力の
ＲＭＳ(Root Mean Square)をとることによりｆ１成分を
検出することができ、回路ブロック２１７の出力と回路
ブロック２１９の出力のＲＭＳをとることによりｆ２成
分を検出することができる。
【００４２】上記説明中の、ＲＭＳは入力された２つの
値をそれぞれ２乗して加算したものの平方根を示す。Ｍ
ＰＵ１４３ではこのｆ１成分とｆ２成分とを比較するこ
とにより再生中の回転ヘッドが、パイロット信号が記録
されていないトラックに対してｆ１，ｆ２何れのパイロ
ット信号が記録されているトラック側にシフトとしてい
るかを検出することができ、この結果をトラッキング制
御信号としてキャプスタン制御回路１４５に供給するこ
とになる。
値をそれぞれ２乗して加算したものの平方根を示す。Ｍ
ＰＵ１４３ではこのｆ１成分とｆ２成分とを比較するこ
とにより再生中の回転ヘッドが、パイロット信号が記録
されていないトラックに対してｆ１，ｆ２何れのパイロ
ット信号が記録されているトラック側にシフトとしてい
るかを検出することができ、この結果をトラッキング制
御信号としてキャプスタン制御回路１４５に供給するこ
とになる。
【００４３】尚、ここで用いられる乗算器（２０３な
ど）は片方の入力が１ビットであるため、（ｘ１）もし
くは（ｘ−１）の２種類の処理を選択するのみであり、
更にトラッキングトーン発振器２１１の出力を２値（１
ビット）もしくは３値（２ビット９程度とすれば、極め
て簡単なロジック回路で構成することができ、更に積分
器２０５をアップダウンカウンタで構成することにより
回路規模を飛躍的に減少することができる。
ど）は片方の入力が１ビットであるため、（ｘ１）もし
くは（ｘ−１）の２種類の処理を選択するのみであり、
更にトラッキングトーン発振器２１１の出力を２値（１
ビット）もしくは３値（２ビット９程度とすれば、極め
て簡単なロジック回路で構成することができ、更に積分
器２０５をアップダウンカウンタで構成することにより
回路規模を飛躍的に減少することができる。
【００４４】図１に戻り、（１＋Ｄ）処理回路１１７の
出力のＭＳＢは当該デジタル信号処理ＬＳＩの端子から
出力され、所定レベルの信号とされた後ＬＰＦ１４１に
て平均化される。このＬＰＦ１４１の構成については、
例えば図７（ａ）に示すＣＲそしを用いた低域通過回路
や、図７（ｂ）に示すオペアンプを用いた積分器や、更
には図７（ｃ）に示すチャージポンプを用いた回路など
を採用することができる。尚、これらの回路そのものに
ついては周知の回路であるので詳しい説明は省略する。
出力のＭＳＢは当該デジタル信号処理ＬＳＩの端子から
出力され、所定レベルの信号とされた後ＬＰＦ１４１に
て平均化される。このＬＰＦ１４１の構成については、
例えば図７（ａ）に示すＣＲそしを用いた低域通過回路
や、図７（ｂ）に示すオペアンプを用いた積分器や、更
には図７（ｃ）に示すチャージポンプを用いた回路など
を採用することができる。尚、これらの回路そのものに
ついては周知の回路であるので詳しい説明は省略する。
【００４５】このＬＰＦ１４１の出力は、前述したアナ
ログ加算器１０９に供給され、再生信号の直流オフセッ
トを除去することになる。先に説明したように、Ａ／Ｄ
変換器１１１に入力されるアナログ信号に直流オフセッ
トがあると、（１＋Ｄ）処理回路１１７内の加算器で３
値化された信号のレベル０を中心とした分布がオフセッ
トし、（１＋Ｄ）処理回路１１７の出力であるＭＳＢ１
ビットデータ中の１と０の生起確率が５０％からずれて
しまう。これに伴って、上記ＡＧＣ，ＡＰＣ，ＡＴＦの
各処理に対して深刻な悪影響を与えてしまう。
ログ加算器１０９に供給され、再生信号の直流オフセッ
トを除去することになる。先に説明したように、Ａ／Ｄ
変換器１１１に入力されるアナログ信号に直流オフセッ
トがあると、（１＋Ｄ）処理回路１１７内の加算器で３
値化された信号のレベル０を中心とした分布がオフセッ
トし、（１＋Ｄ）処理回路１１７の出力であるＭＳＢ１
ビットデータ中の１と０の生起確率が５０％からずれて
しまう。これに伴って、上記ＡＧＣ，ＡＰＣ，ＡＴＦの
各処理に対して深刻な悪影響を与えてしまう。
【００４６】本実施例においては、上記５０％からのず
れを外部のＬＰＦ１４１において平均化し、当該オフセ
ットをアナログ加算器１０７に加えることによって補償
することができ、結果として入力される積分等化波形の
オフセットに敏感な位相検出や振幅検出の動作を安定化
させることができる。また、上記トラッキング制御の精
度も向上させることができる。
れを外部のＬＰＦ１４１において平均化し、当該オフセ
ットをアナログ加算器１０７に加えることによって補償
することができ、結果として入力される積分等化波形の
オフセットに敏感な位相検出や振幅検出の動作を安定化
させることができる。また、上記トラッキング制御の精
度も向上させることができる。
【００４７】尚、上述の実施例においては（１＋Ｄ）処
理回路１１７により隣接するサンプルデータを加算する
ことによって直流オフセットを検出しているが、ＬＳＩ
のゲートのスピードが不足する場合には、図５（ｂ）に
示す（１＋２Ｄ）処理回路によって隣々接のサンプルを
加算することによっても同様の効果が得られる。
理回路１１７により隣接するサンプルデータを加算する
ことによって直流オフセットを検出しているが、ＬＳＩ
のゲートのスピードが不足する場合には、図５（ｂ）に
示す（１＋２Ｄ）処理回路によって隣々接のサンプルを
加算することによっても同様の効果が得られる。
【００４８】また、上述の実施例においては、ＬＰＦ１
４１としてはアナログ回路を用いているが、例えばアッ
プダウンカウンタなどを利用してデジタル回路で構成
し、図１におけるデジタル信号処理ＬＳＩ内にて積分動
作を行う構成とすることも可能で、この場合には上記積
分によるデジタル積分値をＤ／Ａ変換器やＰＷＭ回路な
どを介してアナログ化してフィードバックすることによ
って実現できる。
４１としてはアナログ回路を用いているが、例えばアッ
プダウンカウンタなどを利用してデジタル回路で構成
し、図１におけるデジタル信号処理ＬＳＩ内にて積分動
作を行う構成とすることも可能で、この場合には上記積
分によるデジタル積分値をＤ／Ａ変換器やＰＷＭ回路な
どを介してアナログ化してフィードバックすることによ
って実現できる。
【００４９】
【発明の効果】以上説明したように、本願の請求項１に
記載のデジタル信号処理装置によれば、デジタル情報を
含むアナログ信号をデジタルデータに変換するＡ／Ｄ変
換器の出力値を該Ａ／Ｄ変換器の他の出力値と加算する
加算手段を設け、該加算手段の出力の最上位ビットに基
づいて前記アナログ信号のオフセットを検出するオフセ
ット検出し、当該オフセットを補償する構成としたの
で、を極めて回路規模の小さな回路にてオフセットをデ
ジタル的に検出でき、そのオフセットを補償することが
できる。
記載のデジタル信号処理装置によれば、デジタル情報を
含むアナログ信号をデジタルデータに変換するＡ／Ｄ変
換器の出力値を該Ａ／Ｄ変換器の他の出力値と加算する
加算手段を設け、該加算手段の出力の最上位ビットに基
づいて前記アナログ信号のオフセットを検出するオフセ
ット検出し、当該オフセットを補償する構成としたの
で、を極めて回路規模の小さな回路にてオフセットをデ
ジタル的に検出でき、そのオフセットを補償することが
できる。
【００５０】また、アナログ信号の振幅、Ａ／Ｄ変換器
による前記アナログ信号のサンプリング位相、アナログ
信号中に含まれる特定周波数成分等を検出する場合に
は、その検出精度を飛躍的に向上することができる。
による前記アナログ信号のサンプリング位相、アナログ
信号中に含まれる特定周波数成分等を検出する場合に
は、その検出精度を飛躍的に向上することができる。
【００５１】更に、本願の請求項１３に記載のデジタル
信号処理装置によれば、デジタル情報を含むアナログ信
号をデジタルデータに変換するＡ／Ｄ変換器の出力値を
該Ａ／Ｄ変換器の他の出力値と加算する加算し、該加算
出力中の最上位ビットを用いて、前記アナログ信号中に
含まれる特定周波数成分を検出する構成としたので、ア
ナログ信号中に含まれる特定周波数成分を極めて回路規
模の小さな回路にてデジタル的に検出できるようになっ
た。
信号処理装置によれば、デジタル情報を含むアナログ信
号をデジタルデータに変換するＡ／Ｄ変換器の出力値を
該Ａ／Ｄ変換器の他の出力値と加算する加算し、該加算
出力中の最上位ビットを用いて、前記アナログ信号中に
含まれる特定周波数成分を検出する構成としたので、ア
ナログ信号中に含まれる特定周波数成分を極めて回路規
模の小さな回路にてデジタル的に検出できるようになっ
た。
【図１】本発明の一実施例としてのデジタル信号処理回
路の構成を示す図である。
路の構成を示す図である。
【図２】図１の装置における位相・振幅検出回路の具体
的な構成例を示すブロック図である。
的な構成例を示すブロック図である。
【図３】図２に示す位相・振幅検出回路の動作を説明す
るための図である。
るための図である。
【図４】入力されたアナログ信号と該アナログ信号をデ
ジタルデータに変換した場合における振幅レンジと、更
にそのレンジ内の発生頻度を示すヒストグラムとを示す
図である。
ジタルデータに変換した場合における振幅レンジと、更
にそのレンジ内の発生頻度を示すヒストグラムとを示す
図である。
【図５】図１のデジタル信号処理装置をデジタルディス
ク再生装置に適用した場合の構成を示すブロック図であ
る。
ク再生装置に適用した場合の構成を示すブロック図であ
る。
【図６】図１の装置に適用できる、複数のサンプルを加
算する処理回路の構成例を示す図である。
算する処理回路の構成例を示す図である。
【図７】図１の装置におけるローパスフィルタの具体的
な構成例を示す図である。
な構成例を示す図である。
１０１ 再生ヘッド １０３ 再生アンプ １０５ 積分等化回路 １０７ 加算器 １０９ 電圧制御アンプ １１１ Ａ／Ｄ変換器 １１３ 位相・振幅検出回路 １１５ （１−２Ｄ）処理回路 １１７ （１＋Ｄ）処理回路 １１９，１２９ 積分回路 １２１ 減算器 １２３，１３１ Ｄ／Ａ変換器 １２５ 電圧制御発振器 １３３ ビタビ復号器 １３５ 再生画像処理回路 １３９ ＡＴＦトーン信号検出回路 １４１ ローパスフィルタ １４３ マイクロプロセッシングユニット １４５ キャプスタン制御回路
Claims (18)
- 【請求項１】 デジタル情報を含むアナログ信号を入力
する入力手段と、 該アナログ信号をデジタルデータに変換するＡ／Ｄ変換
器と、 該Ａ／Ｄ変換器の出力値を該Ａ／Ｄ変換器の他の出力値
と加算する加算手段と、 該加算手段の出力の最上位ビットに基づいて前記アナロ
グ信号のオフセットを検出するオフセット検出手段と、 該オフセット検出手段の出力に応じて前記アナログ信号
のオフセットを補償する手段と、を具備するデジタル信
号処理装置。 - 【請求項２】 前記加算手段は前記Ａ／Ｄ変換器の隣接
する出力値を加算することを特徴とする請求項１のデジ
タル信号処理装置。 - 【請求項３】 前記オフセット検出手段は前記最上位ビ
ットを積分する積分手段を含むことを特徴とする請求項
１もしくは２のデジタル信号処理装置。 - 【請求項４】 前記積分手段はアナログローパスフィル
タを含むことを特徴とする請求項３のデジタル信号処理
装置。 - 【請求項５】 前記Ａ／Ｄ変換器の出力を用いて、前記
アナログ信号の振幅を検出する振幅検出手段を有するこ
とを特徴とする請求項１乃至４いずれかのデジタル信号
処理装置。 - 【請求項６】 前記振幅検出手段の出力に応じて、前記
アナログ信号の振幅を制御する振幅制御手段を有する請
求項５のデジタル信号処理装置。 - 【請求項７】 前記振幅検出手段は、前記Ａ／Ｄ変換器
の複数の出力を演算する演算手段と、前記Ａ／Ｄ変換器
の出力中の最上位ビットのパターンに応じて、前記演算
手段の出力をラッチするラッチ手段を有することを特徴
とする請求項５もしくは６のデジタル信号処理装置。 - 【請求項８】 前記Ａ／Ｄ変換器の出力を用いて、当該
Ａ／Ｄ変換器による前記アナログ信号のサンプリング位
相を検出する位相検出手段を有する請求項１乃至７いず
れかのデジタル信号処理装置。 - 【請求項９】 前記位相検出手段の出力を用いて、前記
Ａ／Ｄ変換器に供給されるクロックの位相を制御する位
相制御手段を有する請求項８のデジタル信号処理装置。 - 【請求項１０】 前記位相検出手段は、前記Ａ／Ｄ変換
器の複数の出力を演算する演算手段と、前記Ａ／Ｄ変換
器の出力中の最上位ビットのパターンに応じて、前記演
算手段の出力をラッチするラッチ手段を有することを特
徴とする請求項８もしくは９のデジタル信号処理装置。 - 【請求項１１】 前記加算手段の出力を用いて、前記ア
ナログ信号中に含まれる特定周波数成分を検出する特定
周波数検出手段を有する請求項１乃至１０いずれかのデ
ジタル信号処理装置。 - 【請求項１２】 記録媒体から前記アナログ信号を再生
する再生手段と、前記特定周波数検出手段で検出された
該再生信号中のパイロット信号を用いて前記再生手段の
トラッキング制御を行うトラッキング制御手段を有する
ことを特徴とする請求項１１のデジタル信号処理装置。 - 【請求項１３】 デジタル情報を含むアナログ信号を入
力する入力手段と、 該アナログ信号をデジタルデータに変換するＡ／Ｄ変換
器と、 該Ａ／Ｄ変換器の出力値を該Ａ／Ｄ変換器の他の出力値
と加算する加算手段と、 該加算手段の出力中の最上位ビットを用いて、前記アナ
ログ信号中に含まれる特定周波数成分を検出する特定周
波数検出手段と、を具備するデジタル信号処理装置。 - 【請求項１４】 前記加算手段は前記Ａ／Ｄ変換器の隣
接する出力値を加算することを特徴とする請求項１３の
デジタル信号処理装置。 - 【請求項１５】 記録媒体から前記アナログ信号を再生
する再生手段と、前記特定周波数検出手段で検出された
該再生信号中のパイロット信号を用いて前記再生手段の
トラッキング制御を行うトラッキング制御手段を有する
ことを特徴とする請求項１３もしくは１４のデジタル信
号処理装置。 - 【請求項１６】 前記記録媒体は多数のトラックが形成
されているテープ状記録媒体であり、前記特定周波数検
出手段は前記再生手段が主に再生するトラックの両側に
隣接するトラックに記録されている２種類のパイロット
信号をそれぞれ検出することを特徴とする請求項１５の
デジタル信号処理装置。 - 【請求項１７】 前記トラッキング制御手段は前記特定
周波数検出手段で検出された２種類のパイロット信号成
分を比較することを特徴とする請求項１６のデジタル信
号処理装置。 - 【請求項１８】 前記加算手段の出力中の最上位ビット
に基づいて前記アナログ信号のオフセットを検出するオ
フセット検出手段と、該オフセット検出手段の出力に応
じて前記アナログ信号のオフセットを補償する手段とを
有することを特徴とする請求項１３乃至１７いずれかの
デジタル信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167263A JPH1011899A (ja) | 1996-06-27 | 1996-06-27 | デジタル信号処理装置 |
| US08/879,604 US5982310A (en) | 1996-06-27 | 1997-06-20 | Digital signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167263A JPH1011899A (ja) | 1996-06-27 | 1996-06-27 | デジタル信号処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004301375A Division JP2005025937A (ja) | 2004-10-15 | 2004-10-15 | 再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011899A true JPH1011899A (ja) | 1998-01-16 |
Family
ID=15846500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167263A Pending JPH1011899A (ja) | 1996-06-27 | 1996-06-27 | デジタル信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982310A (ja) |
| JP (1) | JPH1011899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1087393A2 (en) * | 1999-09-24 | 2001-03-28 | Sanyo Electric Co., Ltd. | Signal processing circuit and semiconductor integrated circuit |
| WO2009001521A1 (ja) * | 2007-06-27 | 2008-12-31 | Panasonic Corporation | 信号処理装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588009B1 (ko) * | 1999-08-19 | 2006-06-09 | 엘지.필립스 엘시디 주식회사 | 디지털 모니터의 영상 조절방법 및 장치 |
| US8730074B1 (en) * | 2013-01-14 | 2014-05-20 | Intel Corporation | Successive approximation analog-to-digital conversion with gain control for tuners |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7512886A (nl) * | 1975-11-04 | 1977-05-06 | Hollandse Signaalapparaten Bv | Analoog-digitaal omzetter. |
| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
| US4590458A (en) * | 1985-03-04 | 1986-05-20 | Exxon Production Research Co. | Offset removal in an analog to digital conversion system |
| JPS62112222U (ja) * | 1985-12-28 | 1987-07-17 | ||
| US4771267A (en) * | 1986-12-24 | 1988-09-13 | Hughes Aircraft Company | Analog offset compensation technique |
| US4996529A (en) * | 1989-04-10 | 1991-02-26 | Motorola, Inc. | Auto-zeroing circuit for offset cancellation |
| DE69329837T2 (de) * | 1992-04-30 | 2001-04-19 | Hewlett Packard Co | Differenztieller integrierender Verstärker mit geschalteten Kapazitäten zur Bildung von Prezisionswiderständen |
| FR2696300B1 (fr) * | 1992-09-25 | 1994-11-18 | Thomson Csf | Circuit de codage analogique-numérique à compensation automatique du décalage du zéro. |
| US5635934A (en) * | 1995-03-07 | 1997-06-03 | National Semiconductor Corporation | Digital read channel utilizing analog-to-digital converter with offset reduction |
-
1996
- 1996-06-27 JP JP8167263A patent/JPH1011899A/ja active Pending
-
1997
- 1997-06-20 US US08/879,604 patent/US5982310A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1087393A2 (en) * | 1999-09-24 | 2001-03-28 | Sanyo Electric Co., Ltd. | Signal processing circuit and semiconductor integrated circuit |
| EP1087393A3 (en) * | 1999-09-24 | 2004-03-10 | Sanyo Electric Co., Ltd. | Signal processing circuit and semiconductor integrated circuit |
| WO2009001521A1 (ja) * | 2007-06-27 | 2008-12-31 | Panasonic Corporation | 信号処理装置 |
| US8022847B2 (en) | 2007-06-27 | 2011-09-20 | Panasonic Corporation | Signal processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5982310A (en) | 1999-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08502393A (ja) | 同期波形サンプリング用タイミング回復回路 | |
| JP3129156B2 (ja) | 位相検出方法およびその実施装置 | |
| US6236628B1 (en) | Read channel circuit for optical disk reproducing apparatus | |
| JPH06295540A (ja) | ディジタル信号検出回路 | |
| JP4784400B2 (ja) | Ｐｌｌ回路および記録情報再生装置 | |
| JP2001176209A (ja) | データ再生システムにおけるクロック調整装置及び光ディスク装置 | |
| JP3781416B2 (ja) | ウォッブル信号を用いたクロック信号生成装置及びそれを用いたデータ再生装置 | |
| US20050073454A1 (en) | A/D converter, digital PLL circuit using the same, and information recording apparatus using the same | |
| JPH1011899A (ja) | デジタル信号処理装置 | |
| US6141170A (en) | Signal processing with frequency component detection in two modes | |
| JP2003187533A (ja) | 期待値生成ユニット及びデータ再生装置 | |
| JP3647069B2 (ja) | デジタル信号再生装置 | |
| JP2005025937A (ja) | 再生装置 | |
| JP3818031B2 (ja) | 記録情報再生装置 | |
| JPH06119720A (ja) | 位相同期方法及び回路並びにそれを用いたデータ検出方法及び回路 | |
| JPH09274702A (ja) | 磁気記録情報再生装置 | |
| JPS6318564A (ja) | ヘリカルスキヤン方式テ−プ再生装置のキヤプスタン制御回路 | |
| JP4541816B2 (ja) | 再生装置 | |
| JP3225588B2 (ja) | ディジタル信号再生回路 | |
| JP2000011550A (ja) | 再生装置、クロック発生装置及びその方法、コンピュータ読み取り可能な記憶媒体 | |
| JP3591295B2 (ja) | 再生クロック抽出装置 | |
| JP2002056628A (ja) | 再生装置、再生方法、クロック発生装置及びコンピュータ読み取り可能な記憶媒体 | |
| JP2805643B2 (ja) | 信号再生装置 | |
| JP2000163889A (ja) | クロック再生装置 | |
| JPH09213009A (ja) | 再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040809 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |