JPH06119720A - 位相同期方法及び回路並びにそれを用いたデータ検出方法及び回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 低いクロック周波数で高い分解能を得ること
ができ、マルチトラックへの対応を容易にする。 【構成】 離散データである入力データＤＥＱＯＵＴか
らゼロクロス点Ｐの有無を検出し、ゼロクロス点Ｐの前
後の入力データｘ（ｎ），ｘ（ｎ−１）から直線近似等
の数値演算処理により入力データのサンプル点に対する
ゼロクロス点Ｐの位相ｐを算出する。そして、算出され
た位相ｐに基づいて再生クロックの位相を制御する。ま
た、離散入力信号から位相予測値におけるデータ値を数
値演算処理により算出し、得られた位相予測値における
データ値を２値化した値を検出データとして出力するデ
ータ検出手段を具備した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、離散入力信号から再
生クロックを生成する位相同期方法及び位相同期回路
（ＰＬＬ回路）並びにこれを用いたデータ検出方法及び
データ検出回路に関する。

【０００２】

【従来の技術】ＣＤ（コンパクト・ディスク）等で使用
されるディジタルＰＬＬ回路は、矩形状の入力信号に同
期した再生クロックを生成するもので、図１７に示すよ
うに、エッジ検出器１０１、位相比較器１０２、ループ
フィルタ１０３及びディジタル制御発振器（ＤＣＯ）１
０４をループ状に接続して構成されている。ここでエッ
ジ検出器１０１は、図１８に示す矩形状の入力信号であ
るＥＦＭ（eight-fourteen modulation ）信号Ａの変化
点を高い周波数（ｆ0 ）のクロックで検出し、エッジ検
出信号Ｂを出力する。ＤＣＯ１０４はカウンタにより構
成され、鋸歯状にレベルが変化するディジタルデータＣ
を出力する。位相比較器１０２では、このディジタルデ
ータＣをエッジ検出信号Ｂでサンプリングし、これを位
相検出信号Ｄとして出力する。位相検出信号Ｄは、ルー
プを安定化するループフィルタ１０３によってフィルタ
リングされたのちＤＣＯ１０４の出力の増加率、つまり
出力周波数を制御する。そして、ディジタルデータＣの
ＭＳＢが再生クロックＥとして出力されるようになって
いる。

【０００３】このように構成されたディジタルＰＬＬ回
路は、変化点に情報を持つ矩形波を対象としているが、
ＰＬＬ回路を使用する用途には、このような矩形波でな
い入力信号を取り扱わなければならないことがある。以
下、ＤＣＣ（ディジタル・コンパクト・カセット）を例
にとり、矩形波とは異なる形態の入力信号について説明
する。図１９は、ＤＣＣの再生系のうち、エンコーダ入
力までの部分の概略構成を示す図である。マルチトラッ
ク対応の薄膜再生ヘッド１１１によって磁気テープ１１
０から読み取られた各トラックの再生信号は、それぞれ
プリアンプ１１２で所定レベルまで増幅されたのち、マ
ルチプレクサ１１３で時分割多重化される。時分割多重
化されるのは、後段の回路を１系統にするためである。
時分割多重化された離散アナログ信号は、Ａ／Ｄ変換器
１１４でディジタルデータに変換される。変換レート
は、各トラックの転送レートｆchの２倍程度に設定され
る。ディジタルデータは、磁気テープへの記録再生の際
の減衰を補償して、符号間干渉をなくすため、ディジタ
ル等化器１１５で等化される。ディジタル等化器１１５
は、ＩＩＲ、ＦＩＲ等のディジタルフィルタによって構
成され、トラック数分の遅延を施すことにより、マルチ
トラックの信号を時分割で処理するようにしている。デ
ィジタル等化器１１５の出力は、ＰＬＬ回路１１６に入
力され、ここで再生クロックが生成されると共に、この
再生クロックに基づいた入力データの検出が行われるよ
うになっている。

【０００４】

【発明が解決しようとする課題】上述したＤＣＣに使用
されるＰＬＬ回路では、入力信号として、ビットレート
の２倍の周波数でサンプリングされた、振幅値に情報を
持つ離散ディジタルデータが供給される。このため、上
述した矩形波を対象とするＰＬＬ回路を直接使用するこ
とができない。上述のＰＬＬ回路をＤＣＣで使用する場
合には、離散ディジタルデータを、転送クロックｆchの
数十倍の周波数で矩形波に変換した上で再度エッジ検出
する必要があり、装置の複雑化を招くという問題点があ
る。しかも、マルチトラックへの対応を考慮すると、こ
のようなＰＬＬ回路がトラック数分だけ必要になり、更
に装置が複雑化するという問題点がある。

【０００５】また、上述したＰＬＬ回路では、ループの
分解能がシステムクロックの周波数ｆ0 で決まるので、
高分解能を実現するためには高速デバイスが必要にな
り、コストアップとなる。数倍速の再生を考えると、シ
ステムクロックを数倍にする必要があり、更にコストア
ップを招くか、分解能が犠牲になるという問題点があ
る。

【０００６】この発明はこのような問題点を解決するた
めになされたもので、低いクロック周波数で高い分解能
を得ることができ、マルチトラックへの対応も容易であ
る位相同期方法及び回路並びにそれを用いたデータ検出
方法及び回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る位相同期
方法は、離散入力信号からゼロクロス点の有無を検出
し、前記ゼロクロス点の前後の離散入力信号を用いた数
値演算処理により前記離散入力信号のサンプル点に対す
る前記ゼロクロス点の位相を算出し、上記算出された位
相に基づいて再生クロックの位相を制御することを特徴
とする。

【０００８】この発明に係る位相同期回路は、離散入力
信号からゼロクロス点の有無を検出すると共に、前記ゼ
ロクロス点の前後の離散入力信号を用いた数値演算処理
により前記離散入力信号のサンプル点に対する前記ゼロ
クロス点の位相を算出する位相検出手段と、この位相検
出手段で算出された位相と位相予測値との位相差を算出
する位相比較手段と、この位相比較手段で算出された位
相差を積分処理して前記位相予測値を出力する位相予測
手段と、前記位相予測値に基づいて位相シフトされた再
生クロックを出力するクロック再生手段とを具備したこ
とを特徴とする。

【０００９】また、この発明に係るデータ検出方法は、
離散入力信号からゼロクロス点の有無を検出し、前記ゼ
ロクロス点の前後の離散入力信号を用いた数値演算処理
により前記離散入力信号のサンプル点に対する前記ゼロ
クロス点の位相を算出し、上記算出された位相と位相予
測値との位相差を積分処理して前記位相予測値を算出
し、前記離散入力信号から前記位相予測値におけるデー
タ値を数値演算処理により算出し、得られた前記位相予
測値におけるデータ値を２値化した値を検出データとす
ることを特徴とする。

【００１０】更に、この発明に係るデータ検出回路は、
離散入力信号からゼロクロス点の有無を検出すると共
に、前記ゼロクロス点の前後の離散入力信号を用いた数
値演算処理により前記離散入力信号のサンプル点に対す
る前記ゼロクロス点の位相を算出する位相検出手段と、
この位相検出手段で算出された位相と位相予測値との位
相差を算出する位相比較手段と、この位相比較手段で算
出された位相差を積分処理して前記位相予測値を出力す
る位相予測手段と、前記離散入力信号から前記位相予測
値におけるデータ値を数値演算処理により算出し、得ら
れた前記位相予測値におけるデータ値を２値化した値を
検出データとして出力するデータ検出手段とを具備した
ことを特徴とする。

【００１１】

【作用】この発明によれば、離散入力信号の数値演算処
理によってサンプル点に対するゼロクロス点の位相及び
データを直接求めるようにしているので、離散入力信号
を一旦矩形波に変換する必要がなくなる。このため、離
散入力信号の転送クロックのレート、つまり低い周波数
での処理が可能になる。また、この発明によれば、処理
の分解能は数値演算の語長や近似方法等によって決定さ
れ、これらを適当に設定することにより、実用上十分な
分解能を得ることができる。

【００１２】更に、この発明によれば、処理の基本が離
散入力信号に対する数値演算であるから、時分割多重化
処理が比較的容易に行える。一方、低周波数での処理が
可能であることから、システムクロックの周波数をトラ
ック数倍にすることも容易であり、この結果、マルチト
ラックへの対応が容易になる。また、同様の理由から、
数倍速のの可変速再生も転送クロックをそれに応じて数
倍にすることで対応することができる。

【００１３】なお、この発明によれば、ＤＳＰ（ディジ
タル・シグナル・プロセッサ）や高速ＣＰＵを用いたソ
フトウェアによる構成も可能であり、この場合、他の回
路とのハードウェアの共用化ができ融通性が増すという
利点がある。

【００１４】

【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１はこの発明の実施例に係るデ
ィジタルＰＬＬ・データ検出回路の構成を示す図であ
る。この回路は、ＤＣＣのディジタル等化器の後段等に
設けられる。図示しないディジタル等化器から出力され
る離散ディジタルデータである入力データＤＥＱＯＵＴ
は、位相検出器１で位相を検出され、位相比較器２で位
相予測器３から出力される位相予測値ＶＣＯと比較され
る。その比較結果ＰＣは位相予測器３に入力されてい
る。位相予測器３は、ループを安定化するループフィル
タ４と位相値発生器５とから構成されている。位相値発
生器５から出力される位相予測値ＶＣＯは、データ検出
・クロック再生器６に入力されている。データ検出・ク
ロック再生器６は、再生クロック信号ＣＬＫと再生デー
タＤＡＴＡとを生成出力する。以下、各部の詳細につい
て説明する。

【００１５】（１）位相検出器１ 図２（ａ）は、位相検出器１に入力される入力データＤ
ＥＱＯＵＴを示す図である。入力データＤＥＱＯＵＴ
は、転送レートｆchの２倍の周期でサンプリングされた
ディジタルデータである。このデータを滑らかに結んだ
正弦波状の仮想アナログ値が等化後の信号波形に相当す
る。ＦM は、入力データＤＥＱＯＵＴを転送する２ｆch
の周波数のシステムクロック、φA ，φB は、システム
クロックＦM から生成される周波数ｆchの２相クロック
である。位相検出器１では、入力データＤＥＱＯＵＴか
ら数値演算によって仮想アナログ値のサンプル点に対す
るゼロクロス点Ｐの位相ｐを算出する。いま、サンプル
点ｎ−１におけるデータＤn-1 の振幅をｘ（ｎ−１）、
サンプル点ｎにおけるデータＤn の振幅をｘ（ｎ）、シ
ステムクロックＦM の周期を１とすると、この位相ｐ
は、直線近似によって下記数１のように求めることがで
きる。

【００１６】

【数１】ｐ＝ｘ（ｎ）／［ｘ（ｎ）−ｘ（ｎ−１）］ （０≦ｐ≦１）

【００１７】なお、数１は、位相ｐをサンプル点間の１
次近似（直線補間）によって求めたが、多数次近似でよ
り高精度に求めることもできる。この場合、ハードウェ
アは多少複雑になる。

【００１８】図３に、位相検出器１の構成例を示す。入
力データＤＥＱＯＵＴは、遅延回路１１，１２でそれぞ
れ１サンプルクロック分遅延される。そして、１サンプ
ル遅延データｘ（ｎ）と２サンプル遅延データｘ（ｎ−
１）とが減算器１３及び割算器１４に供給されることに
より、割算器１４の出力に数１の演算結果である位相ｐ
が求められる。この位相ｐは、データｘ（ｎ），ｘ（ｎ
−１）のＭＳＢを比較するＥＸ−ＯＲゲート１５からな
るゼロクロス検出器１６がゼロクロスを検出したときの
み、サンプルホールド回路１７にホールドされる。した
がって、ゼロクロスがないときには、前値がホールドさ
れる。サンプルホールド回路１７の出力が位相検出信号
ＰＤとして位相比較器２に出力される。

【００１９】また、数１の演算だけでは、位相検出幅が
システムクロックＦM の１周期分、つまりデータ転送レ
ートｆchの１／２周期分（＝０．５Ｔch）しかないの
で、システムクロックＦM の１周期おきに位相ｐと位相
ｐ−１とを求めることにより、位相基準点をシステムク
ロックＦM の２周期毎に設定し、検出幅をＴch（−π〜
＋π）にしている。即ち、図３において、スイッチ１８
は、システムクロックＦM の２倍の周期のクロックφA
によって切り替わり、０と−１とを交互に出力する。こ
の出力が加算器１９に与えられ、クロックφA が“Ｌ”
のときはｐが求められ、クロックφB が“Ｈ”のときは
ｐ−１が求められる。図２（ａ）は、位相ｐが求められ
る場合（位相進み）、同図（ｂ）は位相ｐ−１が求めら
れる場合（位相遅れ）をそれぞれ示している。なお、数
１の除算については、種々の方法を取り得るが、ハード
ウェアの規模を考慮すると、ＲＯＭによるテーブル方式
が好適である。この場合、分子分母の絶対値をとること
により、ＲＯＭのメモリ容量を低減することができる。
また、演算誤差を少なくするためには、浮動小数点演算
を行えばよい。

【００２０】（２）位相比較器２ 図４は、位相比較器２の構成を示すブロック図である。
位相比較器２は、位相検出器１から出力される位相検出
信号ＰＤと位相予測器３から出力される位相予測値ＶＣ
Ｏとを減算器２１によって減算することにより、位相差
Δｐを算出する。ここで、位相検出信号ＰＤと位相予測
値ＶＣＯは、共に−１〜＋１の範囲で変化する信号であ
るため、図５のＴ1 に示すように、両信号が＋１から−
１又は−１から＋１に変化するときに減算器２１の出力
が一時的に−１未満又は＋１超過となることがある。そ
こで、位相比較器２に−１未満処理部２２と、＋１超過
処理部２３とを設けている。−１未満処理部２２は、位
相差Δｐが−１未満であることを比較器２４によって検
出し、スイッチ２５を切り替えて加算器２６に＋２を供
給する。また、＋１超過処理部２３は、位相差Δｐが＋
１超過であることを比較器２７によって検出し、スイッ
チ２８を切り替えて加算器２９に−２を供給する。これ
により、位相差Δｐに＋２又は−２を加算し、位相差Δ
ｐを−２π又は＋２πだけシフトさせた位相比較出力Ｐ
Ｃを得る。

【００２１】（３）位相予測器３ 位相比較出力ＰＣは、位相予測器３のループフィルタ４
に入力される。ループフィルタ４は、図６に示すよう
に、完全１次積分型のディジタルフィルタで、アナログ
ＰＬＬ回路における周波数誤差に相当するフィルタ出力
ＬＰＦを出力する。位相比較出力ＰＣは、係数回路３
１、加算器３２、遅延回路３３からなるローパスフィル
タと、係数回路３４とを介して加算器３５によって加算
され、遅延回路３６で１クロック周期遅延される。係数
回路３１，３６の係数Ｋ1 ，Ｋ2 をＫ1 ＝１／512 ，Ｋ
2 ＝１／16に設定することにより、係数回路３１，３６
での処理をビットシフト操作で実行することができる。

【００２２】位相値発生器５は、図７に示すように、ル
ープフィルタ４の出力ＬＰＦを加算器４１と遅延回路４
２とからなる積分器によって更に積分することにより、
周波数誤差を位相予測値ＶＣＯに変換するものである。
しかし、単純な積分器では、入力データＤＥＱＯＵＴに
周波数偏差があった場合、その値が累積され、オーバー
フロー又はアンダーフローを起こす。このため、位相検
出器１の検出幅と同じ範囲±１（±π）以内になるよう
に、＋１超過では−２（−２π）し、−１未満では＋２
（＋２π）する。＋１超過処理部４３と−１未満処理部
４４がこの処理を実行する。＋１超過処理部４３は、遅
延回路４２への入力値が＋１を超過したことを比較器４
５で検出し、２段構成の遅延回路４６，４７とＡＮＤゲ
ート４８とでエッジ検出して、その検出結果でスイッチ
４９を切り替えて−２を加算器５０に供給する。また、
−１未満処理部４４は、遅延回路４２への入力値が−１
未満になったことを比較器５１で検出し、２段構成の遅
延回路５２，５３とＡＮＤゲート５４とでエッジ検出し
て、その検出結果でスイッチ５５を切り替えて＋２を加
算器５６に供給する。

【００２３】ＡＮＤゲート４８，５４から出力されるレ
ンジオーバー信号ＲＯ及びレンジアンダー信号ＲＵは、
位相予測値ＶＣＯの位相がそのタイミングでシフトして
いることを意味している。但し、信号ＲＯ，ＲＵの発生
タイミングは、後述するデータ検出・クロック再生器６
との関係から、オーバーレンジ又はアンダーレンジする
と直ちに発生するのではなく、クロックφA によりタイ
ミングをずらしている。この位相値発生器５からは、位
相予測値ＶＣＯ、信号ＲＯ，ＲＵのほかに、位相予測値
の極性を示す位相予測値極性信号ＶＣＯＰが出力されて
いる。

【００２４】（５）データ検出・クロック再生器６ データ検出・クロック再生器６は、入力データＤＥＱＯ
ＵＴから位相予測値ＶＣＯにおけるデータ値を数値演算
によって求めると共に、再生クロックを生成する機能を
有している。データ検出の手法を図８に基づいて説明す
る。いま、位相予測値ＶＣＯが示す位相をｐv 、位相ｐ
v におけるデータ値（予測値）をｘp とすると、データ
値ｘp は、直線近似によって下記数２のように求めるこ
とができる。

【００２５】

【数２】 ｘp ＝ｘ（ｎ）−［ｘ（ｎ）−ｘ（ｎ−１）］・ｐv

【００２６】図９は、データ検出・クロック再生器６の
構成を示すブロック図である。位相検出器１から出力さ
れる遅延入力データＤＤＡは、遅延回路６１，６２でそ
れぞれ１クロック分遅延され、減算器６３、乗算器６
４、加算器６５及び減算器６６により、数２の演算処理
が実行されてデータ値ｘp が求められる。必要なのは、
２値のデータであるからデータ値ｘp のうちのＭＳＢの
みをサンプルホールド回路６７でホールドし、２値の再
生データＤＡＴＡを得ている。サンプルホールドのタイ
ミングは、２相クロックφA ，φB を選択切換するスイ
ッチ６８の出力であるクロックφC によって与えられ
る。

【００２７】再生クロックＣＬＫは、ＤＰＬＬ回路の内
部で算出されたデータＤＡＴＡを転送するため、及び図
示しないテープ送りサーボの速度誤差成分をジッタ情報
として出力するために使用される。システムクロックＦ
M の周波数が２ｆchで、再生ＥＴＭ（eight-ten modulq
tion）信号レートがＦch前後であるから、ほぼ２回に１
回のレートで再生クロックＣＬＫは出力される。また、
ジッタ情報は、図１０に示すように、再生クロックＣＬ
Ｋの位相をシステムクロックＦM の１周期分だけ必要に
応じてシフトすることにより送ることができる。ところ
で、位相値発生器５の出力レンジは、±１（±π）以内
であり、これは図８からも明らかなように、システムク
ロックＦM の２周期分に相当する。前述のように再生ク
ロックＣＬＫは、システムクロックＦM の１周期分を単
位としてシフトされるので、このままでは位相シフトが
行えない。そのため、レンジを０〜＋１に変換し、位相
シフトをシステムクロックＦM の１周期単位で行えるよ
うにするのが、図９のレンジコンバータ６９である。

【００２８】位相シフトは、図１０に示すような２相ク
ロックφA ，φB を切り替えて行う。進みシフトの場合
はＡ点で、遅れシフトの場合はＢ点でそれぞれタイミン
グ調整を行う。このため、レンジコンバータ６９は、位
相値発生器５の位相予測値極性信号ＶＣＯＰをクロック
φB のタイミングでフリップフロップ７１に取り込み、
位相値発生器５のレンジオーバー信号ＲＯ及びレンジア
ンダー信号ＲＵでフリップフロップ７１をそれぞれセッ
ト及びリセットする。そして、フリップフロップ７１の
出力Ｑを遅延回路７２でシステムクロックＦM の出力タ
イミングに揃えることにより、位相シフト信号ＰＳを生
成している。この位相シフト信号ＰＳにより、クロック
φA ，φB が切り替えられ、遅延回路７３及びＡＮＤゲ
ート７４を介して図１０に示すような再生クロックＣＬ
Ｋを得ることができる。

【００２９】また、この再生クロックＣＬＫの位相シフ
トと数２の演算処理との整合をとるために、図１１に示
すように、位相予測値ＶＣＯのレンジを０〜＋１に変更
する必要がある。このため、レンジコンバータ６９にス
イッチ７５を設け、位相シフト信号ＰＳが“１”のとき
は、位相ｐv に１を加算するようにしている。図８
（ａ）はｐv を使用する場合、図８（ｂ）はｐv ＋１を
使用する場合についてそれぞれ示している。

【００３０】図１２及び図１３に各部の波形を示す。こ
こでは、Ｆchを９６ＫHzとし、入力データとして４７Ｋ
Hz（−３％）の正弦波と、４９ＫHz（＋３％）の正弦波
を用いた。このように、この実施例に係るＤＰＬＬ回路
では、周波数２ＦchのシステムクロックＦM でサンプリ
ングされている入力データ信号列ＤＥＱＯＵＴから位相
ｐを数値演算によって算出し、この位相ｐに基づいて位
相予測器３から位相予測値ＶＣＯを得、この位相予測値
ＶＣＯに基づいて再生クロックを生成すると共に、入力
データＤＥＱＯＵＴを再生クロックＣＬＫで再サンプリ
ングし、２値量子化して出力することができる。

【００３１】なお、以上は説明の便宜上、１トラック分
の処理について説明したが、各トラックのデータが時分
割多重化されているマルチトラック対応の構成とする場
合には、システムクロックＦM 及び２相クロックφA ，
φB をそれぞれトラック数倍の周波数とし、１クロック
の分の遅延をトラック数段の遅延列に変更すればよい。
この場合、得られた再生クロックＣＬＫ及び再生データ
ＤＡＴＡの出力タイミングは、２ｆch×トラック数のク
ロックにより決定されるので、後段のエンコーダの処理
が容易になるという利点がある。

【００３２】また、テープ媒体のディフェクトによって
ドロップアウトが検出された場合の対策としては、次の
対策が考えられる。比較的長いドロップアウトの場合に
は、ループを初期化する。また、短いドロップアウトの
場合には、ループ内のループフィルタ４の出力をホール
ドする。ホールドの方法は、前値ホールドでもよいが、
外乱に対する影響を少なくするため、図１４に示すよう
に、フィルタの出力段に積分器８１を設けることが望ま
しい。通常動作時には、スイッチ８２，８３，８４が
“Ｌ”側に接続されることにより、加算器８５，遅延回
路８６、係数回路８７及び減算器８８からなる積分器８
１に位相検出信号ＰＣの低域成分が保持される。そし
て、ディフェクトが検出されて検出信号ＤＥＦが“Ｈ”
になると、外乱の影響を防ぐため、スイッチ８２を切り
替えてループフィルタ４の入力を“０”にすると共に、
積分器８１の出力をループフィルタ４の出力ＬＰＦとし
て出力する。

【００３３】一方、データを正確に検出するためには、
ゼロクロスポイントをアイパターンの中央位置に正確に
合わせる必要がある。このため、位相検出器１内にスラ
イスレベルコントローラを内蔵させるようにしてもよ
い。この場合の構成例を図１５に示す。この回路は、基
本的にはデータの正負の期間が同じになるように、数値
演算によってフィードバック制御をかけるように動作を
する。即ち、スイッチ９１は、ゼロクロス検出時
“０”、ゼロクロス非検出時“ｐ”をそれぞれ出力す
る。スイッチ９１の出力は係数回路９２で２倍され、入
力データｘ（ｎ−１）の符号に応じて符号回路９３で符
号を付加される。符号回路９３の出力は、入力データｘ
（ｎ）の符号に応じて−１又は＋１を出力するスイッチ
９４の出力と加算器９５で加算され、更に加算器９６、
遅延回路９７及び係数回路９８からなる積分器を介して
減算器９９にフィードバックされる。この回路によれ
ば、図１６に示すように、加算器９５の出力が−１，１
−２ｐ，＋１，２ｐ−１，−１，…を繰返し、その累積
値がゼロになるようにスライスレベルが調整される。

【００３４】なお、このＤＰＬＬ回路は、位相検出及び
データ検出を数値演算により行っているので、初期状態
を自由に設定できるという利点がある。このため、位相
値発生器５の出力段に設けた遅延回路４２の初期値とし
て、位相検出器１の検出出力ＰＣと同じ値をセットする
ことも可能である。このような初期設定を行うと、ルー
プのロックイン期間を短縮することができる。

【００３５】

【発明の効果】以上述べたように、この発明によれば、
離散入力信号の数値演算処理によってサンプル点に対す
るゼロクロス点の位相及びデータを直接求めるようにし
ているので、低いクロック周波数で高い分解能を得るこ
とができ、マルチトラックへの対応も容易になるという
効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施例に係るディジタルＰＬＬ・
データ検出回路のブロック図である。

【図２】 同回路における位相検出動作を説明するため
の図である。

【図３】 同回路における位相検出器の構成を示すブロ
ック図である。

【図４】 同回路における位相比較器の構成を示すブロ
ック図である。

【図５】 同位相比較器の動作を説明するための図であ
る。

【図６】 同回路におけるループフィルタの構成を示す
ブロック図である。

【図７】 同回路における位相値発生器の構成を示すブ
ロック図である。

【図８】 同回路におけるデータ検出動作を説明するた
めの図である。

【図９】 同回路におけるデータ検出・クロック再生器
の構成を示すブロック図である。

【図１０】 同回路における再生クロック生成動作を説
明するためのタイミングチャートである。

【図１１】 同回路におけるデータ検出動作を説明する
ための図である。

【図１２】 同回路の各部の動作波形図である。

【図１３】 同回路の各部の動作波形図である。

【図１４】 同回路におけるディフェクト対策付きルー
プフィルタの構成を示すブロック図である。

【図１５】 同回路におけるスライスレベル調整機能付
き位相検出器の構成を示すブロック図である。

【図１６】 同回路におけるスライスレベル調整処理を
説明するための図である。

【図１７】 従来のディジタルＰＬＬ回路の構成を示す
ブロック図である。

【図１８】 同ＰＬＬ回路の動作波形図である。

【図１９】 ＤＣＣの再生処理部のブロック図である。

【符号の説明】

１…位相検出器、２…位相比較器、３…位相予測器、４
…ループフィルタ、５…位相値発生器、６…データ検出
・クロック再生器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 離散入力信号からゼロクロス点の有無を
   検出し、 前記ゼロクロス点の前後の離散入力信号を用いた数値演
   算処理により前記離散入力信号のサンプル点に対する前
   記ゼロクロス点の位相を算出し、 上記算出された位相に基づいて再生クロックの位相を制
   御することを特徴とする位相同期方法。
2. 【請求項２】 離散入力信号からゼロクロス点の有無を
   検出すると共に、前記ゼロクロス点の前後の離散入力信
   号を用いた数値演算処理により前記離散入力信号のサン
   プル点に対する前記ゼロクロス点の位相を算出する位相
   検出手段と、 この位相検出手段で算出された位相と位相予測値との位
   相差を算出する位相比較手段と、 この位相比較手段で算出された位相差を積分処理して前
   記位相予測値を出力する位相予測手段と、 前記位相予測値に基づいて位相シフトされた再生クロッ
   クを出力するクロック再生手段とを具備したことを特徴
   とする位相同期回路。
3. 【請求項３】 離散入力信号からゼロクロス点の有無を
   検出し、 前記ゼロクロス点の前後の離散入力信号を用いた数値演
   算処理により前記離散入力信号のサンプル点に対する前
   記ゼロクロス点の位相を算出し、 上記算出された位相と位相予測値との位相差を積分処理
   して前記位相予測値を算出し、 前記離散入力信号から前記位相予測値におけるデータ値
   を数値演算処理により算出し、 得られた前記位相予測値におけるデータ値を２値化した
   値を検出データとすることを特徴とするデータ検出方
   法。
4. 【請求項４】 離散入力信号からゼロクロス点の有無を
   検出すると共に、前記ゼロクロス点の前後の離散入力信
   号を用いた数値演算処理により前記離散入力信号のサン
   プル点に対する前記ゼロクロス点の位相を算出する位相
   検出手段と、 この位相検出手段で算出された位相と位相予測値との位
   相差を算出する位相比較手段と、 この位相比較手段で算出された位相差を積分処理して前
   記位相予測値を出力する位相予測手段と、 前記離散入力信号から前記位相予測値におけるデータ値
   を数値演算処理により算出し、得られた前記位相予測値
   におけるデータ値を２値化した値を検出データとして出
   力するデータ検出手段とを具備したことを特徴とするデ
   ータ検出回路。