KR100447913B1 - 재생장치및재생방법 - Google Patents

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Abstract

A/D 변환기는 시스템 클럭 신호와 동기하여 판독 장치로부터 나오는 재생 신호를 샘플링하여 얻어지는 샘플링 값들을 보간 회로에 제공한다. 이런 보간 회로에서, PLL 클럭 위상 신호 발생기에 의해 제공되는 PLL 클럭 위상 신호 P의 위상이 0이 되는 시간에서의 재생 신호의 값은 선형 보간 기술을 이용하여 샘플링된 값들로부터 산출된다. 그러면, 보간치는 2치화 회로에 제공되며 위상 오차 검출 회로로 귀환된다. 2치화 회로는 재생 신호의 보간치를 2진수로 변환시켜서 다음 단의 회로에 제공한다. 위상 오차 검출 회로는 재생 신호의 보간치의 제로 크로스를 검출한다. 그런 후, 제로 크로스 타이밍은 위상 오차 신호를 계산하는데 사용되고 계산된 위상 오차 신호는 루프 필터를 통해 PLL 클럭 위상 신호 발생기로 출력된다. 상술된 바와 같이, PLL 클럭 위상 신호 발생기는 PLL 클럭 위상 신호 P를 발생시켜서 보간 회로에 제공한다.

Description

재생 장치 및 재생 방법{PLAYBACK APPARATUS AND PLAYBACK METHOD}
일반적으로, 본 발명은 재생 장치 및 재생 방법에 관한 것이다. 특히, 본 발명은 보간치의 위상 오차에 따라서 클럭 주파수를 조정하면서 제1 클럭 신호와 동기하여 제2 클럭 신호를 발생시키고 제1 클럭 신호와 동기하여 소정 신호(제1 클럭 신호를 포함함)를 샘플링한 결과로서 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서의 보간치를 산출하기 위한 재생 장치 및 재생 방법에 관한 것이다.
디지탈 데이타를 저장하기 위한 대표적인 기록 매체인 컴팩트 디스크는 광범위한 응용 분야에 걸쳐 점점 더 인기가 높아지고 있다.
예를 들면, 디지탈 데이타가 광디스크 또는 광자기 디스크와 같은 기록 매체로부터 재생되는 경우, 대부분의 경우에서, 클럭 신호는 디스크로부터 검출된 신호로부터 추출되고 그런 후 디지탈 데이타는 추출된 클럭 신호와 동기하여 검출된 신호로부터 재생된다. 신호로부터 추출된 데이타가 동일한 신호로부터 추출된 클럭 신호와 동기하면 소위 자기 동기화(self synchronization)라고 부른다.
이러한 자기 동기화에서, 클럭 신호는 PLL(Phase Locked Loop, 위상 동기 루프) 회로를 이용하여 검출된 신호로부터 추출된다.
도 1은 아날로그 PLL 회로를 갖는 관련 기술 재생 장치의 전형적인 구조를 도시하는 도면이다.
도면에 도시된 바와 같이, 판독 장치(101)는 레이저 빔을 컴팩트 디스크와 같은 광디스크(111)에 방사하고 광디스크(111)에 의해 반사된 레이저빔, 즉, 광디스크(111)로부터 나오는 귀환 광을 수신한다. 그런 후, 입사하는 귀환 광의 양을 나타내는 전기 신호는 판독 장치(101)에 의해 파형 정형 유닛(102)에 제공된다. 전기 신호는 소위 재생 신호로 불리운다.
파형 정형 유닛(102)은 판독 장치(101)에 의해 제공된 재생 신호를 2진 신호로 변환시켜서 이 이진 신호를 재생 신호로서 래치 회로(103) 및 아날로그 PLL 회로(104)로 출력한다.
아날로그 PLL 회로(104)는 파형 정형 유닛(102)에 의해 제공되는 재생 신호로부터 클럭 신호를 추출하여 이 클럭 신호를 래치 회로(103)에 제공한다. 0 또는 1인 2진 재생 신호의 값들은 각각 소정 비트 주기 T의 배수에 해당하는 간격으로 변한다. 주의할 것은 간격들 각각은 광디스크(111) 상에 기록된 데이타편(a piece of data)에 대응한다. 아날로그 PLL 회로(104)는 간격으로부터 비트 주기 T를 추출하여, 비트 주기 T에 대응하는 주기를 갖는 클럭 신호를 발생시킨다.
아날로그 PLL 회로(104)에서, 위상 비교기(121)는 파형 정형 유닛(102)에 의해 제공되는 재생 신호와 전압 제어 발진기 (VCO)(123)에 의해 발진되는 클럭 신호(PLL 클럭 신호)간의 위상 오차를 계산한다. 위상 오차는 위상 비교기(121)에 의해 루프 필터(122)로 출력되어, 위상 오차로부터 고주파수 성분, 즉, 불필요한 주파수 대역의 성분이 제거된다. 루프 필터(122)는 처리된 위상 오차를 VCO(123)로 출력한다.
파형 정형 유닛(102)에 의해 제공되는 재생 신호에 대한 위상 오차를 제거하기 위해 루프 필터(122)로부터 제공되는 신호의 전압에 따라서, VCO(123)가 주파수를 조절하면서 PLL 클럭 신호를 발진시킨다. PLL 클럭 신호는 위상 비교기(121)로 귀환되고 래치 회로(103)에 제공된다.
이러한 방식으로, 아날로그 PLL 회로(104)는 재생 신호와 동기하여 PLL 클럭 신호를 발생시킨다.
래치 회로(103)는 아날로그 PLL 회로(104)에 의해 발진되는 PLL 클럭 신호와 동기하여 파형 정형 회로(102)에 의해 제공되는 재생 신호를, 도면에서는 도시되지않은 다음 단의 재생 회로로 출력한다.
그러나, 아날로그 PLL 회로(104)는 환경의 변화, 시간의 추이 및 소자의 변화에 의해 쉽게 영향을 받는다는 점에서 문제를 갖는다. 또한 부각되는 문제는 PLL 회로가 아날로그 회로라는 사실 때문에, 아날로그 PLL 회로를 고집적 회로 칩에 사용하는 것이 어렵다는 것이다.
이러한 문제를 해결하기 위해서, 디지탈 PLL 회로가 개발되었다.
도 2는 디지탈 PLL 회로의 전형적인 구조를 도시하는 도면이다.
도면에 도시된 바와 같이, 디지탈 PLL 회로는 디지탈 위상 비교기(141), 디지탈 루프 필터(142) 및 VCO의 대체로서 가변 주파수 발진기(VFO)(143)를 포함한다. VFO(143)는 디지탈 루프 필터(142)를 통해서 디지탈 위상 비교기(141)에 의해 VFO(143)에 제공되는 위상 오차의 디지탈 값에 따라서 출력 신호에 펄스들을 부가하거나 또는 출력 신호로부터 펄스들을 제거함으로써 출력 신호의 주파수를 조정한다. 대안적으로, VFO(143)는 서로 다른 주파수를 갖는 2개의 발진기를 내장하여, 디지탈 루프 필터(142)를 통해서 디지탈 위상 비교기(141)에 의해 VFO(143)에 제공되는 위상 오차의 디지탈값에 따라서 하나의 내장된 발진기로부터 생성된 출력 신호를 나머지 다른 하나의 발진기로 스위칭함으로써 출력 신호의 주파수를 조정한다.
위상 오차에 따라 발진 주파수를 원활하게 조절하기 위해서, VFO(143)는 중간 출력 신호의 주파수를 조절함으로써 최종 요구되는 클럭 신호의 주파수의 배수 정도의 주파수를 갖는 중간 출력 신호를 발생시킨다. VFO(143)는 중간 출력 신호를 주파수 분배기(144)에 제공하여 주파수를 분배한다. 주파수 분배기(144)의 출력은 디지탈 위상 비교기(141)로 귀환되어, 도면에 도시되지 않은 다음 단의 회로에 제공되는 최종적으로 요구되는 클럭 신호이다.
고속으로 데이타를 처리하는 장치 또는 높은 전송 속도를 갖는 장치에서는, 클럭 신호의 주파수가 높다. 그러나, 클럭 신호의 고주파수의 배수 정도의 주파수를 갖는 중간 출력 주파수를 갖는 중간 출력 신호를 발진시킬 수 있는 VFO를 구현한다는 것이 어렵고 만약 이러한 VFO가 구현될 수 있다 해도 그 가격이 고가라는 문제가 부각된다.
생각해낼 수 있는 대안적인 해결책으로서, 아날로그 재생 신호는 A/D (아날로그-디지탈) 변환기에 의해 디지탈 데이타로 변환되어 소프트웨어에 의한 가상 PLL 처리를 수행하기 위해 소위 컴퓨터라 불리는 장치에 제공된다. 그러나, 이렇게 해결하는 경우에 있어서는, 소프트웨어 PLL 처리의 속도가 느리고, 컴퓨터 기반 VFO와 같은 고속 처리를 요구하는 장치에 적용되기가 어렵게 된다.
본 발명은 상술된 문제들을 역점을 두어 다룬다. 따라서, 본 발명의 목적은 보간치의 위상 오차에 따라서 제2 클럭 신호의 클럭 주파수를 조정함으로써 제1 클럭 신호와 동기하여 제2 클럭 신호를 발생시키고, 제1 클럭 신호와 동기하여 재생 신호를 샘플링한 결과로서 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서의 보간치를 산출하도록 디지탈 회로에 의해 재생 신호(제1 클럭 신호를 포함함)를 자기 동기화할 수 있는 재생 장치를 제공하는 것이다.
상술된 목적을 성취하기 위해서, 본 발명은 선형 보간에 의해 시간의 제1점 및 시간의 제2점에서의 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 제2 클럭 신호의 소정 위상에 대응하는 시간의 제3점에서의 보간치를 산출하는 보간치 산출 유닛을 포함하는 것을 특징으로 하는 재생 장치를 제공한다.
부가적으로, 본 발명은 또한 시간의 제1, 제2 및 제3점간의 관계에 기초하여 선형 보간에 의해 시간의 제1점과 시간의 제2점에서의 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 제2 클럭 신호의 소정 위상에 대응하는 시간의 제3점에서의 보간치를 산출하는 단계를 포함하는 것을 특징으로 하는 재생 방법을 제공한다.
게다가, 본 발명은 또한, 먼저 산출된 제2 클럭 신호의 값과 제1 정수의 합을 계산하고 그 후:
합이 제2 정수와 같거나 적으면 제2 클럭 신호의 값으로서 그 합을 이용하고; 또는
합이 제2 정수보다 크면 합으로부터 제2 상수를 감산하고 제2 클럭 신호의 값으로서 그 감산 결과를 이용하는 클럭 신호 발생 유닛을 포함하는 것을 특징으로 하는 재생 장치를 제공한다.
더우기, 본 발명은 또한:
먼저 산출된 제2 클럭 신호의 값과 제1 정수의 합을 산출하는 단계; 및
합이 제2 정수의 값과 같거나 적으면 제2 클럭 신호의 값으로서 그 합을 이용하는 단계; 또는
합이 제2 정수보다 크면 합으로부터 제2 정수를 감산하고 제2 클럭 신호로서 그 감산 결과를 이용하는 단계를 포함하는 것을 특징으로 하는 재생 방법을 제공한다.
재생 장치에서, 보간치 산출 유닛은 선형 보간에 의해서 시간의 제1점 및 시간의 제2점에서 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 제2 클럭 신호의 소정 위상에 대응하는 시간의 제3점에서의 보간치를 산출한다.
재생 방법은 시간의 제1, 제2 및 제3점간의 관계에 기초하여 선형 보간에 의해서 시간의 제1점 및 시간의 제2점에서 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 제2 클럭 신호의 소정 위상에 대응하는 시간의 제3점에서의 보간치를 산출하는 단계를 포함한다.
재생 장치에서, 클럭 신호 발생 유닛은 먼저 산출된 제2 클럭 신호의 값과 제1 정수의 합을 산출하고 그 후:
합이 제2 정수와 같거나 적으면 제2 클럭 신호의 값으로서 그 합을 이용하고; 또는
합이 제2 정수보다 크면 합으로부터 제2 정수를 감산하여 제2 클럭 신호의 값으로서 그 감산 결과를 이용한다.
재생 방법은:
먼저 계산된 제2 클럭 신호의 값과 제1 정수의 합을 산출하는 단계; 및
합이 제2 정수와 같거나 적으면 제2 클럭 신호의 값으로서 그 합을 이용하는 단계; 또는
합이 제2 정수보다 크면 합으로부터 제2 정수를 감산하고 제2 클럭 신호로서 그 감산 결과를 이용하는 단계를 포함한다.
도 1은 관련 기술 재생 장치의 전형적인 구조를 도시하는 도면.
도 2는 디지탈 PLL회로의 전형적인 구조를 도시하는 도면.
도 3은 본 발명에 의해 제공되는 재생 장치를 구현하는 실시예의 전형적인 구조를 도시하는 도면.
도 4는 도 3에 도시된 재생 장치에 사용되는 보간 회로(3)의 전형적인 구조를 도시하는 도면.
도 5는 도 3에 도시된 재생 장치에 사용되는 위상 오차 검출 회로(5)의 전형적인 구조를 도시하는 도면.
도 6은 도 3에 도시된 재생 장치에 사용되는 PLL 클럭 위상 신호 발생기(7)의 전형적인 구조를 도시하는 도면.
도 7은 PLL 클럭 위상 신호(P)의 예를 도시하는 도면.
도 8a 및 도 8b는 재생 신호의 보간값들 Li-1및 Li와 위상 오차 신호 Δθ의 값 간의 관계를 도시하는 도면.
도 9는 재생 신호의 보간치가 어떻게 발견되는가를 도시하는 설명적인 도면.
도 10은 재생 신호의 예를 도시하는 도면.
도 11은 또 다른 본 실시예에서 사용되는 PLL 클럭 위상 신호 발생기(7)의 전형적인 구조를 도시하는 도면.
도 12는 다른 실시에에서 사용되는 보간 회로(3)의 전형적인 구조를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
111 : 광디스크
1 : 판독 장치
2 : A/D 변환기
3 : 보간 회로
4 : 2치화 회로
5 : 위상 오차 검출 회로
6 : 루프 필터
7 : PLL 클럭 위상 신호 발생기
본 발명은 실시예를 도시하는 첨부된 도면들을 참조하여 다음의 몇몇 양호한 실시예의 상세한 설명을 보면 더욱 명확해질 것이다. 도 3은 본 발명에 의해 제공되는 재생 장치를 구현하는 실시예의 전형적인 구조를 도시하는 도면이다.
도면에 도시된 바와 같이, 판독 장치(1)는 레이저 빔을 컴팩트 디스크와 같은 광디스크(111)에 방사하고 광디스크(111)로부터 반사되는 레이저 빔, 즉, 광디스크(111)로부터 나오는 귀환 광을 수신한다. 그런 후, 입사하는 귀환 광의 양을 나타내는 전기 신호, 즉, 재생 신호는 판독 장치(1)에 의해 A/D 변환기(2)에 제공된다.
A/D 변환기(2)는 시스템 클럭 신호 (제1 클럭 신호로도 부름)와 동기하여 판독 장치(1)로부터 나오는 재생 신호를 샘플링함으로써 얻어지는 샘플링된 값들, 즉, 각각 소정 수의 비트를 갖는 디지탈 값들을 보간 회로(또는 보간치 산출 유닛(3))에 제공한다.
보간 회로(3)는 시스템 클럭 신호에 따라 동작한다. 상세히 설명하면, PLL 클럭 위상 신호 P (제2 클럭 신호로도 부름)는 시스템 클럭 신호와 동기하여 PLL 클럭 위상 신호 발생기 (클럭 신호 발생기로도 부름)(7)에 의해 보간 회로(3)에 제공된다. PLL 클럭 위상 신호 P의 위상이 0이되는 시간의 재생 신호의 값(보간치로 부름)은 선형 보간 기술을 이용함으로써 A/D 변환기에 의해 보간 회로(3)에 제공된샘플링된 값들로부터 산출된다. 그런 후, 소정수의 비트를 갖는 디지탈 데이타, 즉, 보간치는 2치화 회로(4)에 제공되며 위상 오차 검출 회로(위상 오차 산출 유닛)(5)로도 부름)로 귀환된다.
또한, 2치화 회로(4)는 시스템 클럭 신호에 따라서 동작하면서, 보간 회로(3)에 의해서 제공되는 재생 신호의 보간치를 2진수, 즉, 0 또는 1로 변환시킨다. 그런 후, 2진수는 도면에 도시되지 않은 다음 단의 회로에 제공된다.
또한 위상 오차 검출 회로(5)는 시스템 클럭 신호에 따라 동작하면서, 보간 회로(3)에 의해 제공되는 재생 신호의 보간치의 제로 크로스로 인지되는, 정에서 부 로 또는 부에서 정으로의 전이를 검출한다. 그런 후, 제로 크로스 타이밍은 다음 단계로, 루프 필터(6)로 출력될 위상 오차 신호를 발생시키는데 이용된다.
또한 루프 필터(6)는 시스템 클럭 신호에 따라 동작하면서, 위상 오차 신호로부터 고주파 성분을 제거한 후에, 위상 오차 검출 회로(5)에 의해 제공된 위상 오차 신호를 PLL 클럭 위상 신호 발생기(7)에 전송한다.
또한 PLL 클럭 위상 신호 발생기(7)는 시스템 클럭 신호에 따라 동작하면서, 루프 필터(6)에 의해서 공급되는 고주파 성분이 제거된 위상 오차 신호에 의해 결정되는 톱니파(주파수를 갖음)를 갖는 PLL 클럭 위상 신호 P를 발생시킨다. PLL 클럭 위상 신호 P는 상술된 바와 같이 보간 회로(3)에 제공된다.
도 4는 보간 회로(3)의 전형적인 구조를 도시하는 도면이다. 도면에 도시된 바와 같이, 보간 회로(3)는 다음 시스템 클럭까지 시간 ti에서 A/D 변환기(2)에 의한 샘플링의 결과인 샘플링 값 Si를 홀딩하는 지연 장치(21)를 포함하여 다음 클럭에서 샘플링된 값 Si를 증배기(multiplier)(22)로 출력한다.
인에이블 신호가 위상 제로 크로스 검출 회로(28)로부터 증배기(22)에 제공되는 경우, 증배기(22)는 지연 장치(21)에 의해 제공된 시간 ti-1에서의 샘플링 값 Si-1과 PLL 클럭 위상 신호 발생기(7)에 의해 제공된 PLL 클럭 위상 신호 P의 곱(Si-1* Pi)를 산출하여 이 곱 (Si-1* Pi)를 가산기(23)로 출력한다. 주의할 것은 시간 ti-1이 한 시스템 클럭만큼 시간 ti보다 빠르다는 것이다.
가산기(뺄셈기로 사용됨)(24)는 PLL 클럭 위상 신호 발생기(7)에 의해 제공되는 PLL 클럭 위상 신호 P의 값 Pi의 값과 정수 A(이하에서는 제1 정수로도 부름)의 차(A-Pi)를 산출하여, 이 차(A-Pi)를 증배기(25)로 출력한다.
인에이블 신호가 위상 제로 크로스 검출 회로(28)로부터 증배기(25)에 제공되는 경우, 증배기(25)는 A/D 변환기(2)에 의해서 시간 ti에서 샘플링된 결과로서 샘플링값 Si와 가산기(24)에 의해 제공된 차(A-Pi)의 곱(Si* (A - Pi))를 산출하여, 이 곱(Si* (A - Pi))을 가산기(23)로 출력한다.
가산기(23)는 증배기(22)에 의해 제공된 곱 (Si-1* Pi)과 증배기(25)에 의해 제공된 곱 (Si* (A - Pi))의 합(Si-1* Pi+ Si* (A - Pi))을 산출하여, 이 합(Si-1*Pi+ Si* (A - Pi))을 래치 회로(26)로 출력한다.
지연 장치(27)는 다음 시스템 클럭까지 시간 ti에서 PLL 클럭 위상 신호 발생기(7)에 의해 발생되는 PLL 클럭 위상 신호 P의 값 Pi를 홀딩시켜서 다음 클럭에서 값 Pi를 위상 제로 크로스 검출 회로(28)로 출력하는데 사용된다.
위상 제로 크로스 검출 회로(28)는 지연 장치(27)에 의해 제공되는 시간 ti-1에서의 PLL 클럭 위상 신호 P의 값 Pi-1와 PLL 클럭 위상 신호 발생기(7)에 의해서 제공되는 시간 ti에서의 PLL 클럭 위상 신호 P의 값과 Pi의 차 (Pi-Pi-1)를 산출하여, 차(Pi-Pi-1)가 정인지 부인지의 여부를 알아낸다. 차 (Pi-Pi-1)가 부인 것으로 밝혀지면, 위상 제로 크로스 검출 회로(28)는 위상 제로 크로스가 PLL 클럭 위상 신호 P에서 발생된 것, 즉, PLL 클럭 위상 신호 P의 위상이 시간 ti-1과 ti사이의 시간점에서 한번 0이 된 것으로 판단한다. 이런 경우, 인에이블 신호는 래치 회로(26) 뿐만 아니라 증배기(22 및 25)로도 출력된다.
래치 회로(26)는 기억 장치를 내장하고 있다. 래치 회로(26)는 위상 제로 크로스 검출 회로(28)로부터 인에이블 신호를 수신하면, 기억 장치내에 저장된 값을 가산기(23)로부터 제공된 값으로 갱신함과 동시에, 기억 장치에 저장된 값을 2치화 회로(4)로 출력해서 그 값을 보간치 Li로서 위상 오차 검출 회로(5)로 귀환시킨다.
도 5는 위상 오차 검출 회로(5)의 전형적인 구조를 도시하는 도면이다. 도면에 도시된 바와 같이, 위상 오차 검출 회로(5)는 시스템 클럭 주기 동안 보간 회로(3)에 의해 제공된 보간치 Li를 홀딩하고 다음 클럭에서 보간치 Li를 위상 오차 산출 회로(42) 및 보간치 제로 크로스 검출 회로(43)로 출력하는 지연 장치(41)를 포함한다.
보간치 제로 크로스 검출 회로(43)는 제로 크로스가 지연 장치(41)에 의해 제공되는 바로전에 선행한 시스템 클럭의 보간치 Li-1및 보간 회로(3)에 의해 제공되는 보간치 Li로부터의 재생 신호의 보간치에서 생성되었는지의 여부에 대한 판단을 한다.
상세히 설명하자면, 보간치 제로 크로스 검출 회로(43)는 보간치 Li가 부일때 보간치 Li-1가 정인지, 또는 보간치 Li가 정일때 보간치 Li-1가 부인지 아닌지의 여부를 밝힌다. 보간치 Li가 부인 한편, 보간치 Li-1가 정인 것으로 밝혀지면, 보간치 제로 크로스 검출 회로(43)는 보간치 제로 크로스가 보간치의 하강 에지상에서 발생하였다는 판단을 내린다. 이런 경우, 이와 같은 하강 에지 제로 크로스를 표시하는 신호는 위상 오차 산출 회로(42)로 출력된다. 다른 한편, 보간치 Li가 정일때 보간치 Li-1가 부이면, 보간치 제로 크로스 검출 회로(43)는 보간치 제로 크로스가 보간치의 상승 에지상에서 발생되었다는 판단을 내린다. 이런 경우, 이와 같은 상승 에지 제로 크로스를 표시하는 신호는 위상 오차 산출 회로(42)로 출력된다.
보간치 제로 크로스 검출 회로(43)에 의해 제공되는 신호에 따라서, 위상 오차 산출 회로(42)는 지연 장치(41)에 의해 제공되는 바로전에 선행한 시스템 클럭의 보간치 Li-1와 보간 회로(3)에 의해 제공되는 보간치 Li로부터의 위상 오차 신호를 산출하여, 이 위상 오차 신호를 루프 필터(6)로 출력한다.
상세히 설명하자면, 상승 에지 제로 크로스를 표시하는 신호가 수신되는 경우, 위상 오차 산출 회로(42)는 보간치 Li-1및 Li의 합(Li-1+Li)을 산출하여, 이 합 (Li-1+Li)을 위상 오차 신호로서 루프 필터(6)로 출력한다.
다른 한편, 하강 에지 제로 크로스를 표시하는 신호가 수신되는 경우, 위상 오차 산출 회로(42)는 보간치 Li-1및 Li의 합(Li-1+Li)을 산출하고 이 합 (Li-1+Li)에 -1을 곱하여 위상 오차 신호로서 곱 (-(Li-1+Li))를 루프 필터(6)로 출력한다.
도 6은 PLL 클럭 위상 신호 발생기(7)의 전형적인 구조를 도시하는 도면이다. 도면에 도시된 바와 같이, PLL 클럭 위상 신호 발생기(7)는 또한 시스템 클럭 신호에 따라 동작하면서, 위상 레지스터 상한치 산출 회로(61)를 포함하여, 루프 필터(6)를 통해 제공된 위상 오차 신호의 값에 따라 PLL 클럭 위상 레지스터(67)에 홀딩되어 있는 값의 상한치 X (제2 정수로도 부름)를 산출한다. 그 후, 상한치 X는 가산기(뺄셈기로 사용됨)(62) 및 비교기(63)로 출력된다.
정수 발생 회로(64)는 먼저 언급된 정수 A를 발생시켜서 가산기(65) 및 보간 회로(3)에 제공한다. 상술된 바와 같이, 정수 A는 제1 정수로 부르기도 한다.
가산기(65)는 정수 발생 회로(64)에 의해 제공된 정수 A와 PLL 클럭 위상 레지스터(67)에 의해 제공된 PLL 클럭 위상 신호 Pi의 합(Pi+ A)을 산출하여, 이 합 (Pi+ A)을 가산기(62), 비교기(63) 및 스위치 회로(66)로 출력한다.
가산기(62)는 가산기(65)에 의해 제공된 합 (Pi+ A)과 위상 레지스터 상한치 산출 회로(61)에 의해 제공된 상한치 X의 차 (Pi+ A - X)를 산출하여, 이 차 (Pi+ A - X)를 스위치 회로(66)로 출력한다.
비교기(63)는 차 (Pi+ A - X)를 산출하여, 가산기(65)에 의해 제공된 합 (Pi+ A)과 위상 레지스터 상한치 산출 회로(61)에 의해 제공된 상한치 X를 비교한다.
또한, 비교기(63)는 산출된 차 (Pi+ A - X)가 정인지 또는 부인지의 여부를 밝힌다. 만약 산출된 차 (Pi+ A - X)가 정, 즉, (Pi+ A) 〉 X인 것으로 밝혀지면, 제1 제어 신호는 스위치 회로(66)에 제공된다. 한편, 만약 산출된 차 (Pi+ A - X)가 0이거나 0보다 작으면, 즉, (Pi+ A)≤ X 이면, 제2 제어 신호는 스위치 회로(66)에 제공된다.
스위치 회로(66)는 제1 제어 회로 표시(Pi+ A) 〉 X를 수신하면, 가산기(62)에 의해 제공되는 차 (Pi+ A - X)를 PLL 클럭 위상 레지스터(67)에 전송한다.한편, 제2 제어 회로 표시 (Pi+ A)≤ X가 수신되면, 스위치 회로(66)는 가산기(65)에 의해 제공되는 합 (Pi+ A)를 PLL 클럭 위상 레지스터(67)에 전송한다.
PLL 클럭 위상 레지스터(67)는 시스템 클럭 신호에 따라 동작하면서, 스위치 회로(66)에 의해 제공되는 차 (Pi+ A - X) 또는 합 (Pi+ A)를 회로 내부에 내장된 기억 장치에 저장하고 이 값 (Pi+ A - X) 또는 (Pi+ A)를, 도 6에 도시된 바와 같이, PLL 클럭 위상 신호 P의 값 Pi값으로서 가산기(65) 및 보간 회로(3)로 출력한다.
상술된 바와 같이, PLL 클럭 위상 신호 발생기(7)는 시스템 클럭 신호에 따라 동작하면서, 모든 시스템 클럭의 PLL 클럭 위상 신호 P의 값 Pi에 정수 A를 부가한다. 합 (Pi+ A)이 상한치 X를 초과하면, 상한치 X는 합 (Pi+ A)로부터 감산되어 차 (Pi+ A - X)가 된다.
이런 방식으로, 각 시스템 클럭에서, PLL 클럭 위상 신호 발생기(7)는 최대 크기가 X이고, 제1 정수 및 기울기가 A/Δt(여기서 Δt는 도 7에 도시된 바와 같이 시스템 클럭 신호의 주기임)인 톱니파를 갖는 PLL 클럭 위상 신호 P의 값 Pi를 도출한다.
다음으로, 실시예의 PLL 동작을 설명한다.
먼저, 위상 오차 검출 회로(5)에 사용된 보간치 제로 크로스 검출 회로(43)는 지연 장치(41)로부터 바로 전에 선행한 시스템 클럭에 대한 재생 신호의 보간치 Li-1와 보간 회로(3)으로부터의 현 시스템 클럭에 대한 보간치 Li를 수신한다. 보간치 제로 크로스 검출 회로(43)는 보간치 Li가 정일때 보간치 Li-1가 부인지 아닌지의 여부를 밝힌다. 만약 보간치 Li가 정일때 보간치 Li-1가 부인 것으로 밝혀지면, 보간치 제로 크로스 검출 회로(43)는 보간치 제로 크로스가 보간치의 상승 에지상에서 발생되었다는 판단을 내린다. 이런 경우, 이와 같은 상승 에지 제로 크로스를 표시하는 신호는 위상 오차 산출 회로(42)로 출력된다.
상승 에지 제로 크로스를 표시하는 신호가 수신되는 경우, 위상 오차 산출 회로(42)는 바로 전에 선행한 시스템 클럭의 보간치 Li-1와 현 보간치 Li의 합(Li-1+Li)을 산출하여, 이 합 (Li-1+Li)을 위상 오차 신호로서 루프 필터(6)로 출력한다.
도 8a는 상승 에지 제로 크로스가 검출되는 시간에서의 보간치 Li-1및 Li와 위상 오차 신호 Δθ의 값간의 관계를 도시한 것이다. 만약 보간치 Li의 절대값이 보간치 Li-1의 절대값보다 크면, 위상 오차 신호 Δθ의 값은 정이다. 한편, 보간치 Li의 절대값이 보간치 Li-1의 절대값보다 작으면, 위상 오차 신호 Δθ의 값은 부이다.
한편, 보간치 제로 크로스 검출 회로(43)는 보간치 Li가 부일때 보간치 Li-1가 정인지 아닌지의 여부를 밝힌다. 만약 보간치 Li-1가 부일때, 보간치 Li가 정인것으로 밝혀지면, 보간치 제로 크로스 검출 회로(43)는 보간치 제로 크로스가 보간치의 하강 에지상에서 발생했다는 판단을 내린다. 이런 경우, 이와 같은 하강 에지 제로 크로스를 표시하는 신호는 위상 오차 산출 회로(42)로 출력된다.
하강 에지 제로 크로스를 표시하는 신호가 수신되는 경우, 위상 오차 산출 회로(42)는 바로 전에 선행한 시스템 클럭의 보간치 Li-1와 현 보간치 Li의 합 (Li-1+Li)을 산출하여 이 합 (Li-1+Li)에 -1을 곱하여 이 곱 (-(Li-1+Li))을 위상 오차 신호로서 루프 필터(6)로 출력한다.
도 8b는 하강 에지 제로 크로스가 검출되는 시간에서의 보간치 Li-1및 Li와 위상 오차 신호 Δθ의 값간의 관계를 도시한다. 만약 보간치 Li의 절대값이 보간치 Li-1의 절대값보다 크면, 위상 오차 신호 Δθ의 값은 정이다. 한편, 보간치 Li의 절대값이 보간치 Li-1의 절대값보다 작으면, 위상 오차 신호 Δθ의 값은 부이다.
주의할 것은 동일한 부호를 갖는 보간치 Li및 보간치 Li-1는 보간치 제로 크로스가 생성되지 않았다는 것을 나타낸다는 것이다. 이런 경우, 보간치 제로 크로스 검출 회로(43)는 특히 어떠한 신호도 위상 오차 산출 회로(42)로 출력하지 않는다. 보간치 제로 크로스 검출 회로(43)가 보간치 제로 크로스를 표시하는 신호를 위상 오차 산출 회로(42)에 제공하지 않는 경우, 위상 오차 산출 회로(42)는 위상 오차 신호로서 0을 루프 필터(6)로 출력한다.
선형 보간 기술을 시간 ti-1에서의 보간치 Li-1와 시간 ti에서의 보간치 Li에 적용함으로써 보간치 L을 얻는다. 값 L은 시간 ti-1및 ti사이의 중점 전후의 시간 t0에서 제로가 된다. 도 8a 및 도 8b에 도시된 바와 같이, 시간 t0가 시간 ti-1및 ti사이의 중점보다 앞에 있으면, 정 위상 오차 신호는 루프 필터(6)에 제공되고 보간치 제로 크로스는 상승 에지 제로 크로스 또는 하강 에지 제로 크로스가 된다. 한편, 시간 t0가 시간 ti-1및 ti사이의 중점보다 뒤에 있으면, 부 위상 오차 신호는 보간치 제로 크로스가 상승 에지 보간치 제로 크로스이든 하강 에지 보간치 제로 크로스이든 간에 관계없이 루프 필터(6)에 제공된다.
도 3으로부터 명백한 바와 같이, PLL 클럭 위상 신호 발생기(7)에 의해 발생되는 PLL 클럭 위상 신호 P는 위상 오차 검출 회로(5)에 직접 제공되지 않는다. 대신에, PLL 클럭 위상 신호 발생기(7)에 의해 발생되는 PLL 클럭 위상 신호 P는 보간 회로(3)을 통해서 위상 오차 검출 회로(5)에 간접적으로 제공된다. 그러나, 주의해야 할 것은 위상 제로 크로스가 PLL 클럭 위상 신호에서 발생되지 않으면, 보간 회로(3)로부터 위상 오차 검출 회로(5)에 제공되는 재생 신호의 보간치는 보간 회로(3)에 의해 경신되지 않는다는 것이다. 이런 경우, 위상 오차 검출 회로(5)는 보간치 Li및 보간치 Li-1가 상술된 바와 같이 동일한 부호를 갖기 때문에 0을 위상 오차 신호로서 루프 필터(6)로 출력하여 동작시에 PLL 클럭 위상 신호 P의 상태를 간접적으로 반영시킨다. 이런 식으로, 루프 필터(6)는 PLL 동작시에 고주파수 대역에서 위상을 크게 지연시킴으로써 정 귀환을 방지함과 동시에, 재생 신호에 포함된 부호간 간섭 성분의 수와 잡음의 양을 저하시킨다.
따라서, PLL 클럭 위상 신호 발생기(7)에 사용된 위상 레지스터 상한치 산출 회로(61)는 루프 필터(6)를 통해 위상 오차 검출 회로(5)에 의해 제공되는 위상 오차 신호의 값에 따라서 PLL 클럭 위상 레지스터(67)에 홀딩되어 있는 값의 상한치 X를 산출한다. 그런 후, 상한치 X는 가산기(뺄셈기로서 이용됨)(62) 및 비교기(63)로 출력된다.
비교기(63)는 차(Pi+ A -X)를 산출함으로써 가산기(65)에 의해 제공되는 합(Pi+ A)과 위상 레지스터 상한치 산출 회로(61)에 의해 제공되는 상한치 X를 비교한다. 그런 후, 비교기(63)는 산출된 차 (Pi+ A -X)가 정인지 부인지의 여부를 밝힌다. 만약 산출된 차 (Pi+ A -X)가 정인 것, 즉, (Pi+ A) 〉 X인 것으로 밝혀지면, 제1 제어 신호는 비교기(63)에 의해 스위치 회로(66)에 제공된다. (Pi+ A) 〉 X를 표시하는 제1 제어 회로가 수신되면, 스위치 회로(66)는 가산기(62)에 의해 제공된 차 (Pi+ A - X)를 PLL 클럭 위상 레지스터(67)에 제공한다.
한편, 산출된 차 (Pi+ A - X)가 0이거나 0보다 작은 것으로, 즉, (Pi+ A) ≤ X인 것으로 밝혀지면, 제2 제어 신호는 비교기(63)에 의해 스위치 회로(66)에 제공된다. (Pi+ A) ≤ X를 표시하는 제2 제어 신호가 수신되면, 스위치 회로(66)는 가산기(65)에 의해 제공된 합 (Pi+ A)을 PLL 클럭 위상 레지스터(67)에 보낸다.
PLL 클럭 위상 레지스터(67)는 스위치 회로(66)에 의해 제공되는 차 (Pi+ A - X) 또는 합 (Pi+ A)을 그 내부에 내장된 기억 장치에 저장하고 이 값 (Pi+ A - X) 또는 합 (Pi+ A)을 PLL 클럭 위상 신호 P의 값 Pi로서 보간 회로(3)로 출력한다.
이런 식으로, 각 시스템 클럭에서 PLL 클럭 위상 신호 발생기(7)는 도 7에 도시되어 있는 것과 같은 톱니파를 갖는 PLL 클럭 위상 신호 P의 값 Pi를 도출하여 이 값 Pi를 보간 회로(3)로 출력한다. 동시에, PLL 클럭 위상 신호 발생기(7)는 위상 오차 신호에 따라 상한치 X를 조정함으로써 수직 톱니파를 갖는 PLL 클럭 위상 신호 P의 주파수를 조정한다.
그러면, 보간 회로(3)는 수직 PLL 클럭 위상 신호 P의 위상이 시간 ti-1(시간의 제1점으로 부름) 및 ti(시간의 제2점으로 부름) 에서의 2개의 연속값 Pi-1및 Pi로부터 각각 0이되는 시간(시간의 제3점으로 부름)을 검출한다. 주의할 것은 시간의 제3점에서, PLL 클럭 위상 신호의 위상(엄밀하게 말해서, 수직 PLL 클럭 위상 신호 P의 값) 이 0이 된다는 것, 즉, 위상 제로 크로스가 생성된다는 것이다. 그러면, 위상 제로 크로스가 생성되는 시간에서의 재생 신호의 값은 A/D 변환기(2)에 의해 제공된 샘플링된 값들 Si-1및 Si로부터 선형 보간 기술을 이용하여 보간 회로(3)에 의해 산출된다.
tz를 수직 PLL 클럭 위상 신호 P에서 위상 제로 크로스가 생성되는 시간이라고 한다. PLL 클럭 위상 신호 P의 톱니파의 경사가 도 9에 도시된 바와 같이 고정되기 때문에, (ti- tz) 대 (tz- ti-1)의 비율은 Pi 대 (A - Pi)의 비율과 같고 또는 ((ti- tz) : (tz- ti-1))는 (Pi : (A - Pi))와 같다.
부가적으로, 보간치 Li′가 선형 보간 기술을 이용하여 샘플링 값 Si-1및 Si로부터 산출되기 때문에, (ti- tz) 대 (tz- ti-1)의 비율은 (Si- Li′) 대 (Li′-Si-1)의 비율과 같고 또는 ((ti- tz) : (tz- ti-1))는 ((Si- Li′) : (Li′-Si-1))와 같다.
따라서, (Si- Li′) 대 (Li′-Si-1)의 비율은 Pi대 (A - Pi)의 비율과 같고 또는 ((Si- Li′) : (Li′-Si-1))의 비율은 (Pi: (A - Pi))와 같다. 따라서 다음과 같은 수학식 (Si- Li′) / (Li′-Si-1) = Pi/ (A - Pi)이 성립된다.
위의 수학식을 다시 쓰면 Li′= (Si-1* Pi+ Si* (A - Pi)) / A로 표현될 수 있고 이 수학식은 재생 신호의 보간치 Li′를 나타낸다.
상기 수학식의 오른편 비율인 분자 (Si-1* Pi+ Si* (A - Pi))는 보간 회로(3)에 사용된 지연 장치(21), 증배기(22), 가산기(22), 가산기(24) 및 증배기(25)를 이용하여 산출된다.
먼저, 위상 제로 크로스 검출 회로(28)는, 지연 장치(27)에 의해 제공되는, 하나의 시스템 클럭 만큼 현 시간 ti앞의 점, 시간 ti-1에서의 PLL 클럭 위상 신호 P의 값 Pi-1와 PLL 위상 신호 발생기(7)에 의해 제공된 현 시간 ti에서의 PLL 클럭 위상 신호 P의 값 Pi간의 차 (Pi- Pi-1)를 산출하여, 이 차(Pi- Pi-1)가 정인지 부인지의 여부를 알아낸다. 만약 차 (Pi- Pi-1)가 부인 것으로 밝혀지면, 위상 제로 크로스 검출 회로(28)는 위상 제로 크로스가 클럭 위상 신호 P에서 생성된 것, 즉, PLL 클럭 위상 신호 P의 위상이 시간ti-1및 ti간의 점에서 한번 0이된다는 판단을 내린다. 이런 경우, 인에이블 신호는 래치 회로(26) 뿐만 아니라 증배기(22 및 25)로 출력된다.
인에이블 신호가 위상 제로 크로스 검출 회로(28)로부터 증배기(22)에 제공되는 경우, 증배기(22)는 지연 장치(21)에 의해 제공된 시간 ti-1에서의 샘플링 값 Si-1과 PLL 클럭 위상 신호 발생기(7)에 의해 제공된 PLL 클럭 위상 신호 P의 값 Pi의 곱 (Si-1* Pi)을 산출하여, 이 곱 (Si-1* Pi)을 가산기(23)로 출력한다. 한편, 증배기(25)는 A/D 변환기(2)에 의해 제공된 시간 ti에서의 샘플링 값 Si와 가산기(24)에 의해 제공된 차(A - Pi)의 곱 (Si* (A - Pi)를 산출하여, 이 곱 (Si* (A - Pi))를 가산기(23)로 출력한다.
가산기(23)는 증배기(22)에 의해 제공된 곱 (Si-1* Pi) 과 증배기(25)에 의해 제공된 곱 (Si* (A - Pi))의 합 (Si-1* Pi+ Si* (A - Pi))을 산출하여, 이 합 (Si-1* Pi+ Si* (A - Pi))을 래치 회로(26)로 출력한다.
래치 회로(26)가 위상 제로 크로스 검출 회로(28)로부터 인에이블 신호를 수신하면, 가산기(23)로부터 제공되는 값으로 기억 장치 내에 저장된 값을 갱신함과 동시에, 기억 장치내에 저장된 값을 2치화 회로(4)로 출력하고 그 값을 보간치 Li로서 위상 오차 검출 회로(5)로 귀환시킨다.
도 10은 래치 회로(26)에 의해 출력된 보간치 Li의 예를 도시하는 도면이다. 만약 지연 장치(27)에 의해 제공된 시간 ti-1에서의 PLL 클럭 위상 신호 P의 값 Pi-1과 PLL 클럭 위상 신호 발생기(7)에 의해 제공된 현 시간 ti에서의 PLL 클럭 위상 신호 P의 값 Pi(X 표시로 표기됨)간의 차 (Pi- Pi-1)가 위상 제로 크로스가 시간 ti-1및 ti간의 점에서 PLL 클럭 위상 신호 P에서 생성되었다는 것을 나타내면, 보간 회로(3)는 보간치를 갱신한다. 한편, 만약 위상 제로 크로스가 시간 시간 ti-1및 ti간의 시간의 점에서의 PLL 클럭 위상 신호 P에서 생성되지 않았다면, 보간 회로(3)는 보간치를 갱신하지 않는다.
보간 회로(3)는 보간치 Li로서 (Si-1* Pi+ Si* (A - Pi))로 표현된 값(즉,Li = (Si-1* Pi+ Si* (A - Pi))을 산출하여 이 보간치 Li를 다음 단에 있는 2치화 회로(4)로 출력하고 이를 위상 오차 검출 회로(5)로 귀환시킨다. 그러면, 2치화 회로(4)는 최종적으로 요구되는 보간치 Li′를 산출하는데, 이 보간치는 보간치 Li를 정수 A로 나누는데 요구되는 비트만큼 보간치 Li를 비트 시프트시킴으로써 Li/ A와 같다.
이런 식으로, 정수 A로 보간치 Li를 나누는데 처리 회로는 필요하지 않으므로, 가격이 절감되게 한다.
주의해야 할 것은, 위상 제로 크로스가 PLL 클럭 위상 신호 P에서 생성되지 않으면, 인에이블 신호는 증배기(22 및 25) 및 래치 회로(26)로 출력되지 않는다. 이런 경우, 래치 회로(26)는 바로 전 선행한 시스템 클럭에서의 값을 그대로 출력한다. 2치화 회로(4)는 위상 제로 크로스 검출 회로(28)에 의해 생성된 인에이블 신호와 동기하여 처리를 수행하기 때문에, 래치 회로(26)에 의해 그대로 출력된 바로전 선행한 시스템 클럭의 보간치는 2치화 회로(4)에 의해 2번 수행되지 않는다. 즉, 2개의 연속 시스템 클럭의 동일한 보간치는 2번 처리되지 않는다.
상술된 바와 같이, 본 발명에서는, 위상 오차 검출 회로(5)는 위상 오차, 즉, 2개의 연속 시스템 클럭의 중점으로부터 재생 신호에서 생성되는 보간치의 제로 크로스의 일탈을 검출한다. PLL 클럭 위상 신호 발생기(7)는 보간치를 계산하기 위한 타이밍, 즉, PLL 클럭 위상 신호 P의 위상이 0이되는 시간을 조정하기 위해 수직 PLL 클럭 위상 신호 P의 주파수를 조정하도록 일탈을 이용한다. 이런 식으로, 재생 신호에서 생성되는 보간치의 보간치 제로 크로스는 중점에 가까운 시간의 점에서 생성될 수 있다.
재생 신호에서 생성되는 보간치의 제로 크로스를 중점에 가까운 시간의 점에 가져옴으로써, 2치화 회로(4)는 재생 신호에서 생성되는 보간치의 제로 크로스가 부호간 간섭 및 잡음으로 인해 중점에서 일탈한다 해도, 고정확도로 2치화 처리를 수행할 수 있다.
본 실시예에서 주의할 것은 보간 회로(3)와 같은 PLL을 포함하는 모든 회로들은 각각 시스템 클럭 신호와 동기하여 동작한다는 것이다. 결과적으로, 시스템 클럭 신호보다 더 높은 클럭 주파수에서 동작하는 회로는 고속 처리가 수행된다 해도 필요치 않으며, 저렴한 가격의 재생 장치가 구현하게 한다.
다음으로, 본 발명에 의해 제공되는 재생 장치를 구현하는 또 다른 실시예에 대한 설명을 한다.
본 실시예는 상술된 이전의 실시예에 사용된 보간 회로(3) 및 PLL 클럭 위상 신호 발생기(7)를 수정함으로써 얻어진다. 이런 이유로, 보간 회로(3) 및 PLL 클럭 위상 신호 발생기(7)만을 설명하고, 다른 구성 요소들의 설명은 생략한다.
도 11은 본 실시예에 사용된 PLL 클럭 위상 신호 발생기(7)의 전형적인 구조를 도시하는 도면이다. 도면에 도시된 바와 같이, PLL 클럭 위상 신호 발생기(7)는 인에이블 신호로서 출력을 보간 회로(3) 및 2치화 회로(4)에 제공하기 전에, 시스템 클럭 신호의 한 주기 동안 비교기(63)의 출력을 홀딩하기 위한 지연 장치(68)를 갖는다. 왜냐하면, 위상 제로 크로스가 시간 ti-1 및 ti간의 PLL 클럭 위상 신호 P에서 생성되는 경우, 비교기(63)는 시간 ti에서의 합 (Pi + A)이 상한치 X보다 더 크다라는 사실을 검출해서, 비교기(63)의 출력은 먼저 설명된 이전의 실시예의 인에이블 신호로서 사용될 수 있기 때문이다.
주의할 것은 PLL 클럭 위상 신호 발생기(7)의 구조를 구성하는 다른 구성 요소들은 먼저 설명한 이전의 실시예에서 사용된 것들과 같아서, 불필요한 설명은 반복하지 않는다.
도 12는 본 실시예에서 사용된 보간 회로(3)의 전형적인 구조를 도시하는 도면이다. 본 실시예의 보간 회로(3)의 경우에는, 이전의 실시예의 보간 회로(3)에서 사용된 지연 장치(27) 및 위상 제로 크로스 검출 회로(28)에 의해 발생되는 인에이블 신호 대신에, PLL 클럭 위상 신호 발생기(7)에 의해 발생되는 인에이블 신호가 사용되어, 본 실시예의 보간 회로에서 지연 장치(27) 및 위상 제로 크로스 검출 회로(28)는 불필요하다.
주의할 것은 보간 회로(3)의 구조를 구성하는 다른 구성 요소들은 먼저 설명된 이전의 실시예에서 사용된 것들과 같아서, 그에 대한 반복 설명은 불필요하다.
상술된 바와 같이, 지연 장치(68)가 PLL 클럭 위상 신호 발생기(7)에서 사용된다 해도, 본 보간 회로(3)에 지연 장치(27) 및 위상 제로 크로스 검출 회로(28)를 제공할 필요는 없다. 결과적으로, 본 실시예에 의해 구현되는 재생 장치에 요구되는 구성 요소들의 수가 경감되어, 회로를 보다 간단하게 만들 수 있다.
상술된 바와 같이, 본 실시예들에 사용된 위상 오차 검출 회로(5)는 보간치들로부터 위상 오차를 산출하는데, 이 보간치들은 각각 보간치의 제로 크로스의 생성 시간에, 선형 보간 기술을 이용하여 얻어진다. 그러나, 주의할 것은 고차 보간 기술을 이용하여 얻어지는 보간치들이 또한 보간치들의 제로 크로스 생성시에 위상 오차를 산출하는데 사용된다는 것이다.
본 발명에 의하면, 보간치의 위상 오차에 따라서 제2 클럭 신호의 클럭 주파수를 조정함으로써 제1 클럭 신호와 동기하여 제2 클럭 신호를 발생시키고, 제1 클럭 신호와 동기하여 재생 신호를 샘플링한 결과로서 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서의 보간치를 산출하도록 디지탈 회로에 의해 재생 신호(제1 클럭 신호를 포함함)를 자기 동기화할 수 있는 재생 장치 및 방법이 제공된다.

Claims (4)

  1. 제1 클럭 신호와 동기하여 소정 신호를 샘플링함으로써 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서 상기 소정 신호의 보간치를 산출하는 보간치 산출 유닛;
    상기 보간치의 위상 오차를 산출하는 위상 오차 산출 유닛; 및
    상기 위상 오차에 따라 클럭 주파수를 조정하면서 상기 제2 클럭 신호를 발생시키는 클럭 신호 발생 유닛을 포함하는 재생 장치에 있어서,
    상기 보간치 산출 유닛은 선형 보간에 의해 제1 시점 및 제2 시점에서 상기 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 상기 제2 클럭 신호의 상기 소정 위상에 대응하는 제3 시점에서 상기 보간치를 산출하는 것을 특징으로 하는 재생 장치.
  2. 제1 클럭 신호와 동기하여 소정 신호를 샘플링함으로써 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서 상기 소정 신호의 보간치를 산출하는 단계;
    상기 보간치의 위상 오차를 산출하는 단계; 및
    상기 위상 오차에 따라 클럭 주파수를 조정하면서 상기 제2 클럭 신호를 발생시키는 단계를 포함하는 재생 방법에 있어서,
    상기 보간치는 선형 보간에 의해 제1 시점 및 제2 시점에서 상기 소정 신호를 연속적으로 샘플링함으로써 얻어지는 2개의 값들로부터 상기 제2 클럭 신호의상기 소정 위상에 대응하는 제3 시점에서 상기 제1 시점, 제2 시점, 제3 시점간의 관계에 기초하여 산출되는 것을 특징으로 하는 재생 방법.
  3. 제1 클럭 신호와 동기하여 소정 신호를 샘플링함으로써 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서 상기 소정 신호의 보간치를 산출하는 보간치 산출 유닛;
    상기 보간치의 위상 오차를 산출하는 위상 오차 산출 유닛; 및
    상기 제1 클럭 신호와 동기하여 상기 위상 오차에 따라 클럭 주파수를 조정하면서 상기 제2 클럭 신호를 발생시키는 클럭 신호 발생 유닛을 포함하는 재생 장치에 있어서,
    상기 클럭 신호 발생 유닛은 이전에 산출된 상기 제2 클럭 신호의 값과 제1 정수(constant)의 합을 산출하여:
    상기 합이 제2 정수와 같거나 더 작으면 상기 제2 클럭 신호의 갱신값으로서 상기 합을 이용하거나; 또는
    상기 합이 상기 제2 정수보다 크면 상기 합에서 상기 제2 정수를 감산하여 상기 제2 클럭 신호의 갱신값으로서 이 감산 결과치를 사용하는 것을 특징으로 하는 재생 장치.
  4. 제1 클럭 신호와 동기하여 소정 신호를 샘플링함으로써 얻어지는 값들로부터 제2 클럭 신호의 소정 위상에서 상기 소정 신호의 보간치를 산출하는 단계;
    상기 보간치의 위상 오차를 산출하는 단계; 및
    상기 제1 클럭 신호와 동기하여 상기 위상 오차에 따라 클럭 주파수를 조정하면서 상기 제2 클럭 신호를 생성시키는 단계를 포함하는 재생 방법에 있어서,
    이전에 산출된 상기 제2 클럭 신호의 값과 제1 정수의 합이 산출되어:
    상기 합이 제2 정수와 같거나 작으면 상기 제2 클럭 신호의 갱신값으로서 상기 합이 사용되거나; 또는
    상기 합이 상기 제2 정수보다 크면 상기 제2 정수를 상기 합에서 감산하여 이 감산 결과치를 상기 제2 클럭 신호의 갱신값으로서 사용하는 것을 특징으로 하는 재생 방법.
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