KR20080012655A - 위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어방법과 신호 재생 장치 및 방법 - Google Patents

위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어방법과 신호 재생 장치 및 방법 Download PDF

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후이 짜오
박현수
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Abstract

본 발명은 높은 ISI 조건을 갖는 광 디스크 재생 시스템에서 하드웨어 스케일을 줄이면서 앤티 노이즈(anti-noise) 및 앤티 ISI(anti-ISI) 특성을 갖는 위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어 방법과 신호 재생 장치 및 방법에 관한 것으로 본 발명의 한 유형에 따른 위상 검출 장치는, 입력 신호의 위상 검출 장치에 있어서, 상기 입력 신호를 2진 데이터로 검출하는 펄스 형성 유니트;상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성하는 이상적인 입력 신호 생성 유니트; 및 상기 이상적인 입력 신호 생성 유니트의 출력신호와 상기 입력 신호에 따라 위상 에러 신호를 생성하는 위상 에러 신호 생성 유니트를 포함한다.

Description

위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어 방법과 신호 재생 장치 및 방법{Phase detection apparatus and method, Phase locked loop circuit and control method thereof, and signal reproducing apparatus and method}
도 1은 기존에 제안된 PLL 회로의 일 예이다.
도 2는 본 발명의 일 실시 예에 따른 위상 검출 장치의 블록도이다.
도 3은 도 2에 도시된 위상 에러 신호 생성 유니트의 상세 블록도의 일 예이다.
도 4a 내지 도 4j는 도 3에 도시된 위상 에러 연산부의 동작 원리를 설명하기 위한 도면이다.
도 5는 도 2에 도시된 위상 에러 신호 생성 유니트의 상세 블록도의 다른 예이다.
도 6은 도 5의 양자화 유니트의 입력 신호와 출력 신호간의 관계 도이다.
도 7은 도 2에 도시된 위상 에러 신호 생성 유니트의 상세 블록도의 또 다른 예이다.
도 8은 도 7에 도시된 데드 존 부호 유니트의 입력 신호와 출력 신호간의 관계 도이다.
도 9는 도 7의 위상 에러 연산부에 구비되는 진리표의 예시도이다.
도 10은 본 발명의 다른 실시 예에 따른 위상 검출 장치의 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 위상 검출 장치의 블록도이다.
도 12는 도 11의 더블 출력 비터비 디코더에서 2종류의 2진 데이터가 어떻게 출력되는지를 설명하는 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따른 위상 검출 방법의 동작 흐름도이다.
도 14는 도 13의 위상 에러 신호 생성 단계의 상세한 동작 흐름도의 일 예이다.
도 15는 도 13의 위상 에러 신호 생성 단계의 상세한 동작 흐름도의 다른 예이다.
도 16은 본 발명의 또 다른 실시 예에 따른 위상 검출 방법의 동작 흐름도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 일 예이다.
도 18은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 다른 예이다.
도 19는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 또 다른 예이다.
도 20은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 또 다른 예이다.
도 21은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 일 예이다.
도 22는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 다른 예이다.
도 23은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 또 다른 예이다.
도 24는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 또 다른 예이다.
본 발명은 위상 검출 및 위상 동기 루프(Phase Locked Loop, 이하 PLL이라 약함)에 관한 것으로, 더욱 상세하게는 고밀도 광 디스크 재생 시스템(optical disc reproducing system)에 적합한 위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어 방법과 신호 재생 장치 및 방법에 관한 것이다.
광 디스크 재생 시스템은 예를 들어 CD(Compact Disc, 이하 CD라 함), DVD(Digital Versatile Disc, 이하 DVD라 함), 블루 레이(Blue-ray) 디스크(이하 BD라고 함), 또는 HD(High Definition)-DVD와 같은 광 디스크에 기록된 데이터를 재생한다. 이중 BD 또는 HD-DVD와 같은 광 디스크에 기록된 데이터를 재생하는 광 디스크 재생 시스템은 고밀도 광 디스크 재생 시스템이라 할 수 있다.
이러한 광 디스크 재생 시스템은 광 디스크로부터 리드되는 RF(Radio Frequency) 신호를 재생하기 위해 RF(Radio Frequency) 신호에 동기되는 샘플링 클록(또는 비트 클록)이 필요하다. 광 디스크 재생 시스템에서 상기 샘플링 클록은 PLL 회로에 의해 생성된다. 즉, 광 디스크 재생 시스템에 있어서 PLL 회로는 RF 신호에 동기된 샘플링 클록을 생성하기 위해 사용된다.
일반적으로 PLL 회로들은 제로 크로싱 포인트를 RF 신호의 위상으로 간주하고, 제로 크로싱 포인트에 근접한 샘플링 포인트의 진폭값을 토대로 샘플된 RF 신호와 제로 크로싱 포인트간의 위상 에러를 검출한다.
그러나 고밀도 광 디스크 재생 시스템의 경우에 재생되는 RF 신호의 파형은 ISI(Inter-Symbol Interference)에 많은 영향을 받는다. 이는 고밀도 광 디스크 재생 시스템의 경우에 피트(pit)의 길이보다 스팟(spot)의 사이즈가 크기 때문이다. 따라서, 재생되는 RF 신호가 ISI의 영향을 받아 재생되는 RF 신호의 제로 크로싱 포인트가 검출되지 않을 수 있다. 재생되는 RF 신호의 제로 크로싱 포인트가 검출되지 않을 정도로 재생되는 RF신호가 ISI의 영향을 받는 것을 높은(high) ISI 조건이라 한다. 특히, 이러한 높은 ISI 조건에서 재생되는 RF 신호의 채널 특성은 민감해져 적은 노이즈가 유입되어도 오동작을 할 수 있다.
따라서, 높은 ISI 조건에서 재생되는 RF 신호의 제로 크로싱 포인트가 검출되지 않을 확률이 높다. 재생되는 RF 신호의 제로 크로싱 포인트가 검출되지 않으면, RF신호의 위상 락킹(phase locking)은 실패할 수 있다. RF 신호의 위상 락킹이 실패하면, 광 디스크 재생 시스템에서 안정된 신호 재생을 기대할 수 없다.
이를 개선하기 위하여, 도 1에 도시된 바와 같은 PLL 회로(100)가 제안된 바 있다. 도 1에 도시된 PLL 회로(100)는 A/D 변환기(101), 지연기(102, 103), 패턴 열 검출기(pattern string detector)(104), 위상 차 생성기(Phase error generator)(105), 저역 통과 필터(이하 LPF라고 약함)(106), D/A 변환기(107), 전압 제어 발진기(Voltage-Controlled Oscillator, 이하 VCO라고 약함)(108), 비터비 디코더(Viterbi decoder)(109), 및 기준 레벨 학습 회로(reference level learning circuit)(110)를 포함한다.
A/D 변환기(101)는 VCO(100)로부터 출력되는 PLL 회로(100)의 출력을 샘플링 클록으로 하여 입력되는 아날로그 RF 신호를 샘플링한다. A/D 변환기(101)로부터 출력되는 샘플링된 RF 신호는 지연기들(102, 103)에서 각각 1 PLL 클록동안 지연된다. 이에 따라 패턴 열 검출기(104)로 3개의 연속되는 RF 신호가 입력된다.
패턴 열 검출기(104)는 3개의 연속되는 RF 신호와 모든 가능한 이상적인 RF 패턴 열을 비교하여 3개의 연속되는 RF 신호와 유클리드 거리(Euclidean distance)가 최소가 되는 이상적인 RF 패턴 열을 찾는다. 패턴 열 검출기(104)는 찾아진 이상적인 RF 패턴 열의 이상적인 RF 패턴 식별 정보(ideal pattern identification information)를 위상 차 생성기(105)로 출력한다. 위상 차 생성기(105)는 지연기(102)의 출력신호에서 이상적인 RF 패턴 식별 정보를 토대로 위상 차 정보를 출력한다. 지연기(102)로부터 출력되는 신호는 RF 패턴의 중앙 샘플 값(a value of the central sample)에 해당된다. 따라서 위상 차 생성기(105)는 상기 RF 패턴의 중앙 샘플 값에서 이상적인 RF 패턴의 중앙 샘플값을 감산하여 상기 위상 차 정보 를 생성한다.
위상 차 정보는 LPF(106)로 전송된다. LPF(106)의 출력은 D/A 변환기(107)로 출력된다. D/A 변환기(107)는 VCO(108)를 구동하는 전압 신호를 출력한다. VCO(108)은 A/D 변환기(101)에 의해 샘플링 클록으로 사용되는 발진 신호(oscillating signal)를 출력한다.
비터비 디코더(109)와 기준 레벨 학습 회로(110)는 채널 특성 변화에 적응하기 위해 포함된 구성요소이다. 즉, 비터비 디코더(109)는 기준 레벨 학습 회로(110)로부터 제공되는 기준 레벨을 이용하여 샘플된 RF 신호의 2진 데이터를 검출한다. 기준 레벨 학습 회로(110)는 비터비 디코더(109)의 입력과 출력을 모니터링하여 적응적으로 기준 레벨을 보정하고, 보정된 기준 레벨은 비터비 디코더(109)와 패턴 열 검출기(104)로 제공된다.
따라서, 도 1에 도시된 PLL 회로(100)는 재생되는 RF 신호의 비선형성 등을 보정할 수 있으므로 높은 ISI 조건에서도 채널 특성에 민감하지 않아 보다 안정적인 신호 재생을 기대할 수 있다.
그러나, 광 디스크의 밀도가 증가함에 따라 도 1과 같은 PLL 회로(100)는 패턴 열 검출기(104)가 대량의 패턴 열이 입력되는 RF 신호의 패턴 열을 비교할 수 있도록 더 넓은 검출 윈도우를 고려하여야 한다. 따라서 도 1과 같은 PLL 회로(100)는 검출 윈도우의 폭이 증가함에 따라 하드웨어 스케일(hardware scale)이 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 ISI 조건을 갖는 광 디스크 재생 시스템에서 하드웨어 스케일을 줄이면서 앤티 노이즈(anti-noise) 및 앤티 ISI(anti-ISI) 특성을 갖는 위상 검출 장치 및 방법, 위상 동기 루프 회로 및 그 제어 방법과 신호 재생 장치 및 방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 한 유형에 따른 장치는, 입력 신호의 위상 검출 장치에 있어서, 상기 입력 신호를 2진 데이터로 검출하는 펄스 형성 유니트;상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성하는 이상적인 입력 신호 생성 유니트; 및 상기 이상적인 입력 신호 생성 유니트의 출력신호와 상기 입력 신호에 따라 위상 에러 신호를 생성하는 위상 에러 신호 생성 유니트를 포함하는 위상 검출 장치를 제공한다.
상기 위상 검출 장치는, 상기 입력 신호와 상기 펄스 형성 유니트의 출력 신호를 비교하여 채널 변화에 적응적인 기준 레벨을 생성하는 기준 레벨 생성 유니트를 더 포함하는 것이 바람직하다.
상기 기준 레벨 생성 유니트는 상기 생성된 기준 레벨을 상기 펄스 형성 유니트로 더 제공하는 것을 특징으로 하고, 상기 펄스 형성 유니트는 상기 기준 레벨을 토대로 상기 2진 데이터를 검출하는 것이 바람직하다.
상기 위상 검출 장치는, 상기 입력 신호를 상기 펄스 형성 유니트와 상기 이상적인 입력 신호 생성 유니트의 동작 기간동안 지연시키고, 상기 지연된 입력 신호를 상기 위상 에러 신호 생성 유니트의 상기 입력 신호로 제공하는 제 1 지연 유 니트; 및 상기 입력 신호를 상기 펄스 형성 유니트의 동작 기간동안 지연시키고, 상기 지연된 입력 신호를 상기 기준 레벨 생성 유니트의 상기 입력 신호로 제공하는 제 2 지연 유니트를 더 포함하는 것이 바람직하다.
상기 위상 에러 신호 생성 유니트는, 상기 입력 신호와 상기 이상적인 입력 신호 생성 유니트의 출력신호간의 차를 검출하는 제 1 차 검출부; 상기 이상적인 입력 신호 생성 유니트로부터 출력되는 연속되는 N개의 이상적인 입력신호 샘플을 이용하여 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 제 2 차 검출부; 및 상기 제 1 차 검출부에서 검출된 차와 제 2 차 검출부에서 검출된 복수개의 차를 토대로 위상 에러를 연산하여 상기 위상 에러 신호를 생성하는 위상 에러 연산부를 포함하고, 상기 제 1 차 검출부에서 검출되는 차는 위상 에러인 것이 바람직하다.
상기 위상 에러 신호 생성 유니트는, 상기 제 1 차 검출부로부터 출력되는 신호를 지연시키는 제 1 지연기를 더 포함하고, 상기 제 2 차 검출부는, 상기 이상적인 입력 신호 샘플을 지연하는 제 2 지연기; 상기 제 2 지연기의 출력 신호와 상기 이상적인 입력 신호 샘플간의 차를 검출하여 상기 복수개의 차중 하나의 차로서 출력하는 검출기; 상기 검출기의 출력 신호를 지연하고, 상기 지연된 출력 신호를 상기 복수개의 차중 다른 하나의 차로서 출력하는 제 3 지연기를 포함하는 것이 바람직하다.
상기 제 2 차 검출부는, 상기 검출기의 출력 신호를 양자화하고, 상기 양자화된 출력 신호를 상기 복수개의 차중 상기 하나의 차로서 출력하는 양자화 유니트 를 더 포함하고, 상기 양자화 유니트의 출력을 상기 제 3 지연기 및 상기 위상 에러 연산부로 각각 전송하는 것이 바람직하다.
상기 제 2 차 검출부는, 상기 검출기의 출력 신호를 데드 존 부호로 변환하고, 상기 데드 존 부호를 상기 복수개의 차중 하나의 차로서 출력하는 데드 존 부호 유니트를 더 포함하고, 상기 데드 존 부호 유니트의 출력을 상기 제 3 지연기 및 상기 위상 에러 연산부로 각각 전송하는 것이 바람직하다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 다른 유형에 따른 방법은, 입력 신호의 위상 검출 방법에 있어서, 상기 입력 신호의 2진 데이터를 검출하는 단계; 상기 2진 데이터로부터 이상적인 입력 신호를 생성하는 단계; 및 상기 2진 데이터와 상기 이상적인 입력 신호에 따라 위상 에러 신호를 생성하는 단계를 포함하는 위상 검출 방법을 제공한다.
상기 위상 에러 신호 생성 단계는, 상기 입력 신호와 상기 이상적인 입력 신호간의 차를 검출하는 단계; 및 연속되는 N개의 이상적인 입력 신호 샘플을 이용하여 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계; 및 상기 검출된 차와 상기 복수개의 차를 토대로 위상 에러를 연산하여 상기 위상 에러 신호를 생성하는 단계를 포함하는 것이 바람직하다.
상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계는, 상기 상기 복수개의 차중 하나의 차를 양자화 처리하고, 상기 양자화 처리된 결과를 토대로 상기 위상 에러 신호를 생성하기 위해 사용되는 복수개의 차를 검출하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계는, 상기 복수개의 차중 하나의 차를 데드 존 부호로 변환하고, 상기 데드 존 부호로 변환된 결과를 토대로 상기 위상 에러 신호를 생성하기 위해 사용되는 복수개의 차를 검출하는 단계를 더 포함하는 것이 바람직하다.
상기 위상 검출 방법은, 상기 입력 신호와 상기 검출된 2진 데이터를 토대로 채널 변화에 적응적인 기준 레벨을 생성하는 단계를 더 포함하고, 상기 이상적인 입력 신호 생성 단계는, 상기 기준 레벨을 토대로 상기 이상적인 입력 신호를 생성하는 것이 바람직하다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 장치는, 위상 동기 루프 회로에 있어서, 입력 신호를 디지털 신호로 변환하는 A/D 변환기;상기 A/D 변환기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치; 상기 위상 검출 장치에 의해 검출된 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터;상기 저역 통과 필터로부터 출력되는 신호를 디지털 신호로 변환하는 D/A 변환기; 및 상기 D/A 변환기로부터 출력되는 신호를 이용하여 상기 위상 동기 루프의 클록을 생성하는 전압 제어 발진기를 포함하고, 상기 위상 검출 장치는 상기 A/D 변환기로부터 출력되는 신호와 그에 대응되는 이상적인 신호를 토대로 상기 위상 에러 신호를 검출하는 것을 특징으로 하는 위상 동기 루프 회로를 제공한다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 장치는, 위상 동기 루프 회로에 있어서, 입력 신호를 디지털 신호로 변환하는 A/D 변환기; 상기 A/D 변환기로부터 출력되는 신호를 보간하는 보간기; 상기 보간기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치; 상기 위상 검출 장치로부터 출력되는 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터; 상기 저역 통과 필터로부터 출력되는 신호를 토대로 보간 파라미터를 연산하고, 상기 연산된 보간 파라미터를 보간기로 제공하는 보간 파라미터 연산부를 포함하는 위상 동기 루프 회로를 제공한다.
상술한 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 방법은, 입력 신호의 위상 동기 루프 제어 방법은, 상기 입력 신호와 상기 입력 신호에 대응되는 이상적인 입력 신호를 이용하여 위상 에러 신호를 생성하는 단계; 상기 위상 에러 신호를 저역 필터링하는 단계;상기 저역 필터링된 신호를 디지털 신호로 변환하는 단계; 및 상기 디지털 신호를 이용하여 위상 동기 루프의 클록을 생성하는 단계를 포함하는 위상 동기 루프 제어 방법을 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 방법은, 입력 신호의 위상 동기 루프 제어 방법은, 상기 입력 신호를 보간하는 단계;상기 보간된 신호와 상기 보간된 신호에 대응되는 이상적인 신호를 이용하여 위상 에러 신호를 생성하는 단계;상기 위상 에러 신호를 저역 필터링하는 단계; 및 상기 저역 필터링된 신호를 이용하여 보간 파라미터를 연산하고, 상기 보간 파라미터를 상기 보간을 위해 제공하는 단계를 포함하는 위상 동기 루프 제어 방법을 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 장치는, 디스크로부터 읽은 RF 신호의 위상 검출 기능을 갖는 신호 재생 장치에 있어서, 상기 RF 신호를 2진 데이터로 검출하는 펄스 형성 유니트; 상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성하는 이상적인 입력 신호 생성 유니트; 및 상기 이상적인 입력 신호 생성 유니트의 출력신호와 상기 입력 신호에 따라 위상 에러 신호를 생성하는 위상 에러 신호 생성 유니트를 포함하고,상기 2진 데이터는 재생 신호인 것을 특징으로 하는 신호 재생 장치를 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 또 다른 유형의 장치는, 디스크로부터 읽은 RF 신호의 위상 동기 루프 제어 기능을 갖는 신호 재생 장치에 있어서, 상기 RF 신호를 디지털 신호로 변환하는 A/D 변환기; 상기 A/D 변환기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치;상기 위상 검출 장치에 의해 검출된 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터; 상기 저역 통과 필터로부터 출력되는 신호를 디지털 신호로 변환하는 D/A 변환기; 및 상기 D/A 변환기로부터 출력되는 신호를 이용하여 상기 위상 동기 루프의 클록을 생성하는 전압 제어 발진기를 포함하고,상기 위상 검출 장치는 상기 A/D 변환기로부터 출력되는 신호와 그에 대응되는 이상적인 신호를 토대로 상기 위상 에러 신호를 검출하고, 상기 RF 신호의 2진 데이터를 출력하는 것을 특징으로 하는 신호 재생 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 위상 검출 장치의 블록도이다. 도 2를 참조하면, 위상 검출 장치는, 펄스 형성 유니트(201), 이상적인 입력 신호 생성 유 니트(202), 제 1 지연 유니트(203), 및 위상 에러 신호 생성 유니트(204)를 포함한다.
펄스 형성 유니트(201)는 입력 신호를 2진 데이터로 검출한다. 입력 신호는 디지털화된 RF 신호일 수 있다. 상기 2진 데이터는 NRZ(Non-Return to Zero) 코드 형태를 가질 수 있다. 이를 위하여 펄스 형성 유니트(201)는 슬라이서, 슬라이서에 의해 추종되는 등화기, 유한 지연 트리 서치(Finite delay tree search, FDTS) 검출기, 및 비터비 디코더중 하나로 구현할 수 있다. 펄스 형성 유니트(201)로부터 출력되는 2진 데이터는 재생 신호로 이용될 수 있다. 따라서 도 2의 위상 검출 장치를 광 디스크 재생 시스템에 적용할 경우에, 디스크(미 도시됨)로부터 읽혀진 RF 신호로부터 2진 데이터에 해당되는 재생 신호를 검출하기 위해 별도의 구성 요소가 필요치 않다.
이상적인 입력 신호 생성 유니트(202)는 펄스 형성 유니트(201)로부터 출력되는 2진 데이터로부터 이상적인 입력 신호(ideal input signal)를 생성한다. 이상적인 입력 신호 생성 유니트(202)는 수학식 1과 같이 출력이 표현되는 선형 채널이 될 수 있다.
Figure 112006056157789-PAT00001
수학식 1에서 Ij는 선형 채널의 계수를 나타내고, X(k)는 1 또는 -1을 갖는 시간 k에서 입력되는 2진 데이터이다.
또한, 이상적인 입력 신호 생성 유니트(202)는 수학식 2와 같이 출력이 표현되는 유한 윈도우 길이(finite window length) n을 갖는 임의 채널(arbitrary channel)이 될 수 있다.
Figure 112006056157789-PAT00002
수학식 2에서 F(..)는 PRn을 X(k), X(k-1), ...., X(k-n+1)의 함수로서 표현한 것이다. 이 임의 채널은 메모리 구조에 의해 구현될 수 있다.
제 1 지연 유니트(203)는 펄스 형성 유니트(201)와 이상적인 입력 신호 생성 유니트(202)의 동작기간동안 입력 신호를 지연시킨다. 따라서, 이상적인 입력 신호 생성 유니트(202)로부터 출력되는 이상적인 입력 신호는 제 1 지연 유니트(203)에 의해 출력되는 신호에 대응되는 이상적인 입력 신호가 된다.
위상 에러 신호 생성 유니트(204)는 이상적인 입력 신호 생성 유니트(202)로부터 출력되는 이상적인 입력 신호와 제 1 지연 유니트(203)로부터 출력되는 지연된 입력 신호에 따라 위상 에러 신호를 생성하고, 생성된 위상 에러 신호를 출력한다. 위상 에러 신호는 입력 신호의 위상 에러를 나타낸다.
도 2에서 입력 신호가 RF 신호인 경우에, 이상적인 입력 신호 생성 유니트(202)로부터 출력되는 이상적인 입력 신호는 이상적인 RF 신호로 정의되고, 제 1 지연 유니트(203)로부터 출력되는 신호는 지연된 실제(real) RF 신호로 정의된다. 상기 입력 신호는 디지털 신호일 수 있다.
도 2에 도시된 위상 검출 장치는 펄스 형성 유니트(201), 이상적인 입력 신호 생성 유니트(203), 및 위상 에러 신호 생성 유니트(204)를 이용하여 위상 에러 신호를 생성하도록 정의될 수 있다.
도 3은 도 2에 도시된 위상 에러 신호 생성 유니트(204)의 상세 블록도의 일 예이다. 도 3을 참조하면, 위상 에러 신호 생성 유니트(204)는 제 1 감산기(301), 제 1 지연기(302), 제 2 지연기(303), 제 2 감산기(304), 제 3 지연기(305), 및 위상 에러 연산부(306)를 포함한다.
제 1 감산기(301)는 입력 신호와 이상적인 입력 신호간의 차를 검출한다. 제 1 감산기(301)에서 검출된 차는 입력 신호와 이상적인 입력 신호간의 에러로 표현될 수 있다. 따라서, 제 1 감산기(301)는 입력 신호와 이상적인 입력 신호간의 차를 검출하는 차 검출부로 정의할 수 있다.
제 1 감산기(301)의 입력 신호는 도 2의 제 1 지연 유니트(203)로부터 출력되는 지연된 입력 신호로서, 실제 RF 신호로 정의될 수 있다. 이상적인 입력 신호는 제 1 감산기(301)로 입력되는 신호에 대응되는 이상적인 입력 신호로서, 이상적인 RF 신호로 정의될 수 있다. 상기 이상적인 입력 신호는 이상적인 입력 신호 생성 유니트(203)로부터 제공된다.
제 1 지연기(302)는 제 1 감산기(301)로부터 출력되는 신호(또는 에러)를 지연시킨다. 제 1 지연기(302)로부터 출력되는 지연된 에러는 위상 에러 연산부(306)의 "에러(Error)" 입력포트로 입력된다.
제 2 지연기(303)는 이상적인 입력 신호를 1 클록 지연시킨다. 제 2 감산 기(304)는 입력되는 이상적인 입력 신호로부터 제 2 지연기(303)에서 1클록 지연된 이상적인 입력 신호를 감산한다. 따라서 제 2 지연기(303)와 제 2 감산기(304)는 이상적인 입력 신호간의 차 값을 출력하는 차등 연산기(differential operator)로 정의할 수 있다. 제 2 감산기(304)로부터 출력되는 신호는 위상 에러 연산부(306)의 "Diff2" 입력포트로 입력된다.
제 3 지연기(305)는 제 2 감산기(304)로부터 출력되는 신호를 지연시킨다. 제 3 지연기(305)의 출력신호는 위상 에러 연산부(306)의 "Diff1" 입력포트로 입력된다.
제 2 지연기(303), 제 2 감산기(304), 및 제 3 지연기(305)는 연속되는 N개의 이상적인 입력 신호 샘플을 이용하여 이상적인 입력 신호간의 복수개의 차를 검출하는 차 검출부로 정의할 수 있다. 제 2 감산기(304)는 제 2 지연기(303)의 출력 신호와 이상적인 입력 신호 샘플간의 차를 검출하여 상기 복수개의 차중 하나의 차(Diff2)로서 출력하는 검출기로 정의할 수 있다.
위상 에러 연산부(306)는 진리표(truth table)로 구현될 수 있다. 진리표는 다음 수학식 3에 따라 운영될 수 있다.
1)경우 1:
Diff1 > 임계값, Diff2 > 임계값 : 위상 에러 정보=에러/(Diff1+Diff2)
2)경우 2:
Diff1 <-임계값, Diff2 <-임계값 : 위상 에러 정보=에러/(Diff1+Diff2)
3)경우 3:
기타 : 위상 에러 정보 =0
수학식 3에서 임계값은 음이 아닌 정수(non-negative constant value)이다.
도 4a 내지 도 4j는 도 3에 도시된 위상 에러 연산부(306)의 동작 원리를 설명하기 위한 도면이다. 도 4a, 도 4b, 및 도 4c는 라이징 에지를 갖는 아날로그 입력 신호(또는 아날로그 RF 신호)를 도시한 것이고, 도 4d, 도 4e, 및 도 4f는 폴링 에지를 갖는 아날로그 입력신호(또는 아날로그 RF 신호)를 도시한 것이다.
만약 실제 입력 신호가 위상 에러 없는 PLL 클록에 의해 샘플되면, 도 4a 및 도 4d에 도시된 바와 같이 라이징 에지 또는 폴링 에지에 관계없이 샘플된 입력 신호는 통계적으로 이상적인 입력 신호와 같고, 실제 입력 신호와 이상적인 입력 신호간의 예상되는 에러는 0이 된다.
만약 실제 입력신호가 지연 위상 에러를 갖는 PLL 클록에 의해 샘플되면, 도 4b에 도시된 바와 같이 라이징 에지에서 샘플된 값은 통계적으로 이상적인 입력 신호보다 더 크다. 따라서, 실제 입력 신호와 이상적인 입력 신호간에 예상되는 에러는 양의 값(positive value)을 갖는다.
만약 실제 입력 신호가 앞선 위상 에러(lead phase error)를 갖는 PLL클록에 의해 샘플되면, 도 4c에 도시된 바와 같이 라이징 에지에서 샘플된 값은 통계적으로 이상적인 입력 신호보다 더 작게 된다. 따라서, 실제 입력 신호와 이상적인 입력 신호간에 예상되는 에러 값은 음의 값(negative value)을 갖는다.
만약 실제 입력 신호가 폴링에지에서 지연된 위상 에러를 갖는 PLL 클록에 의해 샘플되면, 도 4e에 도시된 바와 같이 샘플된 값은 통계적으로 이상적인 입력 신호보다 더 작게된다. 따라서, 실제 입력 신호와 이상적인 입력 신호간에 예상되는 에러는 음의 값을 갖는다.
만약 실제 입력신호가 폴링에지에서 앞선 위상 에러를 갖는 PLL 회로에 의해 샘플되면, 도 4f에 도시된 바와 같이 샘플된 값은 통계적으로 이상적인 입력 신호보다 더 크게 된다. 따라서 실제 입력 신호와 이상적인 입력 신호간에 예상되는 에러는 양의 값을 갖는다.
도 4a 내지 도 4f의 경우를 토대로, 실제 입력 신호와 이상적인 입력 신호간의 에러는 PLL 클록 위상 에러, 에지 타입(라이징 에지인지 폴링 에지인지) 및 에지 기울기 비(edge slope ratio)에 의해 영향을 받는다는 것을 알 수 있다. 또한, 실제 입력 신호와 이상적인 입력 신호간의 예상되는 에러의 부호는 PLL 클록 위상 에러 및 에지 타입에 의해서만 영향을 받는다는 것을 알 수 있다. 그러므로, 에지 타입을 구분하여 실제 입력 신호와 이상적인 입력 신호간에 에러를 위상 에러를 계산하기 위해 사용하는 것이 가능하다.
도 4g, 도 4h, 도 4i, 및 도 4j는 상술한 위상 에러 연산부(306)에서 사용되는 에지 타입 판단 방법을 설명하기 위한 도면이다.
도 4g를 참조하면, 라이징 에지에서 연속되는 3개의 이상적인 입력 신호의 샘플 I1, I2,I3이 있다. 만약 에지 기울기 비가 충분히 가파르다면(sleep), Diff1과 Diff2는 모두 사전에 설정된 임계값보다 크다. 이 때, 임계값은 0이상의 값을 갖는다. 이 때, 위상 에러 연산부(306)의 "Error"입력은 실제 입력 신호와 이상적 인 입력 신호(I2)간의 에러와 동일하다. 이 경우는 수학식 3의 경우 1에 해당된다. 이 경우에, 수학식 3의 결과는 PLL클록의 위상 에러와 정적 단조(positive monotonic) 관계를 보인다.
도 4h를 참조하면, 폴링 에지에서 연속되는 3개의 이상적인 입력 신호의 샘플 I1, I2, I3이 있다. 만약 에지 기울기 비가 충분히 가파르다면, Diff1과 Diff2는 사전에 정의된 -임계값보다 더 작게 될 것이다. 이 때 임계값은 0이상의 값을 갖는다. 위상 에러 정보 계산부(306)의 "Error" 입력은 실제 입력 신호와 이상적인 입력 신호 I2간의 에러와 동일하다. 이 경우는 수학식 3의 경우 2에 해당된다. 이 경우에, 수학식 3의 결과는 PLL클록의 위상 에러와 정적 단조 관계를 보인다.
도 4i를 참조하면, 연속되는 3개의 이상적인 입력 신호의 샘플 I1, I2, 및 I3가 있고, 이상적인 입력 신호의 샘플이 끊임없이 증가하거나 감소하지 않을 때, 위상 에러는 실질적으로 추론될 수 없다. 이 경우는 수학식 3의 경우 3에 해당되는 것으로, 위상 에러 연산부(306)는 0을 출력하게 된다.
또한, 임계값이 양의 값을 갖고(임계값 > 0), 기울기 비의 절대값이 임계값보다 더 작으면, 위상 에러 연산부(306)는 신호의 에지들을 무시할 수 있다. 도 4j는 연속되는 3개의 이상적인 입력 신호의 샘플 I1, I2, I3가 연속될 때, 입력 신호의 샘플이 끊임없이 감소하여도 기울기 비의 절대 값이 임계값보다 작은 경우이다. 이 경우는 수학식 3에서 경우 3에 해당되는 것으로, 위상 에러 연산부(306)는 0의 값을 출력한다. 그러므로 임계값을 선택하여 위상 에러 연산부(306)는 바람직한 기울기 비를 갖는 에지에서 위상 에러를 계산한다. 좋은 임계값 선택은 위상 에러 연 산부(306)의 성능을 향상시킬 수 있다.
도 5는 도 2에 도시된 위상 에러 신호 생성 유니트(204)의 상세 블록도의 다른 예이다. 도 5는 도 3에 도시된 위상 에러 신호 생성 유니트(204)에 양자화 유니트(505)를 더 추가한 예이다. 따라서, 제 1 감산기(501), 제 1 지연기(502), 제 2 지연기(503), 제 2 감산기(504), 및 제 3 지연기(506)는 도 3의 제 1 감산기(301), 제 1 지연기(302), 제 2 지연기(303), 제 2 감산기(304), 및 제 3 지연기(305)와 동일하게 구성 및 동작한다.
양자화 유니트(505)는 제 2 감산기(504)의 출력 신호를 양자화 한다. 양자화 유니트(505)의 입력 신호와 출력 신호간의 관계는 도 6에 도시된 바와 같다. 양자화 유니트(505)의 가능한 출력 값은 양자화 유니트(505)의 가능한 입력 값 어셈블(assemble)보다 더 작은 어셈블로 제한된다. 양자화 유니트(505)의 도입으로 위상 에러 연산부(507)의 스케일을 줄일 수 있다. 양자화 유니트(505)의 출력은 위상 에러 연산부(507)의 "Diff2" 입력 포트와 제 3 지연기(506)로 각각 전송된다. 따라서, 양자화 유니트(505)의 출력 신호는 연속되는 N개의 이상적인 입력 신호의 샘플을 이용하여 검출된 이상적인 입력 신호간의 복수개의 차중 하나의 차로 정의될 수 있다.
도 7은 도 2에 도시된 위상 에러 신호 생성 유니트(204)의 상세 블록도의 또 다른 예이다. 도 7은 도 3에 도시된 위상 에러 신호 생성 유니트(204)에 데드 존 부호 유니트(705)를 더 추가한 예이다. 따라서 제 1 감산기(701), 제 1 지연기(702), 제 2 지연기(703), 제 2 감산기(704), 및 제 3 지연기(706)는 도 3의 제 1 감산기(301), 제 1 지연기(302), 제 2 지연기(303), 제 2 감산기(304), 및 제 3 지연기(305)와 동일하게 구성 및 동작한다.
데드 존 부호 유니트(705)는 제 2 감산기(704)로부터 출력되는 신호를 도 8에 도시된 바와 같이 정의된 데드 존을 토대로 재 정의한다. 데드 존 부호 유니트(705)로부터 출력 가능한 신호는 -1, +1, 및 0이다. 따라서, 데드 존 부호 유니트(705)에 의해 제 2 감산기(704)로부터 출력되는 신호는 데드 존 부호로 변환되는 것을 정의할 수 있다. 데드 존 부호 유니트(705)의 출력은 위상 에러 연산부(707)의 "Diff2" 입력 포트와 제 3 지연기(706)로 각각 전송된다. 따라서, 데드 존 부호 유니트(705)의 출력 신호는 연속되는 N개의 이상적인 입력 신호의 샘플을 이용하여 검출된 이상적인 입력 신호간의 복수개의 차중 하나의 차로 정의될 수 있다.
데드 존 부호 유니트(705)의 도입으로 위상 에러 연산부(707)는 매우 간단하게 구현할 수 있다. 즉, 위상 에러 연산부(707)에 구비되는 진리 표는 도 9에 도시된 바와 같이 정의될 수 있다. 도 9를 참조하면, 예를 들어, 데드 존 부호 유니트(705)의 출력이 +1이고, 제 3 지연기(706)의 출력이 +1일 때, 위상 에러 연산부(707)는 "Error" 입력 포트에 입력되는 신호를 출력한다. "Error"입력 포트에 입력되는 신호는 입력 신호와 이상적인 입력 신호간의 차이다. 데드 존 부호 유니트(705)의 데드 존의 폭을 제어하면, 위상 에러 신호 생성 유니트(204)는 노이즈 및 ISI에 대한 강인성(robustness)을 최적화할 수 있다.
일반적으로 채널 특성은 디스크별 시간별로 변한다. 따라서, 채널 특성의 변화에 따라 타겟 채널 또는 이상적인 채널을 조정하기 위한 적응적인 구성요소를 도 입할 필요가 있다.
도 10은 본 발명의 다른 실시 예에 따른 위상 검출 장치의 블록도이다. 도 10을 참조하면, 위상 검출 장치는 펄스 형성 유니트(1001), 이상적인 신호 생성 유니트(1002), 제 1 지연 유니트(1003), 위상 에러 신호 생성 유니트(1004), 제 2 지연 유니트(1005), 기준 레벨 생성 유니트(1006)를 포함한다.
도 10에 도시된 제 1 지연 유니트(1003), 위상 에러 신호 생성 유니트(1004)는 도 2에 도시된 제 1 지연 유니트(203), 위상 에러 신호 생성 유니트(204)와 동일하게 구성 및 동작한다.
제 2 지연 유니트(1005)는 입력 신호를 지연시킨다. 제 2 지연 유니트(1005)에서의 지연은 펄스 형성 유니트(1001)에 의해 유도되는 지연시간 만큼 입력 신호를 지연시킨다.
기준 레벨 생성 유니트(1006)는 펄스 형성 유니트(1001)의 출력 신호와 제 2 지연 유니트(1005)의 출력 신호를 토대로 타겟 채널의 적응적인 기준 레벨을 생성한다. 즉, 기준 레벨 생성 유니트(1006)는 펄스 형성 유니트(1001)로부터 출력되는 신호와 제 2 지연 유니트(1005)로부터 출력되는 신호를 비교하여 채널 변화에 적응적인 기준 레벨을 생성한다. 기준 레벨 생성 유니트(1006)는 채널 변화에 적응적으로 펄스 형성 유니트(100)와 제 2 지연 유니트(1005)로부터 입력되는 신호의 이상적인 채널의 레벨을 조정한다. 적응적인 레벨은 이상적인 신호 생성 유니트(1002)에 적용된다. 그러나, 펄스 형성 유니트(1001)에도 적응적인 레벨이 적용될 수 있다.
예를 들어, 기준 레벨 생성 유니트(1006)는, 펄스 형성 유니트(1001)로부터 제공되는 2진 데이터를 사용하여 제 2 지연 유니트(1005)로부터 제공되는 입력 신호를 임의의 그룹으로 분리하고, 각 그룹별로 분리된 신호들의 평균치를 생성하고, 생성된 평균치를 기준 레벨로 생성하도록 구현할 수 있다. 상기 각 그룹별로 분리된 신호들의 평균치는 필터링 수단을 이용하여 생성될 수 있다.
적응적인 레벨을 사용하면, 펄스 형성 유니트(100)는 더 정확한 2진 데이터를 검출할 수 있다. 이상적인 입력 신호 생성 유니트(1002)는 더 높은 피델리티(fidelity)를 갖는 이상적인 입력 신호를 생성할 수 있다. 따라서 기준 레벨 생성 유니트(1006)를 도입하면, 도 10의 성능을 개선시킬 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 위상 검출 장치의 블록도이다. 도 11은 입력 신호의 위상 검출을 위해 이용되는 짧은 지연(short delay)을 갖는 비터비 디코더와 신호 재생을 위해 긴 지연(long delay)을 갖는 비터비 디코더 도입을 피하여 큰 하드웨어 스케일(big hardward scale)과 전력 소모를 피하기 위한 실시 예이다.
이를 위하여 도 11에 도시된 위상 검출 장치는 더블 출력 비터비 디코더(1101), 이상적인 입력 신호 생성 유니트(1102), 제 1 지연 유니트(1103), 위상 에러 신호 생성 유니트(1104), 제 2 지연 유니트(1105), 및 기준 레벨 생성 유니트(1106)를 포함한다.
더블 출력 비터비 디코더(1101)는 2개의 2진 데이터 출력을 포함한다. 2개의 2진 데이터 출력은 입력 신호의 위상 검출을 위한 짧은 지연 검출된 2진 데이 터(short-delay detected binary data)와 신호 재생을 위한 긴 지연 2진 데이터(long-delay detected binary data)를 포함한다.
도 12는 도 11에 도시된 더블 출력 비터비 디코더(1101)가 어떻게 2개의 출력을 제공하는지를 설명하기 위한 더블 출력 비터비 디코더(1101)의 생존 패스 메모리(survival path memory)를 도시한 것이다. 도 12를 참조하면, 제한된 길이를 갖는 생존 패스 메모리가 최대 유사도 패스 선택(Maximum likelihood path selection, 데이터가 메모리 관리 방법에 의존하는 것)에 관한 데이터를 저장한다. 도 12의 패스 메모리에서 오른쪽 끝 셀들은 가장 최근에 저장된 데이터가 저장된다. 왼쪽 끝 셀은 패스 메모리에서 가장 일찍 이용 가능한 데이터를 저장한다.
낮은 비트율을 갖고 신호를 검출하기 위하여 생존 패스 메모리 길이는 높은 확률(high probability)을 수렴하기 위하여 모든 상태에 대해 충분히 길어야 한다. 그러므로, 본 발명의 생존 패스 메모리의 총 길이는 정확한 신호 검출을 위하여 충분히 긴 것을 가져야 한다. 입력 신호의 위상 검출을 위하여 짧은 지연 검출 2진 데이터를 얻기 위하여, 더 짧은 지연을 갖는 생존 패스 메모리의 일부분을 적용한다. 짧은 지연 검출에 의해 사용된 생존 패스 메모리의 일부분은 지연이 명백하게 작은 전 생존 패스 메모리의 오른쪽에 있다. 더블 출력 비터비 디코더(1101)는 거친(coarse) 및 미세한(fine) 검출을 위해 위상 검출 및 신호 재생 시 공유되도록 구현할 수 있다.
도 13은 본 발명이 또 다른 실시 예에 따른 위상 검출 방법의 동작 흐름도이다.
도 13을 참조하면, 본 발명에 따른 위상 검출 방법은, 먼저, 입력 신호의 2진 데이터를 검출한다(1301). 입력 신호의 2진 데이터는 도 2의 펄스 형성 유니트(201)에서와 같이 검출될 수 있다.
검출된 2진 데이터를 토대로 이상적인 입력 신호를 생성한다(1302). 이상적인 입력 신호는 도 2의 이상적인 입력 신호 생성 유니트(203)에서와 같이 생성될 수 있다.
입력 신호와 이상적인 입력 신호에 따라 위상 에러 신호를 생성한다(1303). 위상 에러 신호를 생성하기 위해 이용되는 입력 신호는 상기 2진 데이터 검출 및 이상적인 입력 신호가 생성될 때까지 지연된 입력 신호를 이용할 수 있다.
제 1303 단계에서의 위상 에러 신호 생성은 도 14에 도시된 바와 같이 수행될 수 있다. 도 14는 제 1303 단계에서 수행되는 위상 에러 신호 생성에 대한 상세한 동작 흐름도의 일 예이다.
도 14를 참조하면, 위상 에러 신호 생성 방법은 먼저, 입력 신호와 이상적인 입력 신호간의 차를 검출한다(1401). 상기 입력 신호는 상기 2진 데이터 검출 및 이상적인 입력 신호가 생성될 때까지 지연된 입력 신호를 이용할 수 있다.
이상적인 입력 신호의 샘플과 지연된 이상적인 입력 신호의 샘플을 이용하여 이상적인 입력 신호간의 차를 도 3의 Diff2로서 검출한다(1402). 제 1402 단계에서 검출된 차를 지연시켜 도 3의 Diff1으로서 검출한다(1403). 제 1402 단계 및 데 1403 단계는 연속되는 N 개의 이상적인 입력 신호의 샘플을 이용하여 이상적인 입력신호간의 복수개의 차를 검출하는 단계로 정의할 수 있다.
제 1401, 1402, 1403 단계에서 각각 검출된 차를 토대로 위상 에러를 연산한다(1404). 위상 에러 연산은 도 3의 위상 에러 연산부(306)에서 설명한 바와 같이 수행될 수 있다.
한편, 위상 에러 신호 생성 방법은 도 15에 도시된 바와 같이 구현될 수 있다. 도 15는 도 13의 제 1303 단계에서 수행되는 위상 에러 신호 생성에 대한 상세한 동작 흐름도의 다른 예이다.
즉, 입력 신호와 이상적인 입력 신호간의 차를 검출한다(1501). 상기 입력 신호는 상기 2진 데이터 검출 및 이상적인 입력 신호가 생성될 때까지 지연된 입력 신호를 이용할 수 있다.
이상적인 입력 신호의 샘플과 지연된 이상적인 입력 신호의 샘플을 이용하여 이상적인 입력 신호간의 차를 검출한다(1502). 제 1502 단계에서 검출된 차를 양자화 처리하고, 그 결과를 도 3의 Diff2로서 검출한다(1503). 상기 양자화 처리는 도 5에 도시된 양자화 유니트(505)에서와 같이 수행될 수 있다.
제 1503 단계에서 양자화 처리된 데이터를 지연시켜 도 3의 Diff1으로서 검출한다(1504).
제 1501 단계, 제 1503 단계, 제 1504 단계에서 각각 검출된 차를 토대로 위상 에러를 연산한다(1505).
상술한 제 1503 단계는 상기 검출된 차를 양자화 처리하는 대신 상기 검출된 차를 데드 존 부호로 변환하는 것으로 변경할 수 있다. 상기 검출된 차를 데드 존 부호로의 변환은 도 7의 데드 존 부호 유니트(705)에서와 같이 수행될 수 있다.
이에 따라 제 1503 단계에서 데드 존 부호로 변환된 결과가 도 3의 Diff2로서 검출되고, 제 1504 단계는 데드 존 부호로 변환된 데이터를 지연시켜 도 3의 Diff1으로서 검출하도록 구현할 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 위상 검출 방법의 동작 흐름도이다. 도 16을 참조하면, 위상 검출 방법은, 먼저, 입력 신호의 2진 데이터를 검출한다(1601). 그 다음 2진 데이터와 입력 신호를 토대로 채널 변화에 적응적인 기준 레벨을 생성한다(1602). 기준 레벨은 도 10의 기준 레벨 생성 유니트(1006)에서와 같이 생성될 수 있다.
위상 검출 방법은 기준 레벨을 토대로 상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성한다(1603).
그 다음, 입력 신호와 이상적인 입력 신호를 토대로 위상 에러 신호를 생성한다(1604). 입력 신호는 2진 데이터 검출 및 이상적인 입력 신호가 생성될 때까지 지연된 입력 신호를 이용할 수 있다.
제 1601 단계는 더블 출력 비터비 디코더를 이용하여 수행될 수 있다. 더블 출력 비터비 디코더를 이용하여 수행될 경우에, 제 1601 단계에서 검출되는 2진 데이터는 입력 신호의 긴 지연 검출 2진 데이터와 짧은 지연 검출 2진 데이터를 포함할 수 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 일 예이다. 도 17을 참조하면, 위상 동기 루프 회로는 A/D 변환기(1701), 본 발명에 따른 위상 검출 장치(1702), 저역 통과 필터(1703), D/A 변환기(1704), 전압 제어 발진 기(1705)를 포함한다.
A/D변환기(1701)는 입력되는 신호를 디지털 신호로 변환한다.
위상 검출 장치(1702)는 본 발명에 따른 것으로, A/D 변환기(1701)로부터 출력되는 신호에 대한 위상 에러 신호를 검출하여 출력한다. 위상 검출 장치(1702)는 도 2, 10, 11중 하나에 의해 구현될 수 있다. 따라서 위상 검출 장치(1702)는 A/D 변환기(1701)로부터 출력되는 신호와 그에 대응되는 이상적인 신호를 토대로 위상 에러 신호를 검출한다.
저역 통과 필터(1703)는 위상 검출 장치(1701)로부터 출력되는 위상 에러 신호를 저역 필터링한다. D/A 변환기(1704)는 저역 통과 필터(1703)로부터 출력되는 신호를 디지털 신호로 변환한다. 전압 제어 발진기(1705)는 D/A 변환기(1704)로부터 출력되는 신호를 이용하여 위상 동기 루프의 클록을 생성한다. 전압 제어 발진기(1705)로부터 출력되는 위상 동기 루프의 클록은 A/D 변환기(1701)로 제공된다. 따라서, A/D변환기(1701)는 전압 제어 발진기(1705)로부터 출력되는 신호에 동기된 디지털 신호를 출력한다.
위상 동기 루프 회로가 폐 루프로 설정되면, PLL 클록의 위상 에러를 0으로 최소화한다. 즉, 위상 동기 루프 회로가 폐 루프로 설정되면, 위상 동기 루프 회로는 아날로그 입력 신호(또는 RF 신호)에 동기화된 PLL 클록을 만든다. 위상 동기 루프 회로는 A/D 변환기(1701)로부터 출력되는 PLL 클록에 동기된 디지털 신호(또는 디지털 RF 신호)와 위상 검출 장치(1702)로부터 검출된 2진 데이터를 출력할 수 있다. 상기 2진 데이터는 옵션널 출력으로 설정될 수 있다. 상기 검출된 2진 데이 터를 출력함으로써, 위상 동기 루프 회로는 신호 재생 장치로 사용된다. 신호 재생 장치는 디스크로부터 읽은 RF 신호를 재생하는 장치이다.
도 18은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 다른 예이다. 도 18을 참조하면, 위상 동기 루프 회로는 A/D 변환기(1801), 보간기(1802), 본 발명에 따른 위상 검출 장치(1803), 저역 통과 필터(1804), 보간 파라미터 연산부(1805)를 포함한다.
A/D 변환기(1801), 위상 검출 장치(1803) 및 저역 통과 필터(1804)는 도 17에 도시된 A/D 변환기(1701), 위상 검출 장치(1702) 및 저역 통과 필터(1703)와 동일하게 구성 및 동작한다.
보간기(interpolator)(1802)는 A/D 변환기(1801)의 출력과 보간 파라미터 연산부(1805)로부터 제공되는 보간 파라미터를 이용하여 PLL 클록신호에 비동기된 디지털 입력 신호(또는 RF신호)를 PLL 클록 신호에 동기된 디지털 입력 신호(또는 RF신호)로 보간(interpolate)한다. 이에 따라 보간기(1802)는 정확한 샘플링 지점의 입력 신호(또는 RF 신호)를 출력한다.
보간 파라미터 연산부(interpolation parameter calculator)(1805)는 저역 통과 필터(1804)의 출력을 토대로 보간 파라미터를 생성한다. 생성된 보간 파라미터는 보간기(1802)로 제공된다. 보간 파라미터는 예를 들어 PLL 클록 신호에 대응되는 파라미터를 포함할 수 있다.
도 19는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 또 다른 예로서, 저속 위상 락킹 처리(low speed of phase locking process) 때문에 주파수 풀-인(pull-in) 동작 모드를 도입한 예이다.
따라서, 도 19는 도 17의 실시 예에 주파수 풀-인 신호 생성 유니트(1903)와 스위치(1904)가 더 추가된 예이다.
주파수 풀-인 신호 생성 유니트(1903)는 A/D 변환기(1901)로부터 출력되는 신호를 수신하고, 주파수 풀-인 신호를 생성하여 출력한다. 주파수 풀-인 신호 생성 유니트(1903)를 구현하기 위하여 다양한 방법들이 사용될 수 있다. 잘 알려진 방법중 하나는 디스크로부터 재생되는 RF신호의 가장 긴 런-랭스(longest run-length)의 샘플을 카운트하는 것이다. 이는 광 디스크의 NRZ 코드가 항상 고정된 가장 긴 런-랭스를 갖기 때문이다. 실제 카운트된 결과와 이상적인 값간의 차를 주파수 풀-인 신호로 사용할 수 있다. 또 다른 알려진 방법은, RF 신호 런-랭스 분포도(distribution)를 계산하는 것이다. 이는 런-랭스 분포도의 변화가 PLL 클록 주파수의 변동(fluctuation)에 반영되기 때문이다. 분포도 변환에 관한 일부 신호들은 주파수 풀-인 신호로서 사용될 수 있다.
스위치(1904)는 위상 에러 정보와 주파수 에러 신호중 하나를 선택하여 저역 통과 필터(1905)로 출력한다. 스위치(1904)는 주파수 풀-인 모드와 위상 락킹 모드간을 교대로 설정하여 운영될 수 있다. 만일 PLL 클록의 주파수 에러가 크면, 주파수 풀-인 신호 생성 유니트(1903)는 주파수 클록의 주파수 에러와 단조(monotonically)한 관계를 갖는 주파수 풀-인 신호를 생성할 것이다. 이 주파수 풀-인 신호의 절대 값이 소정의 임계값보다 크면, 스위치(1904)는 주파수 풀-인 모드로 설정되어 PLL 동작을 수행한다. 주파수 풀-인 모드에서 스위치(1904)는 주파 수 풀-인 신호 생성 유니트(1903)로부터 출력되는 신호를 저역 통과 필터(1905)로 전송한다. 이 때, 위상 검출 장치(1902)로부터 전송되는 위상 에러 신호는 무시된다. 따라서 주파수 풀-인 모드에서 PLL 회로는 고속으로 주파수 에러를 최소화한다.
주파수 풀-인 신호의 절대값이 소정의 임계값보다 작으면, 스위치(1904)는 위상 락킹 모드로 PLL 동작을 스위칭한다. 위상 락킹 모드에서 위상 검출 장치(1902)로부터 출력되는 위상 에러 신호는 저역 통과 필터(1905)로 전송된다. 이 때, 주파수 풀-인 신호 생성 유니트(1903)로부터 출력되는 신호는 무시된다. 따라서 위상 락킹 모드에서 PLL회로는 클럭 위상 에러를 최소화한다.
도 20은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 또 다른 예이다. 도 20은 도 19에 도시된 실시 예에 보간기(2002)와 보간 파라미터 연산부(2007)를 더 포함시키고, 도 19에 도시된 D/A 변환기(1906)와 전압 제어 발진기(1907)를 삭제한 예이다. 보간기(2002) 및 보간 파라미터 연산부(2007)는 도 18에 도시된 보간기(1802) 및 보간 파라미터 연산부(1805)와 동일하게 구성 및 동작한다.
상술한 위상 검출 장치들의 실시 예에 일반적으로 알려진 필터, DC 캔슬러, 리미트 이퀄라이저를 추가하는 것은 본 발명의 실시 예와 등가로 볼 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 일 예이다.
도 21을 참조하면, 위상 동기 루프 제어 방법은, 입력 신호를 디지털 신호로 변환한다(2101). 다음, 디지털 신호로 변환된 입력 신호와 입력 신호에 대응되는 이상적인 입력 신호를 이용하여 위상 에러 신호를 생성한다(2102). 제 2102 단계에서의 위상 에러 신호는 도 13 내지 도 16에서 설명한 바와 같이 생성될 수 있다.
생성된 위상 에러 신호를 저역 필터링한다(2103). 그 다음 저역 필터링된 위상 에러 신호를 디지털 신호로 변환한다(2104). 제 2104 단계에서 얻은 디지털 신호를 이용하여 위상 동기 루프의 클록을 생성한다(2105). 위상 동기 루프 제어 작업 종료가 요구되었는지 판단한다(2106). 위상 동기 루프 제어 작업 종료가 요구되지 않았으면, 제 2101 단계로 리턴되어 상술한 과정을 반복 수행한다. 위상 동기 루프 제어 작업 종료가 요구되었으면, 위상 동기 루프 제어 작업을 종료한다.
도 22는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 다른 예이다. 도 22를 참조하면, 위상 동기 루프 제어 방법은, 입력 신호를 디지털 신호로 변환한다(2201). 다음, 디지털 신호로 변환된 입력 신호와 입력 신호에 대응되는 이상적인 입력 신호를 이용하여 위상 에러 신호를 생성한다(2202). 디지털 신호로 변환된 입력 신호의 주파수 풀-인 신호를 생성한다(2203). 주파수 풀-인 신호는 도 19의 주파수 풀-인 신호 생성 유니트(1903)에서 설명한 바와 같이 생성될 수 있다.
위상 동기 루프 제어 방법은 주파수 풀-인 신호를 소정의 임계값과 비교하여 제 2202 단계에서 생성된 위상 에러 신호와 주파수 풀-인 신호중 하나를 선택한다(2204). 상기 선택은 도 19의 스위치(1904)에서 설명한 바와 같이 수행될 수 있다.
제 2204 단계에서 선택된 신호를 저역 통과 필터링한다(2205). 저역 통과 필터링된 신호를 디지털 신호로 변환한다(2206). 제 2206 단계에서 얻은 디지털 신호를 이용하여 위상 동기 루프의 클록을 생성한다(2207). 위상 동기 루프 제어 작업 종료가 요구되었는지 판단한다(2208). 위상 동기 루프 제어 작업 종료가 요구되지 않았으면, 제 2201 단계로 리턴되어 상술한 과정을 반복 수행한다. 위상 동기 루프 제어 작업 종료가 요구되었으면, 위상 동기 루프 제어 작업을 종료한다.
도 23은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 또 다른 예이다. 도 23을 참조하면, 위상 동기 루프 제어 방법은, 입력 신호를 디지털 신호로 변환한다(2301). 다음, 디지털 신호로 변환된 입력 신호를 보간 파라미터를 토대로 보간한다(2302). 보간은 도 18의 보간기(1802)에서 설명한 바와 같이 수행될 수 있다.
보간된 입력 신호에 대응되는 이상적인 입력 신호를 이용하여 위상 에러 신호를 생성한다(2303). 제 2303 단계에서 생성된 위상 에러 신호를 저역 통과 필터링한다(2304). 저역 통과 필터링된 신호를 이용하여 보간 파라미터를 연산하고, 보간 파라미터를 보간을 위해 제공한다(2305). 보간 파라미터는 도 18의 보간 파라미터 연산부(1805)와 같이 연산될 수 있다.
위상 동기 루프 제어 작업 종료가 요구되었는지 판단한다(2306). 위상 동기 루프 제어 작업 종료가 요구되지 않았으면, 제 2301 단계로 리턴되어 상술한 과정을 반복 수행한다. 위상 동기 루프 제어 작업 종료가 요구되었으면, 위상 동기 루프 제어 작업을 종료한다.
도 24는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도의 또 다른 예이다. 도 24를 참조하면, 위상 동기 루프 제어 방법은, 입력 신호를 디지털 신호로 변환한다(2401). 다음, 디지털 신호로 변환된 입력 신호를 보간 파라미터를 토대로 보간한다(2402). 보간은 도 18의 보간기(1802)에서 설명한 바와 같이 수행될 수 있다.
다음, 보간된 신호와 보간된 신호에 대응되는 이상적인 입력 신호를 이용하여 위상 에러 신호를 생성한다(2403). 보간된 신호의 주파수 풀-인 신호를 생성한다(2404). 주파수 풀-인 신호는 도 19의 주파수 풀-인 신호 생성 유니트(1903)에서 설명한 바와 같이 생성될 수 있다. 주파수 풀-인 신호와 임계값을 토대로 위상 에러 신호와 주파수 풀-인 신호중 하나를 선택한다(2405). 상기 선택은 도 19의 스위치(1904)에서 설명한 바와 같이 수행될 수 있다.
제 2405 단계에서 선택된 신호를 저역 필터링한다(2406). 저역 필터링된 ??호를 이용하여 보간 파라미터를 연산하고, 보간 파라미터를 보간을 위해 제공한다(2407). 보간 파라미터는 도 18의 보간 파라미터 연산부(1805)와 같이 연산될 수 있다.
위상 동기 루프 제어 작업 종료가 요구되었는지 판단한다(2408). 위상 동기 루프 제어 작업 종료가 요구되지 않았으면, 제 2401 단계로 리턴되어 상술한 과정을 반복 수행한다. 위상 동기 루프 제어 작업 종료가 요구되었으면, 위상 동기 루프 제어 작업을 종료한다.
본원 발명에 따른 위상 검출 방법, 위상 동기 루프 제어 방법 및 신호 재생 방법을 수행하기 위한 프로그램은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상술한 바와 같은 본 발명은 실제(real) 입력 신호(또는 RF 신호)와 그에 대응되는 이상적인(ideal) 입력 신호(또는 이상적인 RF 신호)를 비교하여 위상 에러를 검출함으로써, 앤티 노이즈(anti-noise)와 앤티 ISI(anti-ISI) 특성을 갖는 안정된 신호를 재생할 수 있다.
또한, 본 발명은 입력 신호를 2진 데이터로 검출하는 구성요소를 위상 검출 시, 위상 동기 루프 회로 운영 시 및 신호 재생시 공유함으로써, 시스템의 하드웨어 스케일을 줄여 하드웨어 가격(hardware cost) 및 전력 소모(power consumption)를 줄일 수 있다.

Claims (32)

  1. 입력 신호의 위상 검출 장치에 있어서,
    상기 입력 신호를 2진 데이터로 검출하는 펄스 형성 유니트;
    상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성하는 이상적인 입력 신호 생성 유니트; 및
    상기 이상적인 입력 신호 생성 유니트의 출력신호와 상기 입력 신호에 따라 위상 에러 신호를 생성하는 위상 에러 신호 생성 유니트를 포함하는 위상 검출 장치.
  2. 제 1 항에 있어서, 상기 위상 검출 장치는,
    상기 입력 신호와 상기 펄스 형성 유니트의 출력 신호를 비교하여 채널 변화에 적응적인 기준 레벨을 생성하는 기준 레벨 생성 유니트를 더 포함하는 위상 검출 장치.
  3. 제 2 항에 있어서, 상기 기준 레벨 생성 유니트는 상기 생성된 기준 레벨을 상기 펄스 형성 유니트로 더 제공하는 것을 특징으로 하고,
    상기 펄스 형성 유니트는 상기 기준 레벨을 토대로 상기 2진 데이터를 검출하는 것을 특징으로 하는 위상 검출 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 위상 검출 장치는,
    상기 입력 신호를 상기 펄스 형성 유니트와 상기 이상적인 입력 신호 생성 유니트의 동작 기간동안 지연시키고, 상기 지연된 입력 신호를 상기 위상 에러 신호 생성 유니트의 상기 입력 신호로 제공하는 제 1 지연 유니트; 및
    상기 입력 신호를 상기 펄스 형성 유니트의 동작 기간동안 지연시키고, 상기 지연된 입력 신호를 상기 기준 레벨 생성 유니트의 상기 입력 신호로 제공하는 제 2 지연 유니트를 더 포함하는 위상 검출 장치.
  5. 제 1 항에 있어서, 상기 위상 검출 장치는,
    상기 입력 신호를 상기 펄스 형성 유니트와 상기 이상적인 입력 신호 생성 유니트의 동작 기간동안 지연시키고, 상기 지연된 입력 신호를 상기 위상 에러 신호 생성 유니트의 상기 입력 신호로 제공하는 제 1 지연 유니트를 더 포함하는 위상 검출 장치.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 위상 에러 신호 생성 유니트는,
    상기 입력 신호와 상기 이상적인 입력 신호 생성 유니트의 출력신호간의 차를 검출하는 제 1 차 검출부;
    상기 이상적인 입력 신호 생성 유니트로부터 출력되는 연속되는 N개의 이상적인 입력신호 샘플을 이용하여 상기 이상적인 입력 신호간의 복수개의 차를 검출 하는 제 2 차 검출부; 및
    상기 제 1 차 검출부에서 검출된 차와 제 2 차 검출부에서 검출된 복수개의 차를 토대로 위상 에러를 연산하여 상기 위상 에러 신호를 생성하는 위상 에러 연산부를 포함하고,
    상기 제 1 차 검출부에서 검출되는 차는 위상 에러인 것을 특징으로 하는 위상 검출 장치.
  7. 제 6 항에 있어서, 상기 위상 에러 신호 생성 유니트는,
    상기 제 1 차 검출부로부터 출력되는 신호를 지연시키는 제 1 지연기를 더 포함하고,
    상기 제 2 차 검출부는,
    상기 이상적인 입력 신호 샘플을 지연하는 제 2 지연기;
    상기 제 2 지연기의 출력 신호와 상기 이상적인 입력 신호 샘플간의 차를 검출하여 상기 복수개의 차중 하나의 차로서 출력하는 검출기;
    상기 검출기의 출력 신호를 지연하고, 상기 지연된 출력 신호를 상기 복수개의 차중 다른 하나의 차로서 출력하는 제 3 지연기를 포함하는 것을 특징으로 하는 위상 검출 장치.
  8. 제 7 항에 있어서, 상기 제 2 차 검출부는,
    상기 검출기의 출력 신호를 양자화하고, 상기 양자화된 출력 신호를 상기 복 수개의 차중 상기 하나의 차로서 출력하는 양자화 유니트를 더 포함하고, 상기 양자화 유니트의 출력을 상기 제 3 지연기 및 상기 위상 에러 연산부로 각각 전송하는 것을 특징으로 하는 위상 검출 장치.
  9. 제 7 항에 있어서, 상기 제 2 차 검출부는,
    상기 검출기의 출력 신호를 데드 존 부호로 변환하고, 상기 데드 존 부호를 상기 복수개의 차중 하나의 차로서 출력하는 데드 존 부호 유니트를 더 포함하고, 상기 데드 존 부호 유니트의 출력을 상기 제 3 지연기 및 상기 위상 에러 연산부로 각각 전송하는 것을 특징으로 하는 위상 검출 장치.
  10. 제 2 항 또는 제 3 항에 있어서, 상기 펄스 형성 유니트는 신호 재생을 위한 긴 지연 검출 2진 데이터와 상기 위상 검출을 위한 짧은 지연 검출 2진 데이터를 각각 출력하는 더블 출력 비터비 디코더로 구성되는 것을 특징으로 하는 위상 검출 장치.
  11. 입력 신호의 위상 검출 방법에 있어서,
    상기 입력 신호의 2진 데이터를 검출하는 단계;
    상기 2진 데이터로부터 이상적인 입력 신호를 생성하는 단계; 및
    상기 2진 데이터와 상기 이상적인 입력 신호에 따라 위상 에러 신호를 생성하는 단계를 포함하는 위상 검출 방법.
  12. 제 11 항에 있어서, 상기 위상 에러 신호 생성 단계는,
    상기 입력 신호와 상기 이상적인 입력 신호간의 차를 검출하는 단계; 및
    연속되는 N개의 이상적인 입력 신호 샘플을 이용하여 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계; 및
    상기 검출된 차와 상기 복수개의 차를 토대로 위상 에러를 연산하여상기 위상 에러 신호를 생성하는 단계를 포함하는 위상 검출 방법.
  13. 제 12 항에 있어서, 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계는,
    상기 복수개의 차중 하나의 차를 양자화 처리하고, 상기 양자화 처리된 결과를 토대로 상기 위상 에러 신호를 생성하기 위해 사용되는 복수개의 차를 검출하는 단계를 더 포함하는 위상 검출 방법.
  14. 제 12 항에 있어서, 상기 이상적인 입력 신호간의 복수개의 차를 검출하는 단계는,
    상기 복수개의 차중 하나의 차를 데드 존 부호로 변환하고, 상기 데드 존 부호로 변환된 결과를 토대로 상기 위상 에러 신호를 생성하기 위해 사용되는 복수개의 차를 검출하는 단계를 더 포함하는 위상 검출 방법.
  15. 제 11 항에 있어서, 상기 위상 검출 방법은,
    상기 입력 신호와 상기 검출된 2진 데이터를 토대로 채널 변화에 적응적인 기준 레벨을 생성하는 단계를 더 포함하고,
    상기 이상적인 입력 신호 생성 단계는, 상기 기준 레벨을 토대로 상기 이상적인 입력 신호를 생성하는 것을 특징으로 하는 위상 검출 방법.
  16. 제 11 항에 있어서, 상기 입력신호의 2진 데이터는 긴 지연 검출된 2진 데이터와 짧은 지연 검출된 2진 데이터를 포함하는 것을 특징으로 하는 위상 검출 방법.
  17. 위상 동기 루프 회로에 있어서,
    입력 신호를 디지털 신호로 변환하는 A/D 변환기;
    상기 A/D 변환기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치;
    상기 위상 검출 장치에 의해 검출된 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터;
    상기 저역 통과 필터로부터 출력되는 신호를 디지털 신호로 변환하는 D/A 변환기; 및
    상기 D/A 변환기로부터 출력되는 신호를 이용하여 상기 위상 동기 루프의 클록을 생성하는 전압 제어 발진기를 포함하고,
    상기 위상 검출 장치는 상기 A/D 변환기로부터 출력되는 신호와 그에 대응되는 이상적인 신호를 토대로 상기 위상 에러 신호를 검출하는 것을 특징으로 하는 위상 동기 루프 회로.
  18. 제 17 항에 있어서, 상기 A/D 변환기로부터 출력되는 신호는 상기 전압제어 발진기로부터 출력되는 신호에 동기된 디지털 신호를 출력하는 것을 특징으로 하는 위상 동기 루프 회로.
  19. 제 17 항에 있어서, 상기 위상 검출 장치는 상기 A/D 변환기로부터 출력되는 신호의 2진 데이터를 더 출력하는 것을 특징으로 하는 위상 동기 루프 회로.
  20. 제 17 항에 있어서, 상기 위상 동기 루프 회로는,
    상기 A/D 변환기로부터 출력되는 신호로부터 주파수 풀-인 신호를 생성하는 주파수 풀-인 신호 생성 유니트;
    상기 위상 검출 장치로부터 출력되는 위상 에러 신호와 상기 주파수 풀-인 신호 생성 유니트로부터 출력되는 주파수 풀-인 신호중 하나를 선택하여 상기 저역 통과 필터로 제공하는 스위치를 더 포함하고,
    상기 저역 통과 필터는 상기 위상 에러 신호 대신 상기 스위치에 의해 선택된 신호를 저역 통과 필터링하는 위상 동기 루프 회로.
  21. 제 20 항에 있어서, 상기 스위치는,
    상기 주파수 풀-인 신호의 절대값이 소정의 임계값보다 크면, 주파수 풀-인 모드로 설정되어 상기 주파수 풀-인 신호를 선택하고, 선택된 주파수 풀-인 신호를 상기 저역 통과 필터로 전송하고,
    상기 주파수 풀-인 신호의 절대값이 상기 소정의 임계값보다 크지 않으면, 위상 락킹 모드로 설정되어 상기 위상 에러 신호를 선택하고, 상기 선택된 위상 에러 신호를 상기 저역 통과 필터로 전송하도록 구성되는 것을 특징을 하는 위상 동기 루프 회로.
  22. 위상 동기 루프 회로에 있어서,
    입력 신호를 디지털 신호로 변환하는 A/D 변환기;
    상기 A/D 변환기로부터 출력되는 신호를 보간하는 보간기;
    상기 보간기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치;
    상기 위상 검출 장치로부터 출력되는 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터;
    상기 저역 통과 필터로부터 출력되는 신호를 토대로 보간 파라미터를 연산하고, 상기 연산된 보간 파라미터를 보간기로 제공하는 보간 파라미터 연산부를 포함하는 위상 동기 루프 회로.
  23. 제 22 항에 있어서, 상기 위상 동기 루프 회로는,
    상기 보간기로부터 출력되는 신호로부터 주파수 풀-인 신호를 생성하는 주파수 풀-인 신호 생성 유니트;
    상기 위상 검출 장치로부터 출력되는 위상 에러 신호와 상기 주파수 풀-인 신호 생성 유니트로부터 출력되는 주파수 풀-인 신호중 하나를 선택하여 상기 저역 통과 필터로 제공하는 스위치를 더 포함하고,
    상기 저역 통과 필터는 상기 위상 에러 신호 대신 상기 스위치에 의해 선택된 신호를 저역 통과 필터링하는 것을 특징으로 하는 위상 동기 루프 회로.
  24. 제 23 항에 있어서, 상기 스위치는,
    상기 주파수 풀-인 신호의 절대값이 소정의 임계값보다 크면, 주파수 풀-인 모드로 설정되어 상기 주파수 풀-인 신호를 선택하고, 선택된 주파수 풀-인 신호를 상기 저역 통과 필터로 전송하고,
    상기 주파수 풀-인 신호의 절대값이 상기 소정의 임계값보다 크지 않으면, 위상 락킹 모드로 설정되어 상기 위상 에러 신호를 선택하고, 상기 선택된 위상 에러 신호를 상기 저역 통과 필터로 전송하도록 구성되는 것을 특징을 하는 위상 동기 루프 회로.
  25. 입력 신호의 위상 동기 루프 제어 방법은,
    상기 입력 신호와 상기 입력 신호에 대응되는 이상적인 입력 신호를 이용하 여 위상 에러 신호를 생성하는 단계;
    상기 위상 에러 신호를 저역 필터링하는 단계;
    상기 저역 필터링된 신호를 디지털 신호로 변환하는 단계; 및
    상기 디지털 신호를 이용하여 위상 동기 루프의 클록을 생성하는 단계를 포함하는 위상 동기 루프 제어 방법.
  26. 제 25 항에 있어서, 상기 위상 동기 루프 제어 방법은,
    상기 입력 신호의 주파수 풀-인 신호를 생성하는 단계;
    상기 주파수 풀-인 신호와 상기 위상 에러 신호중 하나를 선택하는 단계; 및
    상기 저역 필터링 단계는 상기 위상 에러 신호 대신 상기 선택 단계에서 선택된 신호를 저역 필터링하는 것을 특징으로 하는 위상 동기 루프 제어 방법.
  27. 제 25 항 또는 제 26 항에 있어서, 상기 위상 동기 루프 제어 방법은,
    상기 입력 신호를 디지털 신호로 변환하는 단계를 더 포함하고,
    상기 위상 에러 신호 생성 및 상기 주파수 풀-인 신호를 생성하기 위해 이용되는 입력 신호는 상기 디지털 신호인 것을 특징으로 하는 위상 동기 루프 제어 방법.
  28. 입력 신호의 위상 동기 루프 제어 방법은,
    상기 입력 신호를 보간하는 단계;
    상기 보간된 신호와 상기 보간된 신호에 대응되는 이상적인 신호를 이용하여 위상 에러 신호를 생성하는 단계;
    상기 위상 에러 신호를 저역 필터링하는 단계; 및
    상기 저역 필터링된 신호를 이용하여 보간 파라미터를 연산하고, 상기 보간 파라미터를 상기 보간을 위해 제공하는 단계를 포함하는 위상 동기 루프 제어 방법.
  29. 제 28 항에 있어서, 상기 위상 동기 루프 제어 방법은,
    상기 보간된 신호의 주파수 풀-인 신호를 생성하는 단계;
    상기 주파수 풀-인 신호와 상기 위상 에러 신호중 하나를 선택하는 단계; 및
    상기 저역 필터링 단계는 상기 위상 에러 신호 대신 상기 선택 단계에서 선택된 신호를 저역 필터링하는 것을 특징으로 하는 위상 동기 루프 제어 방법.
  30. 디스크로부터 읽은 RF 신호의 위상 검출 기능을 갖는 신호 재생 장치에 있어서,
    상기 RF 신호를 2진 데이터로 검출하는 펄스 형성 유니트;
    상기 검출된 2진 데이터로부터 이상적인 입력 신호를 생성하는 이상적인 입력 신호 생성 유니트; 및
    상기 이상적인 입력 신호 생성 유니트의 출력신호와 상기 입력 신호에 따라 위상 에러 신호를 생성하는 위상 에러 신호 생성 유니트를 포함하고,
    상기 2진 데이터는 재생 신호인 것을 특징으로 하는 신호 재생 장치.
  31. 제 30 항에 있어서, 상기 2진 데이터는 신호 재생을 위한 긴 지연 검출 2진 데이터와 상기 위상 검출을 위한 짧은 지연 검출 2진 데이터를 포함하는 것을 특징으로 하는 신호 재생 장치.
  32. 디스크로부터 읽은 RF 신호의 위상 동기 루프 제어 기능을 갖는 신호 재생 장치에 있어서,
    상기 RF 신호를 디지털 신호로 변환하는 A/D 변환기;
    상기 A/D 변환기로부터 출력되는 신호에 대한 위상 에러 신호를 검출하는 위상 검출 장치;
    상기 위상 검출 장치에 의해 검출된 위상 에러 신호를 저역 통과 필터링하는 저역 통과 필터;
    상기 저역 통과 필터로부터 출력되는 신호를 디지털 신호로 변환하는 D/A 변환기; 및
    상기 D/A 변환기로부터 출력되는 신호를 이용하여 상기 위상 동기 루프의 클록을 생성하는 전압 제어 발진기를 포함하고,
    상기 위상 검출 장치는 상기 A/D 변환기로부터 출력되는 신호와 그에 대응되는 이상적인 신호를 토대로 상기 위상 에러 신호를 검출하고, 상기 RF 신호의 2진 데이터를 출력하는 것을 특징으로 하는 신호 재생 장치.
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