JPH10107623A - 変換装置および方法、並びに、ｐｌｌ演算装置および方法 - Google Patents
変換装置および方法、並びに、ｐｌｌ演算装置および方法Info
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- JPH10107623A JPH10107623A JP8260666A JP26066696A JPH10107623A JP H10107623 A JPH10107623 A JP H10107623A JP 8260666 A JP8260666 A JP 8260666A JP 26066696 A JP26066696 A JP 26066696A JP H10107623 A JPH10107623 A JP H10107623A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0004—Initialisation of the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 周波数誤差を利用したデジタルＰＬＬ回路を
実現する。 【解決手段】 Ａ／Ｄコンバータ２は、読み取り装置１
からの再生信号を、ＰＬＬ回路４からのクロック信号に
同期してサンプリングし、そのサンプル値を２値化回路
３および位相比較器２１に出力する。位相比較器２１
は、サンプル値の、正から負、あるいは、負から正への
変化（ゼロクロス）を検出し、ゼロクロスに対応する位
相誤差信号を周波数比較器２３に出力する。周波数比較
器２３は、その信号の値の変化より検出した周波数誤差
を、ローパスフィルタ２４を介してスイッチ２５に出力
する。スイッチ２５は、同期引き込み時だけ周波数誤差
を加算器２２に出力する。加算器２２は、周波数誤差と
位相誤差の和を、ループフィルタ２６を介してＶＣＯ２
７に出力する。ＶＣＯ２７は、その値に対応する周波数
のクロック信号を発振し、Ａ／Ｄコンバータ２などに供
給する。
実現する。 【解決手段】 Ａ／Ｄコンバータ２は、読み取り装置１
からの再生信号を、ＰＬＬ回路４からのクロック信号に
同期してサンプリングし、そのサンプル値を２値化回路
３および位相比較器２１に出力する。位相比較器２１
は、サンプル値の、正から負、あるいは、負から正への
変化（ゼロクロス）を検出し、ゼロクロスに対応する位
相誤差信号を周波数比較器２３に出力する。周波数比較
器２３は、その信号の値の変化より検出した周波数誤差
を、ローパスフィルタ２４を介してスイッチ２５に出力
する。スイッチ２５は、同期引き込み時だけ周波数誤差
を加算器２２に出力する。加算器２２は、周波数誤差と
位相誤差の和を、ループフィルタ２６を介してＶＣＯ２
７に出力する。ＶＣＯ２７は、その値に対応する周波数
のクロック信号を発振し、Ａ／Ｄコンバータ２などに供
給する。
Description
【０００１】
【発明の属する技術分野】本発明は、変換装置および方
法、並びに、ＰＬＬ演算装置および方法に関し、特に、
クロック信号に同期して、アナログ信号をサンプリング
し、そのアナログ信号に対応するデジタル信号を生成
し、そのデジタル信号とクロック信号の位相誤差を演算
するとともに、位相誤差より、デジタル信号とクロック
信号との周波数誤差を演算し、位相誤差と周波数誤差の
和に対応してクロック信号を発生することにより、キャ
プチャレンジを拡大し、引き込み時間を短縮する変換装
置および方法、並びに、ＰＬＬ演算装置および方法に関
する。
法、並びに、ＰＬＬ演算装置および方法に関し、特に、
クロック信号に同期して、アナログ信号をサンプリング
し、そのアナログ信号に対応するデジタル信号を生成
し、そのデジタル信号とクロック信号の位相誤差を演算
するとともに、位相誤差より、デジタル信号とクロック
信号との周波数誤差を演算し、位相誤差と周波数誤差の
和に対応してクロック信号を発生することにより、キャ
プチャレンジを拡大し、引き込み時間を短縮する変換装
置および方法、並びに、ＰＬＬ演算装置および方法に関
する。
【０００２】
【従来の技術】コンパクトディスクなどに代表されるデ
ジタルデータを保持する記録媒体が広く普及している。
ジタルデータを保持する記録媒体が広く普及している。
【０００３】このような記録媒体である光ディスク、光
磁気ディスクなどに記録されているデジタルデータを再
生する場合、ディスクから検出した信号よりクロック信
号を抽出し、そのクロック信号に同期して、検出した信
号からデジタルデータを再生する自己同期を利用するこ
とが多い。
磁気ディスクなどに記録されているデジタルデータを再
生する場合、ディスクから検出した信号よりクロック信
号を抽出し、そのクロック信号に同期して、検出した信
号からデジタルデータを再生する自己同期を利用するこ
とが多い。
【０００４】また、デジタルデータ通信に利用される受
信器においても、受信信号からクロック信号を抽出し、
自己同期を利用するものがある。
信器においても、受信信号からクロック信号を抽出し、
自己同期を利用するものがある。
【０００５】このような自己同期においては、検出した
信号からＰＬＬ（Phase Locked Loop）回路でクロック
信号を抽出する。
信号からＰＬＬ（Phase Locked Loop）回路でクロック
信号を抽出する。
【０００６】図９は、アナログ方式のＰＬＬ回路を有す
る再生装置の一構成例を示している。
る再生装置の一構成例を示している。
【０００７】読み取り装置１２１は、コンパクトディス
クなどの光ディスク２０１にレーザ光を照射し、光ディ
スク２０１で反射したレーザ光（戻り光）を受光し、受
光した戻り光の光量に対応する電気信号（再生信号）を
波形整形器１２２に出力するようになされている。
クなどの光ディスク２０１にレーザ光を照射し、光ディ
スク２０１で反射したレーザ光（戻り光）を受光し、受
光した戻り光の光量に対応する電気信号（再生信号）を
波形整形器１２２に出力するようになされている。
【０００８】波形整形器１２２は、読み取り装置１２１
より供給された再生信号を２値化し、２値化した信号
を、再生信号としてラッチ回路１２３およびアナログＰ
ＬＬ回路１２４に出力するようになされている。
より供給された再生信号を２値化し、２値化した信号
を、再生信号としてラッチ回路１２３およびアナログＰ
ＬＬ回路１２４に出力するようになされている。
【０００９】アナログＰＬＬ回路１２４は、波形整形器
１２２より供給された再生信号からクロック信号を抽出
し、その信号をラッチ回路１２３に出力するようになさ
れている。この再生信号においては、所定のビット間隔
Ｔの整数倍の間隔（光ディスク２０１に記録されている
データに対応する）で、即ち、周期Ｔのチャネルクロッ
クに対応して、その値（０または１）が変化する。従っ
て、アナログＰＬＬ回路１２４は、この間隔から、ビッ
ト間隔Ｔを抽出し、このビット間隔Ｔに対応した周期の
クロック信号を発生する。
１２２より供給された再生信号からクロック信号を抽出
し、その信号をラッチ回路１２３に出力するようになさ
れている。この再生信号においては、所定のビット間隔
Ｔの整数倍の間隔（光ディスク２０１に記録されている
データに対応する）で、即ち、周期Ｔのチャネルクロッ
クに対応して、その値（０または１）が変化する。従っ
て、アナログＰＬＬ回路１２４は、この間隔から、ビッ
ト間隔Ｔを抽出し、このビット間隔Ｔに対応した周期の
クロック信号を発生する。
【００１０】このアナログＰＬＬ回路１２４において
は、位相比較器１４１は、波形整形器１２２より供給さ
れた再生信号と、電圧制御発振器（ＶＣＯ）１４３によ
り発振されたクロック信号（ＰＬＬクロック信号）との
位相誤差を算出し、その位相誤差をループフィルタ１４
２に出力し、ループフィルタ１４２は、位相比較器１４
１より供給された位相誤差の不要な周波数帯域の成分
（高周波成分）を除去した後、処理された位相誤差をＶ
ＣＯ１４３に出力する。
は、位相比較器１４１は、波形整形器１２２より供給さ
れた再生信号と、電圧制御発振器（ＶＣＯ）１４３によ
り発振されたクロック信号（ＰＬＬクロック信号）との
位相誤差を算出し、その位相誤差をループフィルタ１４
２に出力し、ループフィルタ１４２は、位相比較器１４
１より供給された位相誤差の不要な周波数帯域の成分
（高周波成分）を除去した後、処理された位相誤差をＶ
ＣＯ１４３に出力する。
【００１１】ＶＣＯ１４３は、ループフィルタ１４２よ
り供給された信号の電圧値に応じて、波形整形器１２２
より供給された再生信号に対する位相誤差がなくなるよ
うに、発振周波数を調整しながらクロック信号を発振
し、そのクロック信号を位相比較器１４１およびラッチ
回路１２３に出力する。
り供給された信号の電圧値に応じて、波形整形器１２２
より供給された再生信号に対する位相誤差がなくなるよ
うに、発振周波数を調整しながらクロック信号を発振
し、そのクロック信号を位相比較器１４１およびラッチ
回路１２３に出力する。
【００１２】このようにして、アナログＰＬＬ回路１２
４は、再生信号に同期したクロック信号を生成する。
４は、再生信号に同期したクロック信号を生成する。
【００１３】ラッチ回路１２３は、アナログＰＬＬ回路
１２４より供給されたクロック信号に同期して、波形整
形器１２２より供給された再生信号を、後段の再生回路
（図示せず）に出力するようになされている。
１２４より供給されたクロック信号に同期して、波形整
形器１２２より供給された再生信号を、後段の再生回路
（図示せず）に出力するようになされている。
【００１４】アナログ回路である上述のＰＬＬ回路１２
４は、環境変化、経時変化、部品のばらつきなどの影響
を受けやすいという問題を有している。また、アナログ
回路であるため、高集積化が困難であるという問題を有
している。
４は、環境変化、経時変化、部品のばらつきなどの影響
を受けやすいという問題を有している。また、アナログ
回路であるため、高集積化が困難であるという問題を有
している。
【００１５】そこで、そのような問題を解決する、デジ
タル化されたＰＬＬ回路が開発されている。
タル化されたＰＬＬ回路が開発されている。
【００１６】図１０は、デジタルＰＬＬ回路の一構成例
を示している。
を示している。
【００１７】デジタルＰＬＬ回路では、デジタル化され
た位相比較器１６１およびループフィルタ１６２が利用
されるとともに、ＶＣＯの代わりに、可変周波数発振器
（ＶＦＯ）１６３が利用される。このＶＦＯ１６３は、
ループフィルタ１６２を介して供給された位相誤差（デ
ジタル値）に応じて、所定の周波数の発振信号に対し
て、パルスの付加または除去を行うことにより周波数を
調整する。あるいは、ＶＦＯ１６３は、ループフィルタ
１６２を介して供給された位相誤差に応じて、発振周波
数の異なる２つの内蔵する発振器を切り換えて使用し、
発振周波数を調整する。
た位相比較器１６１およびループフィルタ１６２が利用
されるとともに、ＶＣＯの代わりに、可変周波数発振器
（ＶＦＯ）１６３が利用される。このＶＦＯ１６３は、
ループフィルタ１６２を介して供給された位相誤差（デ
ジタル値）に応じて、所定の周波数の発振信号に対し
て、パルスの付加または除去を行うことにより周波数を
調整する。あるいは、ＶＦＯ１６３は、ループフィルタ
１６２を介して供給された位相誤差に応じて、発振周波
数の異なる２つの内蔵する発振器を切り換えて使用し、
発振周波数を調整する。
【００１８】位相誤差に応じて滑らかに発振周波数を調
整する場合、ＶＦＯ１６３は、出力する信号の周波数に
対して数倍の周波数の信号を、位相誤差に応じて発振周
波数の調整を行いながら出力し、分周器１６４が、その
信号を分周した後、出力信号（クロック信号）を位相比
較器１６１に供給するとともに、後段の回路（図示せ
ず）に出力している。
整する場合、ＶＦＯ１６３は、出力する信号の周波数に
対して数倍の周波数の信号を、位相誤差に応じて発振周
波数の調整を行いながら出力し、分周器１６４が、その
信号を分周した後、出力信号（クロック信号）を位相比
較器１６１に供給するとともに、後段の回路（図示せ
ず）に出力している。
【００１９】しかしながら、データの処理速度が速い装
置や高転送速度を有する装置においては、クロック信号
の周波数が高く、そのクロック信号の周波数のさらに数
倍の周波数の信号を発振するＶＦＯを実現することは困
難であり、実現した場合においても、コストが高いとい
う問題を有している。
置や高転送速度を有する装置においては、クロック信号
の周波数が高く、そのクロック信号の周波数のさらに数
倍の周波数の信号を発振するＶＦＯを実現することは困
難であり、実現した場合においても、コストが高いとい
う問題を有している。
【００２０】そこで、本出願人は、先に、図１１に示す
ように、第１のクロック信号に同期して、再生信号の位
相誤差に応じてクロック周波数を調整しながら第２のク
ロック信号を生成し、再生信号を第１のクロック信号に
同期してサンプリングして生成されたサンプル値（第１
のデジタル値）から、第２のクロック信号の所定の位相
における補間値を算出するようにして、比較的低いクロ
ック周波数で動作する装置を、例えば特願平８−１８４
４２８号に開示した。
ように、第１のクロック信号に同期して、再生信号の位
相誤差に応じてクロック周波数を調整しながら第２のク
ロック信号を生成し、再生信号を第１のクロック信号に
同期してサンプリングして生成されたサンプル値（第１
のデジタル値）から、第２のクロック信号の所定の位相
における補間値を算出するようにして、比較的低いクロ
ック周波数で動作する装置を、例えば特願平８−１８４
４２８号に開示した。
【００２１】一方、ＰＬＬにおいて、引き込み可能な周
波数範囲（キャプチャレンジ）を広くし、引き込みが終
了するまでの時間（引き込み時間）を短くするために、
周波数誤差を利用する方法が、例えば、「周波数検出器
を用いた新方式高速引き込みＰＬＬ」（白濱 弘幸、谷
口 研二、中司 健一著、電子情報通信学会論文誌Ｃ−
ＩＩ Vol. J76-C-II No.10 pp.679-687）に記載されて
いる。
波数範囲（キャプチャレンジ）を広くし、引き込みが終
了するまでの時間（引き込み時間）を短くするために、
周波数誤差を利用する方法が、例えば、「周波数検出器
を用いた新方式高速引き込みＰＬＬ」（白濱 弘幸、谷
口 研二、中司 健一著、電子情報通信学会論文誌Ｃ−
ＩＩ Vol. J76-C-II No.10 pp.679-687）に記載されて
いる。
【００２２】この方法においては、ＰＬＬにおけるＶＣ
Ｏの出力と、入力信号の周波数誤差を検出し、引き込み
時に、その周波数誤差と、位相比較器により検出された
位相誤差をＶＣＯに入力して、キャプチャレンジを広く
するとともに、引き込み時間を短縮するようにしてい
る。
Ｏの出力と、入力信号の周波数誤差を検出し、引き込み
時に、その周波数誤差と、位相比較器により検出された
位相誤差をＶＣＯに入力して、キャプチャレンジを広く
するとともに、引き込み時間を短縮するようにしてい
る。
【００２３】
【発明が解決しようとする課題】しかしながら、上述の
周波数誤差を利用した方法は、アナログＰＬＬ回路に適
用されたもので、上述のデジタル信号を取り扱うデジタ
ルＰＬＬ回路に、そのまま適用することが困難であると
いう問題を有している。
周波数誤差を利用した方法は、アナログＰＬＬ回路に適
用されたもので、上述のデジタル信号を取り扱うデジタ
ルＰＬＬ回路に、そのまま適用することが困難であると
いう問題を有している。
【００２４】本発明は、このような状況に鑑みてなされ
たもので、クロック信号に同期して、入力信号をサンプ
リングし、サンプリングしたデジタル信号とクロック信
号の位相誤差を演算するとともに、デジタル信号とクロ
ック信号との周波数誤差を演算し、位相誤差と周波数誤
差の和に対応して、クロック信号を発生するようにし
て、周波数誤差を利用したキャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を実現する
ものである。
たもので、クロック信号に同期して、入力信号をサンプ
リングし、サンプリングしたデジタル信号とクロック信
号の位相誤差を演算するとともに、デジタル信号とクロ
ック信号との周波数誤差を演算し、位相誤差と周波数誤
差の和に対応して、クロック信号を発生するようにし
て、周波数誤差を利用したキャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を実現する
ものである。
【００２５】
【課題を解決するための手段】請求項１に記載の変換装
置は、クロック信号に同期して、アナログ信号をサンプ
リングし、アナログ信号に対応するデジタル信号を出力
するサンプリング手段と、サンプリング手段により出力
されたデジタル信号とクロック信号の位相誤差を演算す
る第１の演算手段と、位相誤差より、デジタル信号とク
ロック信号との周波数誤差を演算する第２の演算手段
と、位相誤差と周波数誤差の和に対応して、クロック信
号を発生する発生手段と、デジタル信号を処理してデジ
タルデータを生成する処理手段とを備えることを特徴と
する。
置は、クロック信号に同期して、アナログ信号をサンプ
リングし、アナログ信号に対応するデジタル信号を出力
するサンプリング手段と、サンプリング手段により出力
されたデジタル信号とクロック信号の位相誤差を演算す
る第１の演算手段と、位相誤差より、デジタル信号とク
ロック信号との周波数誤差を演算する第２の演算手段
と、位相誤差と周波数誤差の和に対応して、クロック信
号を発生する発生手段と、デジタル信号を処理してデジ
タルデータを生成する処理手段とを備えることを特徴と
する。
【００２６】請求項５に記載の変換方法は、クロック信
号に同期して、アナログ信号をサンプリングし、アナロ
グ信号に対応するデジタル信号を出力するステップと、
デジタル信号とクロック信号の位相誤差を演算するステ
ップと、位相誤差より、デジタル信号とクロック信号と
の周波数誤差を演算するステップと、位相誤差と周波数
誤差の和に対応して、クロック信号を発生するステップ
と、デジタル信号を処理してデジタルデータを生成する
ステップとを備えることを特徴とする。
号に同期して、アナログ信号をサンプリングし、アナロ
グ信号に対応するデジタル信号を出力するステップと、
デジタル信号とクロック信号の位相誤差を演算するステ
ップと、位相誤差より、デジタル信号とクロック信号と
の周波数誤差を演算するステップと、位相誤差と周波数
誤差の和に対応して、クロック信号を発生するステップ
と、デジタル信号を処理してデジタルデータを生成する
ステップとを備えることを特徴とする。
【００２７】請求項６に記載のＰＬＬ演算装置は、クロ
ック信号に同期して、アナログ信号をサンプリングし、
アナログ信号に対応するデジタル信号を出力するサンプ
リング手段と、サンプリング手段により出力されたデジ
タル信号とクロック信号の位相誤差を演算する第１の演
算手段と、位相誤差より、デジタル信号とクロック信号
との周波数誤差を演算する第２の演算手段と、位相誤差
と周波数誤差の和に対応して、クロック信号を発生する
発生手段とを備えることを特徴とする。
ック信号に同期して、アナログ信号をサンプリングし、
アナログ信号に対応するデジタル信号を出力するサンプ
リング手段と、サンプリング手段により出力されたデジ
タル信号とクロック信号の位相誤差を演算する第１の演
算手段と、位相誤差より、デジタル信号とクロック信号
との周波数誤差を演算する第２の演算手段と、位相誤差
と周波数誤差の和に対応して、クロック信号を発生する
発生手段とを備えることを特徴とする。
【００２８】請求項９に記載のＰＬＬ演算方法は、クロ
ック信号に同期して、アナログ信号をサンプリングし、
アナログ信号に対応するデジタル信号を出力するステッ
プと、デジタル信号とクロック信号の位相誤差を演算す
るステップと、位相誤差より、デジタル信号とクロック
信号との周波数誤差を演算するステップと、位相誤差と
周波数誤差の和に対応して、クロック信号を発生するス
テップとを備えることを特徴とする。
ック信号に同期して、アナログ信号をサンプリングし、
アナログ信号に対応するデジタル信号を出力するステッ
プと、デジタル信号とクロック信号の位相誤差を演算す
るステップと、位相誤差より、デジタル信号とクロック
信号との周波数誤差を演算するステップと、位相誤差と
周波数誤差の和に対応して、クロック信号を発生するス
テップとを備えることを特徴とする。
【００２９】請求項１に記載の変換装置においては、サ
ンプリング手段は、クロック信号に同期して、アナログ
信号をサンプリングし、アナログ信号に対応するデジタ
ル信号を出力し、第１の演算手段は、サンプリング手段
により出力されたデジタル信号とクロック信号の位相誤
差を演算し、第２の演算手段は、位相誤差より、デジタ
ル信号とクロック信号との周波数誤差を演算し、発生手
段は、位相誤差と周波数誤差の和に対応して、クロック
信号を発生し、処理手段は、デジタル信号を処理してデ
ジタルデータを生成する。
ンプリング手段は、クロック信号に同期して、アナログ
信号をサンプリングし、アナログ信号に対応するデジタ
ル信号を出力し、第１の演算手段は、サンプリング手段
により出力されたデジタル信号とクロック信号の位相誤
差を演算し、第２の演算手段は、位相誤差より、デジタ
ル信号とクロック信号との周波数誤差を演算し、発生手
段は、位相誤差と周波数誤差の和に対応して、クロック
信号を発生し、処理手段は、デジタル信号を処理してデ
ジタルデータを生成する。
【００３０】請求項５に記載の変換方法においては、ク
ロック信号に同期して、アナログ信号をサンプリング
し、アナログ信号に対応するデジタル信号を出力し、デ
ジタル信号とクロック信号の位相誤差を演算し、位相誤
差より、デジタル信号とクロック信号との周波数誤差を
演算し、位相誤差と周波数誤差の和に対応して、クロッ
ク信号を発生し、デジタル信号を処理してデジタルデー
タを生成する。
ロック信号に同期して、アナログ信号をサンプリング
し、アナログ信号に対応するデジタル信号を出力し、デ
ジタル信号とクロック信号の位相誤差を演算し、位相誤
差より、デジタル信号とクロック信号との周波数誤差を
演算し、位相誤差と周波数誤差の和に対応して、クロッ
ク信号を発生し、デジタル信号を処理してデジタルデー
タを生成する。
【００３１】請求項６に記載のＰＬＬ演算装置において
は、サンプリング手段は、クロック信号に同期して、ア
ナログ信号をサンプリングし、アナログ信号に対応する
デジタル信号を出力し、第１の演算手段は、サンプリン
グ手段により出力されたデジタル信号とクロック信号の
位相誤差を演算し、第２の演算手段は、位相誤差より、
デジタル信号とクロック信号との周波数誤差を演算し、
発生手段は、位相誤差と周波数誤差の和に対応して、ク
ロック信号を発生する。
は、サンプリング手段は、クロック信号に同期して、ア
ナログ信号をサンプリングし、アナログ信号に対応する
デジタル信号を出力し、第１の演算手段は、サンプリン
グ手段により出力されたデジタル信号とクロック信号の
位相誤差を演算し、第２の演算手段は、位相誤差より、
デジタル信号とクロック信号との周波数誤差を演算し、
発生手段は、位相誤差と周波数誤差の和に対応して、ク
ロック信号を発生する。
【００３２】請求項９に記載のＰＬＬ演算方法において
は、クロック信号に同期して、アナログ信号をサンプリ
ングし、アナログ信号に対応するデジタル信号を出力
し、デジタル信号とクロック信号の位相誤差を演算し、
位相誤差より、デジタル信号とクロック信号との周波数
誤差を演算し、位相誤差と周波数誤差の和に対応して、
クロック信号を発生する。
は、クロック信号に同期して、アナログ信号をサンプリ
ングし、アナログ信号に対応するデジタル信号を出力
し、デジタル信号とクロック信号の位相誤差を演算し、
位相誤差より、デジタル信号とクロック信号との周波数
誤差を演算し、位相誤差と周波数誤差の和に対応して、
クロック信号を発生する。
【００３３】
【発明の実施の形態】図１は、本発明の変換装置を応用
した再生装置の一構成例を示している。
した再生装置の一構成例を示している。
【００３４】読み取り装置１は、コンパクトディスクな
どの光ディスク２０１にレーザ光を照射し、光ディスク
２０１で反射したレーザ光（戻り光）を受光し、受光し
た戻り光の光量に対応する電気信号（再生信号）をＡ／
Ｄコンバータ２（サンプリング手段）に出力するように
なされている。
どの光ディスク２０１にレーザ光を照射し、光ディスク
２０１で反射したレーザ光（戻り光）を受光し、受光し
た戻り光の光量に対応する電気信号（再生信号）をＡ／
Ｄコンバータ２（サンプリング手段）に出力するように
なされている。
【００３５】Ａ／Ｄコンバータ２は、読み取り装置１よ
り供給された再生信号を、ＰＬＬ回路４より供給された
サンプリングクロック信号（ＰＬＬクロック信号）に同
期してサンプリングし、その値（サンプル値）（所定の
ビット数のデジタル値）を２値化回路３（処理手段）お
よびＰＬＬ回路４の位相比較器２１（第１の演算手段）
に出力するようになされている。
り供給された再生信号を、ＰＬＬ回路４より供給された
サンプリングクロック信号（ＰＬＬクロック信号）に同
期してサンプリングし、その値（サンプル値）（所定の
ビット数のデジタル値）を２値化回路３（処理手段）お
よびＰＬＬ回路４の位相比較器２１（第１の演算手段）
に出力するようになされている。
【００３６】２値化回路３は、ＰＬＬクロック信号に同
期して動作し、Ａ／Ｄコンバータ２より供給されたサン
プル値を２値化して後段の回路（図示せず）に出力する
ようになされている。
期して動作し、Ａ／Ｄコンバータ２より供給されたサン
プル値を２値化して後段の回路（図示せず）に出力する
ようになされている。
【００３７】ＰＬＬ回路４の位相比較器２１は、ＰＬＬ
クロック信号で動作し、Ａ／Ｄコンバータ２より供給さ
れたサンプル値の、正から負、あるいは、負から正への
変化（ゼロクロス）を検出し、ゼロクロスに対応する位
相誤差検出信号を周波数比較器２３（第２の演算手段）
に出力するとともに、そのゼロクロスのタイミングに応
じて位相誤差信号を算出し、その位相誤差信号を加算器
２２および周波数比較器２３に出力するようになされて
いる。
クロック信号で動作し、Ａ／Ｄコンバータ２より供給さ
れたサンプル値の、正から負、あるいは、負から正への
変化（ゼロクロス）を検出し、ゼロクロスに対応する位
相誤差検出信号を周波数比較器２３（第２の演算手段）
に出力するとともに、そのゼロクロスのタイミングに応
じて位相誤差信号を算出し、その位相誤差信号を加算器
２２および周波数比較器２３に出力するようになされて
いる。
【００３８】周波数比較器２３は、位相比較器２１より
供給された位相誤差信号の値の変化より周波数誤差を検
出し、周波数誤差に対応する信号をローパスフィルタ２
４に出力するようになされている。
供給された位相誤差信号の値の変化より周波数誤差を検
出し、周波数誤差に対応する信号をローパスフィルタ２
４に出力するようになされている。
【００３９】ローパスフィルタ２４は、周波数比較器２
３より供給された信号の高周波成分を抑制した後、スイ
ッチ２５に出力するようになされている。
３より供給された信号の高周波成分を抑制した後、スイ
ッチ２５に出力するようになされている。
【００４０】スイッチ２５は、例えば位相比較器２１の
出力の絶対値が、所定の時間だけ、所定の値より大きい
場合、ＰＬＬが同期引き込み状態にあると判断し、ロー
パスフィルタ２４より供給された信号を加算器２２に出
力し、そうでない場合においては、ＰＬＬが同期ロック
状態にあると判断し、オフ状態となり、ローパスフィル
タ２４より供給された信号を加算器２２に出力しないよ
うになされている。
出力の絶対値が、所定の時間だけ、所定の値より大きい
場合、ＰＬＬが同期引き込み状態にあると判断し、ロー
パスフィルタ２４より供給された信号を加算器２２に出
力し、そうでない場合においては、ＰＬＬが同期ロック
状態にあると判断し、オフ状態となり、ローパスフィル
タ２４より供給された信号を加算器２２に出力しないよ
うになされている。
【００４１】ループフィルタ２６は、加算器２２より供
給された信号の高周波成分を抑制した後、ＶＣＯ２７
（発生手段）に出力するようになされている。
給された信号の高周波成分を抑制した後、ＶＣＯ２７
（発生手段）に出力するようになされている。
【００４２】ＶＣＯ２７は、ループフィルタ２６より供
給された信号の電圧に対応する周波数のＰＬＬクロック
信号を発振し、そのＰＬＬクロック信号をＡ／Ｄコンバ
ータ２、位相比較器２１などに供給するようになされて
いる。
給された信号の電圧に対応する周波数のＰＬＬクロック
信号を発振し、そのＰＬＬクロック信号をＡ／Ｄコンバ
ータ２、位相比較器２１などに供給するようになされて
いる。
【００４３】図２は、位相比較器２１の構成例を示して
いる。遅延素子４１は、Ａ／Ｄコンバータ２より供給さ
れたサンプル値Ｌiを、ＰＬＬクロック信号の１クロッ
クの期間だけ保持し、次のクロックで位相誤差算出回路
４２、ゼロクロス検出回路４３、および、判定回路４４
に出力するようになされている。即ち、サンプル値Ｌi
が供給されたクロックにおいて、遅延素子４１は、１ク
ロック前に供給されたサンプル値Ｌi-1を位相誤差算出
回路４２、ゼロクロス検出回路４３、および、判定回路
４４に出力する。
いる。遅延素子４１は、Ａ／Ｄコンバータ２より供給さ
れたサンプル値Ｌiを、ＰＬＬクロック信号の１クロッ
クの期間だけ保持し、次のクロックで位相誤差算出回路
４２、ゼロクロス検出回路４３、および、判定回路４４
に出力するようになされている。即ち、サンプル値Ｌi
が供給されたクロックにおいて、遅延素子４１は、１ク
ロック前に供給されたサンプル値Ｌi-1を位相誤差算出
回路４２、ゼロクロス検出回路４３、および、判定回路
４４に出力する。
【００４４】ゼロクロス検出回路４３は、遅延素子４１
より供給された１クロック前のサンプル値Ｌi-1と、Ａ
／Ｄコンバータ２より供給されたサンプル値Ｌiの符号
が異なる場合、再生信号にゼロクロスが発生したか否か
を判断し、ゼロクロスの発生に対応した位相誤差検出信
号を位相誤差検出回路４２および周波数比較器２３に出
力するようになされている。
より供給された１クロック前のサンプル値Ｌi-1と、Ａ
／Ｄコンバータ２より供給されたサンプル値Ｌiの符号
が異なる場合、再生信号にゼロクロスが発生したか否か
を判断し、ゼロクロスの発生に対応した位相誤差検出信
号を位相誤差検出回路４２および周波数比較器２３に出
力するようになされている。
【００４５】判定回路４４は、遅延素子４１より供給さ
れた１クロック前のサンプル値Ｌi- 1と、Ａ／Ｄコンバ
ータ２より供給されたサンプル値Ｌiを比較し、再生信
号に発生したゼロクロスが、立ち下がりのゼロクロス、
立ち上がりのゼロクロスのいずれであるかを判断し、ゼ
ロクロスの方向に対応した信号を位相誤差算出回路４２
に出力するようになされている。
れた１クロック前のサンプル値Ｌi- 1と、Ａ／Ｄコンバ
ータ２より供給されたサンプル値Ｌiを比較し、再生信
号に発生したゼロクロスが、立ち下がりのゼロクロス、
立ち上がりのゼロクロスのいずれであるかを判断し、ゼ
ロクロスの方向に対応した信号を位相誤差算出回路４２
に出力するようになされている。
【００４６】即ち、判定回路４４は、Ｌi-1が正であ
り、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正で
あり、かつ、Ｌiが負であると判断した場合、再生信号
に立ち下がりのゼロクロスが発生したと判断し、それに
対応する信号を位相誤差算出回路４２に供給し、Ｌi-1
が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌ
i-1が負であり、かつ、Ｌiが正である場合、再生信号に
立ち上がりのゼロクロスが発生したと判断し、それに対
応する信号を位相誤差算出回路４２に供給するようにな
されている。
り、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正で
あり、かつ、Ｌiが負であると判断した場合、再生信号
に立ち下がりのゼロクロスが発生したと判断し、それに
対応する信号を位相誤差算出回路４２に供給し、Ｌi-1
が負であり、かつ、Ｌiが正であるか否かを判断し、Ｌ
i-1が負であり、かつ、Ｌiが正である場合、再生信号に
立ち上がりのゼロクロスが発生したと判断し、それに対
応する信号を位相誤差算出回路４２に供給するようにな
されている。
【００４７】位相誤差算出回路４２は、ゼロクロス検出
回路４３より供給される信号および判定回路４４より供
給される信号に応じて、遅延素子４１より供給された１
クロック前のサンプル値Ｌi-1と、Ａ／Ｄコンバータ２
より供給されたサンプル値Ｌiから位相誤差信号を算出
し、その位相誤差信号を加算器２２および周波数比較器
２３に出力するようになされている。
回路４３より供給される信号および判定回路４４より供
給される信号に応じて、遅延素子４１より供給された１
クロック前のサンプル値Ｌi-1と、Ａ／Ｄコンバータ２
より供給されたサンプル値Ｌiから位相誤差信号を算出
し、その位相誤差信号を加算器２２および周波数比較器
２３に出力するようになされている。
【００４８】即ち、位相誤差算出回路４２は、立ち上が
りのゼロクロスに対応する信号が供給された場合、補間
値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その
和を位相誤差信号として、加算器２２および周波数比較
器２３に出力し、立ち下がりのゼロクロスに対応する信
号が供給された場合、補間値Ｌi-1と補間値Ｌiの和に−
１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を
位相誤差信号として、加算器２２および周波数比較器２
３に出力するようになされている。
りのゼロクロスに対応する信号が供給された場合、補間
値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）を計算し、その
和を位相誤差信号として、加算器２２および周波数比較
器２３に出力し、立ち下がりのゼロクロスに対応する信
号が供給された場合、補間値Ｌi-1と補間値Ｌiの和に−
１を乗じた値（−（Ｌi-1＋Ｌi））を計算し、その値を
位相誤差信号として、加算器２２および周波数比較器２
３に出力するようになされている。
【００４９】図３は、周波数比較器２３の構成例を示し
ている。
ている。
【００５０】レジスタ６１は、位相比較器２１より供給
される位相誤差検出信号を、イネーブル信号として供給
され、その信号が供給されたとき、位相比較器２１より
供給された位相誤差信号の値ｅi-1を保持し、次に、そ
の信号が供給されたとき、その値ｅi-1を比較器６２に
出力するようになされている。
される位相誤差検出信号を、イネーブル信号として供給
され、その信号が供給されたとき、位相比較器２１より
供給された位相誤差信号の値ｅi-1を保持し、次に、そ
の信号が供給されたとき、その値ｅi-1を比較器６２に
出力するようになされている。
【００５１】比較器６２は、レジスタ６１より供給され
た位相誤差信号の１つ前の値ｅi-1と、位相比較器２１
より供給された位相誤差信号の値ｅiを比較し、ｅiがｅ
i-1より大きい場合、値１をスイッチ６３，６４および
ＡＮＤ回路６５，６９に出力し、ｅiがｅi-1以下である
場合、値０を出力するようになされている。
た位相誤差信号の１つ前の値ｅi-1と、位相比較器２１
より供給された位相誤差信号の値ｅiを比較し、ｅiがｅ
i-1より大きい場合、値１をスイッチ６３，６４および
ＡＮＤ回路６５，６９に出力し、ｅiがｅi-1以下である
場合、値０を出力するようになされている。
【００５２】スイッチ６３は、比較器６２より供給され
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力するようになされてい
る。
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力するようになされてい
る。
【００５３】スイッチ６４は、比較器６２より供給され
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力するようになされてい
る。
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力するようになされてい
る。
【００５４】減算器６６は、スイッチ６３より供給され
た値から、スイッチ６４より供給された値を減算した値
（即ち、｜ｅi−ｅi-1｜）を比較器６８に出力するよう
になされている。
た値から、スイッチ６４より供給された値を減算した値
（即ち、｜ｅi−ｅi-1｜）を比較器６８に出力するよう
になされている。
【００５５】定数発生回路６７は、｜ｅi−ｅi-1｜と比
較するための所定の閾値を発生し、その値を比較器６８
に出力するようになされている。
較するための所定の閾値を発生し、その値を比較器６８
に出力するようになされている。
【００５６】比較器６８は、減算器６６より供給された
値｜ｅi−ｅi-1｜と、定数発生回路６７より供給された
閾値を比較し、｜ｅi−ｅi-1｜が閾値より大きい場合、
値１をＡＮＤ回路６５，６９に出力し、｜ｅi−ｅi-1｜
が閾値以下である場合、値０を出力するようになされて
いる。
値｜ｅi−ｅi-1｜と、定数発生回路６７より供給された
閾値を比較し、｜ｅi−ｅi-1｜が閾値より大きい場合、
値１をＡＮＤ回路６５，６９に出力し、｜ｅi−ｅi-1｜
が閾値以下である場合、値０を出力するようになされて
いる。
【００５７】ＡＮＤ回路６５は、比較器６２より供給さ
れた値、比較器６８より供給された値、および、位相比
較器２１より供給された位相誤差検出信号の論理積を計
算し、その計算結果を差動増幅器７０に出力するように
なされている。
れた値、比較器６８より供給された値、および、位相比
較器２１より供給された位相誤差検出信号の論理積を計
算し、その計算結果を差動増幅器７０に出力するように
なされている。
【００５８】ＡＮＤ回路６９は、比較器６２より供給さ
れた値を反転した値、比較器６８より供給された値、お
よび、位相比較器２１より供給された位相誤差検出信号
の論理積を計算し、その計算結果を差動増幅器７０に出
力するようになされている。
れた値を反転した値、比較器６８より供給された値、お
よび、位相比較器２１より供給された位相誤差検出信号
の論理積を計算し、その計算結果を差動増幅器７０に出
力するようになされている。
【００５９】差動増幅器７０は、ＡＮＤ回路６５より供
給された値とＡＮＤ回路６９より供給された値の差を増
幅し、増幅した信号をローパスフィルタ２４に出力する
ようになされている。
給された値とＡＮＤ回路６９より供給された値の差を増
幅し、増幅した信号をローパスフィルタ２４に出力する
ようになされている。
【００６０】次に、図１の再生装置の動作について説明
する。
する。
【００６１】最初に、Ａ／Ｄコンバータ２は、ＰＬＬ回
路４のＶＣＯ２７が発振したＰＬＬクロック信号に従っ
て、読み取り装置１より供給された再生信号をサンプリ
ングし、そのサンプル値を２値化回路３およびＰＬＬ回
路４の位相比較器２１に出力する。
路４のＶＣＯ２７が発振したＰＬＬクロック信号に従っ
て、読み取り装置１より供給された再生信号をサンプリ
ングし、そのサンプル値を２値化回路３およびＰＬＬ回
路４の位相比較器２１に出力する。
【００６２】位相比較器２１において、ゼロクロス検出
回路４３は、１システムクロック前の再生信号の補間値
Ｌi-1と、補間値Ｌiを受け取り、Ｌi-1が負であり、か
つ、Ｌiが正である、あるいは、Ｌi-1が正であり、か
つ、Ｌiが負であるか否かを判断し、Ｌi-1が負であり、
かつ、Ｌiが正である、あるいは、Ｌi-1が正であり、か
つ、Ｌiが負である場合、ゼロクロスが発生したと判断
し、それに対応する信号を位相誤差算出回路４２に出力
する。
回路４３は、１システムクロック前の再生信号の補間値
Ｌi-1と、補間値Ｌiを受け取り、Ｌi-1が負であり、か
つ、Ｌiが正である、あるいは、Ｌi-1が正であり、か
つ、Ｌiが負であるか否かを判断し、Ｌi-1が負であり、
かつ、Ｌiが正である、あるいは、Ｌi-1が正であり、か
つ、Ｌiが負である場合、ゼロクロスが発生したと判断
し、それに対応する信号を位相誤差算出回路４２に出力
する。
【００６３】そのとき、判定回路４４は、１システムク
ロック前の再生信号の補間値Ｌi-1が負であり、かつ、
補間値Ｌiが正であるか否かを判断し、Ｌi-1が負であ
り、かつ、Ｌiが正である場合、補間値に立ち上がりの
ゼロクロスが発生したと判断し、それに対応する信号を
位相誤差算出回路４２に供給する。
ロック前の再生信号の補間値Ｌi-1が負であり、かつ、
補間値Ｌiが正であるか否かを判断し、Ｌi-1が負であ
り、かつ、Ｌiが正である場合、補間値に立ち上がりの
ゼロクロスが発生したと判断し、それに対応する信号を
位相誤差算出回路４２に供給する。
【００６４】立ち上がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）
を計算し、その和を位相誤差信号として、加算器２２と
周波数比較器２３に出力する。
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和（Ｌi-1＋Ｌi）
を計算し、その和を位相誤差信号として、加算器２２と
周波数比較器２３に出力する。
【００６５】図４（Ａ）は、立ち上がりのゼロクロスが
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。これに対して、補間値Ｌiの絶対値が、補間値
Ｌi-1の絶対値より小さい場合、Δθの値は、負とな
る。
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。これに対して、補間値Ｌiの絶対値が、補間値
Ｌi-1の絶対値より小さい場合、Δθの値は、負とな
る。
【００６６】一方、判定回路４４は、Ｌi-1が正であ
り、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正で
あり、かつ、Ｌiが負であると判断した場合、補間値に
立ち下がりのゼロクロスが発生したと判断し、それに対
応する信号を位相誤差算出回路４２に供給する。
り、かつ、Ｌiが負であるか否かを判断し、Ｌi-1が正で
あり、かつ、Ｌiが負であると判断した場合、補間値に
立ち下がりのゼロクロスが発生したと判断し、それに対
応する信号を位相誤差算出回路４２に供給する。
【００６７】立ち下がりのゼロクロスに対応する信号が
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和に−１を乗じた
値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信
号として、加算器２２と周波数比較器２３に出力する。
供給されると、位相誤差算出回路４２は、１システムク
ロック前の補間値Ｌi-1と補間値Ｌiの和に−１を乗じた
値（−（Ｌi-1＋Ｌi））を計算し、その値を位相誤差信
号として、加算器２２と周波数比較器２３に出力する。
【００６８】図４（Ｂ）は、立ち下がりのゼロクロスが
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。一方、補間値Ｌiの絶対値が、補間値Ｌi-1の絶
対値より小さい場合、Δθの値は、負となる。
検出されたときの補間値Ｌi-1，Ｌiの値と位相誤差信号
Δθの値の関係を示している。補間値Ｌiの絶対値が、
補間値Ｌi-1の絶対値より大きい場合、Δθの値は、正
となる。一方、補間値Ｌiの絶対値が、補間値Ｌi-1の絶
対値より小さい場合、Δθの値は、負となる。
【００６９】なお、補間値Ｌi-1および補間値Ｌiが同符
号である場合、ゼロクロスは発生していないので、ゼロ
クロス検出回路４３は、位相度誤差算出回路４２に、特
に何も出力しない。そして、位相誤差算出回路４２は、
ゼロクロス検出回路４３によりゼロクロスに対応する信
号が供給されなかった場合、位相誤差信号として、ゼロ
を出力する。
号である場合、ゼロクロスは発生していないので、ゼロ
クロス検出回路４３は、位相度誤差算出回路４２に、特
に何も出力しない。そして、位相誤差算出回路４２は、
ゼロクロス検出回路４３によりゼロクロスに対応する信
号が供給されなかった場合、位相誤差信号として、ゼロ
を出力する。
【００７０】図４に示すように、立ち上がりのゼロクロ
スおよび立ち下がりのゼロクロスのいずれの場合におい
ても、時刻ｔi-1の補間値Ｌi-1と時刻ｔiの補間値Ｌiで
線形補間した値Ｌが０になる時刻が、時刻ｔi-1と時刻
ｔiの中点より小さい場合、位相比較器２１は、加算器
２２と周波数比較器２３に正の位相誤差信号を出力し、
値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より
大きい場合、負の位相誤差信号を出力する。
スおよび立ち下がりのゼロクロスのいずれの場合におい
ても、時刻ｔi-1の補間値Ｌi-1と時刻ｔiの補間値Ｌiで
線形補間した値Ｌが０になる時刻が、時刻ｔi-1と時刻
ｔiの中点より小さい場合、位相比較器２１は、加算器
２２と周波数比較器２３に正の位相誤差信号を出力し、
値Ｌが０になる時刻が、時刻ｔi-1と時刻ｔiの中点より
大きい場合、負の位相誤差信号を出力する。
【００７１】次に、周波数比較器２３において、比較器
６２は、レジスタ６１より供給された位相誤差信号の１
つ前の値ｅi-1と、位相比較器２１より供給された位相
誤差信号の値ｅiを比較し、ｅiがｅi-1より大きい場
合、値１をスイッチ６３，６４およびＡＮＤ回路６５，
６９に出力し、ｅiがｅi-1以下である場合、値０を出力
する。
６２は、レジスタ６１より供給された位相誤差信号の１
つ前の値ｅi-1と、位相比較器２１より供給された位相
誤差信号の値ｅiを比較し、ｅiがｅi-1より大きい場
合、値１をスイッチ６３，６４およびＡＮＤ回路６５，
６９に出力し、ｅiがｅi-1以下である場合、値０を出力
する。
【００７２】スイッチ６３は、比較器６２より供給され
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力し、スイッチ６４は、比
較器６２より供給された値が１である場合、レジスタ６
１より供給された位相誤差信号の１つ前の値ｅi-1を減
算器６６に出力し、比較器６２より供給された値が０で
ある場合、位相誤差信号の値ｅiを減算器６６に出力す
る。
た値が１である場合、位相誤差信号の値ｅiを減算器６
６に出力し、比較器６２より供給された値が０である場
合、レジスタ６１より供給された位相誤差信号の１つ前
の値ｅi-1を減算器６６に出力し、スイッチ６４は、比
較器６２より供給された値が１である場合、レジスタ６
１より供給された位相誤差信号の１つ前の値ｅi-1を減
算器６６に出力し、比較器６２より供給された値が０で
ある場合、位相誤差信号の値ｅiを減算器６６に出力す
る。
【００７３】減算器６６は、スイッチ６３より供給され
た値から、スイッチ６４より供給された値を減算した値
（即ち、｜ｅi−ｅi-1｜）を比較器６８に出力する。
た値から、スイッチ６４より供給された値を減算した値
（即ち、｜ｅi−ｅi-1｜）を比較器６８に出力する。
【００７４】比較器６８は、減算器６６より供給された
値｜ｅi−ｅi-1｜と、定数発生回路６７より供給された
閾値を比較し、｜ｅi−ｅi-1｜が閾値より大きい場合、
値１をＡＮＤ回路６５，６９に出力し、｜ｅi−ｅi-1｜
が閾値以下である場合、値０を出力する。
値｜ｅi−ｅi-1｜と、定数発生回路６７より供給された
閾値を比較し、｜ｅi−ｅi-1｜が閾値より大きい場合、
値１をＡＮＤ回路６５，６９に出力し、｜ｅi−ｅi-1｜
が閾値以下である場合、値０を出力する。
【００７５】ＡＮＤ回路６５は、比較器６２より供給さ
れた値、比較器６８より供給された値、および、位相比
較器２１より供給された位相誤差検出信号の論理積を計
算し、その計算結果を差動増幅器７０に出力する。
れた値、比較器６８より供給された値、および、位相比
較器２１より供給された位相誤差検出信号の論理積を計
算し、その計算結果を差動増幅器７０に出力する。
【００７６】即ち、ＡＮＤ回路６５は、ｅi＞ｅi-1、か
つ、位相誤差の変化分｜ｅi−ｅｉ−１｜が閾値より大
きい場合、位相誤差検出信号に同期して、値１を出力
し、それ以外の場合、値０を出力する。
つ、位相誤差の変化分｜ｅi−ｅｉ−１｜が閾値より大
きい場合、位相誤差検出信号に同期して、値１を出力
し、それ以外の場合、値０を出力する。
【００７７】図５に示すようにＰＬＬクロック信号の周
波数が再生信号のチャネルクロック（再生信号のゼロク
ロスに同期したクロック）の周波数より低い場合、ＰＬ
Ｌクロック信号の位相は、チャネルクロックの位相に対
して遅れていくので、位相誤差は負の傾きを有する。
波数が再生信号のチャネルクロック（再生信号のゼロク
ロスに同期したクロック）の周波数より低い場合、ＰＬ
Ｌクロック信号の位相は、チャネルクロックの位相に対
して遅れていくので、位相誤差は負の傾きを有する。
【００７８】この場合、位相比較器２１より出力される
位相誤差信号は、図５に示す位相誤差の大きさに対応
し、かつ、図６に示すように、ＰＬＬクロック信号に同
期して離散的に出力される。
位相誤差信号は、図５に示す位相誤差の大きさに対応
し、かつ、図６に示すように、ＰＬＬクロック信号に同
期して離散的に出力される。
【００７９】従って、傾きが負である位相誤差が１８０
度を通過した場合、ｅｉ＞ｅi-1であり、かつ、位相誤
差の変化分｜ｅi−ｅi-1｜が閾値より大きくなるので、
ＰＬＬクロック信号の周波数が、チャネルクロックの周
波数より低いことが判り、それに対応する信号（値１）
がＡＮＤ回路６５より出力される。また、ＰＬＬクロッ
ク信号とチャネルクロックの周波数の差がより大きい場
合、位相誤差が１８０度を通過する回数が増えるので、
ＡＮＤ回路６５は、より多くの値１の信号を出力する。
度を通過した場合、ｅｉ＞ｅi-1であり、かつ、位相誤
差の変化分｜ｅi−ｅi-1｜が閾値より大きくなるので、
ＰＬＬクロック信号の周波数が、チャネルクロックの周
波数より低いことが判り、それに対応する信号（値１）
がＡＮＤ回路６５より出力される。また、ＰＬＬクロッ
ク信号とチャネルクロックの周波数の差がより大きい場
合、位相誤差が１８０度を通過する回数が増えるので、
ＡＮＤ回路６５は、より多くの値１の信号を出力する。
【００８０】なお、本実施の形態のように、自己同期に
より、チャネルクロックに対応するクロック信号を生成
する場合、ＰＬＬにおいてクロックスキューが生じない
ように、再生される信号の最大反転時間が大きくない値
に予め設定されているので、位相誤差信号の値ｅiは、
位相誤差の１周期の間に、頻繁に演算される。従って、
位相誤差が１８０度を通過したときの位相比較器２１の
出力の変化分｜ｅi−ｅi -1｜は、位相誤差が１８０度を
通過しないときのものより大きくなるので、上述の閾値
は、両者を判別することできるように設定される。
より、チャネルクロックに対応するクロック信号を生成
する場合、ＰＬＬにおいてクロックスキューが生じない
ように、再生される信号の最大反転時間が大きくない値
に予め設定されているので、位相誤差信号の値ｅiは、
位相誤差の１周期の間に、頻繁に演算される。従って、
位相誤差が１８０度を通過したときの位相比較器２１の
出力の変化分｜ｅi−ｅi -1｜は、位相誤差が１８０度を
通過しないときのものより大きくなるので、上述の閾値
は、両者を判別することできるように設定される。
【００８１】ＡＮＤ回路６９は、比較器６２より供給さ
れた値を反転した値、比較器６８より供給された値、お
よび、位相比較器２１より供給された位相誤差検出信号
の論理積を計算し、その計算結果を差動増幅器７０に出
力する。
れた値を反転した値、比較器６８より供給された値、お
よび、位相比較器２１より供給された位相誤差検出信号
の論理積を計算し、その計算結果を差動増幅器７０に出
力する。
【００８２】即ち、ＡＮＤ回路６９は、ｅi≦ｅi-1であ
り、かつ、位相誤差の変化分｜ｅi−ｅi-1｜が閾値より
大きい場合、位相誤差検出信号に同期して、値１を出力
し、それ以外の場合、値０を出力する。
り、かつ、位相誤差の変化分｜ｅi−ｅi-1｜が閾値より
大きい場合、位相誤差検出信号に同期して、値１を出力
し、それ以外の場合、値０を出力する。
【００８３】図７に示すようにＰＬＬクロック信号の周
波数が再生信号のチャネルクロック（再生信号のゼロク
ロスに同期したクロック）の周波数より高い場合、ＰＬ
Ｌクロック信号の位相は、チャネルクロックの位相に対
して進んでいくので、位相誤差は正の傾きを有する。
波数が再生信号のチャネルクロック（再生信号のゼロク
ロスに同期したクロック）の周波数より高い場合、ＰＬ
Ｌクロック信号の位相は、チャネルクロックの位相に対
して進んでいくので、位相誤差は正の傾きを有する。
【００８４】この場合、位相比較器２１より出力される
位相誤差信号は、図７に示す位相誤差の大きさに対応
し、かつ、図８に示すように、ＰＬＬクロック信号に同
期して離散的に出力される。
位相誤差信号は、図７に示す位相誤差の大きさに対応
し、かつ、図８に示すように、ＰＬＬクロック信号に同
期して離散的に出力される。
【００８５】従って、傾きが正である位相誤差が１８０
度を通過した場合、ｅi＜ｅi-1であり、かつ、位相誤差
の変化分｜ｅi−ｅi-1｜が閾値より大きくなるので、Ｐ
ＬＬクロック信号の周波数が、チャネルクロックの周波
数より高いことが判り、それに対応する信号（値１）が
ＡＮＤ回路６９より出力される。また、ＰＬＬクロック
信号とチャネルクロックの周波数の差がより大きい場
合、位相誤差が１８０度を通過する回数が増えるので、
ＡＮＤ回路６９は、より多くの値１の信号を出力する。
度を通過した場合、ｅi＜ｅi-1であり、かつ、位相誤差
の変化分｜ｅi−ｅi-1｜が閾値より大きくなるので、Ｐ
ＬＬクロック信号の周波数が、チャネルクロックの周波
数より高いことが判り、それに対応する信号（値１）が
ＡＮＤ回路６９より出力される。また、ＰＬＬクロック
信号とチャネルクロックの周波数の差がより大きい場
合、位相誤差が１８０度を通過する回数が増えるので、
ＡＮＤ回路６９は、より多くの値１の信号を出力する。
【００８６】差動増幅器７０は、ＡＮＤ回路６５より供
給された値から、ＡＮＤ回路６９より供給された値を減
算した値を増幅し、増幅した信号をローパスフィルタ２
４に出力する。
給された値から、ＡＮＤ回路６９より供給された値を減
算した値を増幅し、増幅した信号をローパスフィルタ２
４に出力する。
【００８７】即ち、差動増幅器７０は、ＰＬＬクロック
信号の周波数が、チャネルクロックの周波数より低い場
合、周波数誤差信号として、周波数誤差の大きさに対応
した大きさの正の信号をローパスフィルタ２４を介して
出力し、ＰＬＬクロック信号の周波数が、チャネルクロ
ックの周波数より高い場合、周波数誤差信号として、周
波数誤差の大きさに対応した大きさの負の信号をローパ
スフィルタ２４を介して出力する。
信号の周波数が、チャネルクロックの周波数より低い場
合、周波数誤差信号として、周波数誤差の大きさに対応
した大きさの正の信号をローパスフィルタ２４を介して
出力し、ＰＬＬクロック信号の周波数が、チャネルクロ
ックの周波数より高い場合、周波数誤差信号として、周
波数誤差の大きさに対応した大きさの負の信号をローパ
スフィルタ２４を介して出力する。
【００８８】次に、スイッチ２５は、同期引き込み時だ
けオン状態となり、周波数誤差信号を加算器２２に供給
し、同期ロック時においては、ジッタ特性を良好にする
ためにオフ状態となる。
けオン状態となり、周波数誤差信号を加算器２２に供給
し、同期ロック時においては、ジッタ特性を良好にする
ためにオフ状態となる。
【００８９】加算器２２は、同期引き込み時だけ供給さ
れる周波数誤差信号と、位相誤差信号を加算し、加算に
より得られた信号をループフィルタ２６に出力する。
れる周波数誤差信号と、位相誤差信号を加算し、加算に
より得られた信号をループフィルタ２６に出力する。
【００９０】ループフィルタ２６は、その信号の高周波
成分を抑制し、ＶＣＯ２７に出力する。このようにし
て、ループフィルタ２６は、ＰＬＬにおいて高域で位相
が大きく遅れて正帰還がかからないようにするととも
に、再生信号に含まれている符号間干渉の成分や雑音を
低減させている。
成分を抑制し、ＶＣＯ２７に出力する。このようにし
て、ループフィルタ２６は、ＰＬＬにおいて高域で位相
が大きく遅れて正帰還がかからないようにするととも
に、再生信号に含まれている符号間干渉の成分や雑音を
低減させている。
【００９１】そして、ＶＣＯ２７は、ループフィルタ２
６より供給された信号の電圧に対応する周波数のクロッ
ク信号を発振し、ＰＬＬクロック信号として、位相比較
器２１、Ａ／Ｄコンバータ２などに出力する。
６より供給された信号の電圧に対応する周波数のクロッ
ク信号を発振し、ＰＬＬクロック信号として、位相比較
器２１、Ａ／Ｄコンバータ２などに出力する。
【００９２】以上のようにして、周波数誤差を算出し、
位相誤差に加算することにより、デジタルＰＬＬにおい
て、キャプチャレンジを拡大し、引き込み時間を短縮す
ることができる。
位相誤差に加算することにより、デジタルＰＬＬにおい
て、キャプチャレンジを拡大し、引き込み時間を短縮す
ることができる。
【００９３】なお、上記のＰＬＬ回路４は、デジタル回
路で構成されているが、Ｄ／Ａコンバータを利用するこ
とにより、ローパスフィルタ２４、ループフィルタ２
６、および、ＶＣＯ２７をアナログ回路とすることもで
きる。
路で構成されているが、Ｄ／Ａコンバータを利用するこ
とにより、ローパスフィルタ２４、ループフィルタ２
６、および、ＶＣＯ２７をアナログ回路とすることもで
きる。
【００９４】また、Ａ／Ｄコンバータ２と位相比較器２
１との間に、デジタル等価器などの信号処理部を設けて
もよい。
１との間に、デジタル等価器などの信号処理部を設けて
もよい。
【００９５】なお、上記実施の形態においては、読み取
り装置１が出力する再生信号をサンプリングしている
が、例えば、所定のデジタルデータ通信の受信器より出
力される再生信号をサンプリングするようにしてもよ
い。
り装置１が出力する再生信号をサンプリングしている
が、例えば、所定のデジタルデータ通信の受信器より出
力される再生信号をサンプリングするようにしてもよ
い。
【００９６】
【発明の効果】以上のごとく、請求項１に記載の変換装
置および請求項５に記載の変換方法によれば、クロック
信号に同期して、所定のアナログ信号をサンプリング
し、そのアナログ信号に対応するデジタル信号とクロッ
ク信号の位相誤差を演算するとともに、デジタル信号と
クロック信号との周波数誤差を演算し、位相誤差と周波
数誤差の和に対応して、クロック信号を発生するととも
に、そのデジタル信号を処理して、デジタルデータを出
力するようにしたので、キャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を利用し
て、アナログ信号からデジタルデータへの変換を行うこ
とができる。
置および請求項５に記載の変換方法によれば、クロック
信号に同期して、所定のアナログ信号をサンプリング
し、そのアナログ信号に対応するデジタル信号とクロッ
ク信号の位相誤差を演算するとともに、デジタル信号と
クロック信号との周波数誤差を演算し、位相誤差と周波
数誤差の和に対応して、クロック信号を発生するととも
に、そのデジタル信号を処理して、デジタルデータを出
力するようにしたので、キャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を利用し
て、アナログ信号からデジタルデータへの変換を行うこ
とができる。
【００９７】請求項６に記載のＰＬＬ演算装置および請
求項９に記載のＰＬＬ演算方法によれば、クロック信号
に同期して、所定のアナログ信号をサンプリングし、そ
のアナログ信号に対応するデジタル信号とクロック信号
の位相誤差を演算するとともに、デジタル信号とクロッ
ク信号との周波数誤差を演算し、位相誤差と周波数誤差
の和に対応して、クロック信号を発生するようにしたの
で、周波数誤差を利用したキャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を実現する
ことができる。
求項９に記載のＰＬＬ演算方法によれば、クロック信号
に同期して、所定のアナログ信号をサンプリングし、そ
のアナログ信号に対応するデジタル信号とクロック信号
の位相誤差を演算するとともに、デジタル信号とクロッ
ク信号との周波数誤差を演算し、位相誤差と周波数誤差
の和に対応して、クロック信号を発生するようにしたの
で、周波数誤差を利用したキャプチャレンジが広く、か
つ、引き込み時間が短いデジタルＰＬＬ回路を実現する
ことができる。
【図１】本発明の変換装置を応用した再生装置の一構成
例を示すブロック図である。
例を示すブロック図である。
【図２】図１の位相比較器の構成例を示すブロック図で
ある。
ある。
【図３】図１の周波数比較器の構成例を示すブロック図
である。
である。
【図４】再生信号のサンプル値Ｌi-1，Ｌiと位相誤差Δ
θの関係を例を示す図である。
θの関係を例を示す図である。
【図５】再生信号とＰＬＬクロック信号の位相誤差の一
例を示す図である。
例を示す図である。
【図６】再生信号とＰＬＬクロック信号の周波数誤差の
検出の一例を示す図である。
検出の一例を示す図である。
【図７】再生信号とＰＬＬクロック信号の位相誤差の他
の例を示す図である。
の例を示す図である。
【図８】再生信号とＰＬＬクロック信号の周波数誤差の
検出の他の例を示す図である。
検出の他の例を示す図である。
【図９】アナログ方式のＰＬＬ回路を有する再生装置の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図１０】従来のデジタルＰＬＬ回路の一構成例を示す
ブロック図である。
ブロック図である。
【図１１】従来の方法により算出される補間値の一例を
示す図である。
示す図である。
１ 読み取り装置， ２ Ａ／Ｄコンバータ， ３ ２
値化回路， ４ ＰＬＬ回路， ２１ 位相比較器，
２２ 加算器， ２３ 周波数比較器， ２４ローパス
フィルタ， ２５ スイッチ， ２６ ループフィル
タ， ２７ 電圧制御発振器（ＶＣＯ）， ４１ 遅延
素子， ４２ 位相誤差算出回路， ４３ ゼロクロス
検出回路， ４４ 判定回路， ６１ レジスタ， ６
２ 比較器， ６３，６４ スイッチ， ６５ ＡＮＤ
回路， ６６ 減算器， ６７定数発生回路， ６８
比較器， ６９ ＡＮＤ回路， ７０ 差動増幅器
値化回路， ４ ＰＬＬ回路， ２１ 位相比較器，
２２ 加算器， ２３ 周波数比較器， ２４ローパス
フィルタ， ２５ スイッチ， ２６ ループフィル
タ， ２７ 電圧制御発振器（ＶＣＯ）， ４１ 遅延
素子， ４２ 位相誤差算出回路， ４３ ゼロクロス
検出回路， ４４ 判定回路， ６１ レジスタ， ６
２ 比較器， ６３，６４ スイッチ， ６５ ＡＮＤ
回路， ６６ 減算器， ６７定数発生回路， ６８
比較器， ６９ ＡＮＤ回路， ７０ 差動増幅器
Claims (9)
- 【請求項１】 所定の伝送媒体より伝送されたアナログ
信号を、デジタルデータに変換する変換装置において、 クロック信号に同期して、前記アナログ信号をサンプリ
ングし、前記アナログ信号に対応するデジタル信号を出
力するサンプリング手段と、 前記サンプリング手段により出力されたデジタル信号と
クロック信号の位相誤差を演算する第１の演算手段と、 前記位相誤差より、前記デジタル信号とクロック信号と
の周波数誤差を演算する第２の演算手段と、 前記位相誤差と周波数誤差の和に対応して、前記クロッ
ク信号を発生する発生手段と、 前記デジタル信号を処理して前記デジタルデータを生成
する処理手段とを備えることを特徴とする変換装置。 - 【請求項２】 前記第２の演算手段は、時間軸における
前記位相誤差の傾きの方向から前記周波数誤差の符号を
演算し、前記位相誤差の値が所定の値を通過する回数に
対応して前記周波数誤差の大きさを演算することを特徴
とする請求項１に記載の変換装置。 - 【請求項３】 前記発生手段は、同期引き込み時におい
ては、前記位相誤差と周波数誤差の和に対応して前記ク
ロック信号を発生し、同期ロック時においては、前記位
相誤差に対応して前記クロック信号を発生することを特
徴とする請求項１に記載の変換装置。 - 【請求項４】 前記アナログ信号は、記録媒体から検出
されたアナログ信号であることを特徴とする請求項１に
記載の変換装置。 - 【請求項５】 所定の伝送媒体より伝送されたアナログ
信号を、デジタルデータに変換する変換方法において、 クロック信号に同期して、前記アナログ信号をサンプリ
ングし、前記アナログ信号に対応するデジタル信号を出
力するステップと、 前記デジタル信号とクロック信号の位相誤差を演算する
ステップと、 前記位相誤差より、前記デジタル信号とクロック信号と
の周波数誤差を演算するステップと、 前記位相誤差と周波数誤差の和に対応して、前記クロッ
ク信号を発生するステップと、 前記デジタル信号を処理して前記デジタルデータを生成
するステップとを備えることを特徴とする変換方法。 - 【請求項６】 クロック信号に同期して、アナログ信号
をサンプリングし、前記アナログ信号に対応するデジタ
ル信号を出力するサンプリング手段と、 前記サンプリング手段により出力されたデジタル信号と
クロック信号の位相誤差を演算する第１の演算手段と、 前記位相誤差より、前記デジタル信号とクロック信号と
の周波数誤差を演算する第２の演算手段と、 前記位相誤差と周波数誤差の和に対応して、前記クロッ
ク信号を発生する発生手段とを備えることを特徴とする
ＰＬＬ演算装置。 - 【請求項７】 前記第２の演算手段は、時間軸における
前記位相誤差の傾きの方向から前記周波数誤差の符号を
演算し、前記位相誤差の値が所定の値を通過する回数に
対応して前記周波数誤差の大きさを演算することを特徴
とする請求項６に記載のＰＬＬ演算装置。 - 【請求項８】 前記発生手段は、同期引き込み時におい
ては、前記位相誤差と周波数誤差の和に対応して前記ク
ロック信号を発生し、同期ロック時においては、前記位
相誤差に対応して前記クロック信号を発生することを特
徴とする請求項６に記載のＰＬＬ演算装置。 - 【請求項９】 クロック信号に同期して、前記アナログ
信号をサンプリングし、前記アナログ信号に対応するデ
ジタル信号を出力するステップと、 前記デジタル信号とクロック信号の位相誤差を演算する
ステップと、 前記位相誤差より、前記デジタル信号とクロック信号と
の周波数誤差を演算するステップと、 前記位相誤差と周波数誤差の和に対応して、前記クロッ
ク信号を発生するステップとを備えることを特徴とする
ＰＬＬ演算方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260666A JPH10107623A (ja) | 1996-10-01 | 1996-10-01 | 変換装置および方法、並びに、ｐｌｌ演算装置および方法 |
| US08/938,320 US5841323A (en) | 1996-10-01 | 1997-09-26 | Digital PLL using phase and frequency error calculating circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260666A JPH10107623A (ja) | 1996-10-01 | 1996-10-01 | 変換装置および方法、並びに、ｐｌｌ演算装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107623A true JPH10107623A (ja) | 1998-04-24 |
Family
ID=17351088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260666A Withdrawn JPH10107623A (ja) | 1996-10-01 | 1996-10-01 | 変換装置および方法、並びに、ｐｌｌ演算装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841323A (ja) |
| JP (1) | JPH10107623A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100468162B1 (ko) * | 2001-08-10 | 2005-01-26 | 삼성전자주식회사 | 비대칭에러 보정장치 및 그 방법과, 이를 적용한 광학재생 시스템의 클럭복원장치 |
| WO2005091294A1 (ja) * | 2004-03-23 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | クロック信号生成装置、半導体集積回路およびデータ再生方法 |
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Families Citing this family (21)
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| JP3323824B2 (ja) * | 1999-02-22 | 2002-09-09 | 松下電器産業株式会社 | クロック生成回路 |
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