KR100750126B1

KR100750126B1 - 위상 동기 루프 회로 및 위상 동기 루프 제어 방법

Info

Publication number: KR100750126B1
Application number: KR1020050079448A
Authority: KR
Inventors: 후이 짜오; 박현수
Original assignee: 삼성전자주식회사
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2007-08-21
Also published as: CN101233690A; TW200709570A; WO2007027031A1; US20070047690A1; KR20070027071A

Abstract

본 발명은 높은 ISI 조건을 갖는 광 디스크 재생 시스템에서 싱크 패턴과 같이 전 구간에서 소정의 균일한 분포도를 갖는 패턴을 토대로 입력되는 신호의 위상 에러 및 주파수 에러를 검출할 수 있는 위상 동기 루프 회로 및 위상 동기 루프 제어 방법에 관한 것으로, 본 발명에 따른 위상 동기 루프 회로는, 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력 신호를 샘플링하는 샘플러; 샘플러로부터 출력되는 샘플된 입력 신호가 소정 패턴이면, 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 상기 샘플된 입력 신호와 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 패턴 검출 신호 및 위상 에러 생성부; 및 패턴 검출 신호와 상기 위상 에러를 토대로 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함한다.

Description

위상 동기 루프 회로 및 위상 동기 루프 제어 방법{Phase locked loop circuit and phase locked loop control method}

도 1은 기존의 대표적인 PLL 회로의 블록 구조도이다.

도 2는 주파수 인입 기능을 갖는 기존의 PLL 회로의 블록 구조도이다.

도 3은 도 2에 도시된 주파수 에러 검출기에 의해 검출되는 최대 런-랭스 길이에 대한 도면 예이다.

도 4는 도 1 및 도 2에 도시된 위상 에러 검출기에서의 위상 에러 검출을 설명하기 위한 도면이 일 예이다.

도 5는 도 1 및 도 2에 도시된 위상 에러 검출기에서의 위상 에러 검출을 설명하기 위한 도면의 다른 예이다.

도 6은 도 1 및 도 2에 도시된 위상 에러 검출기에서의 위상 에러 검출을 설명하기 위한 도면의 또 다른 예이다.

도 7은 본 발명의 일 실시 예에 따른 위상 동기 루프 회로의 블록 구조도이다.

도 8은 도 7에 도시된 패턴 검출 신호 및 위상 에러 생성부의 상세 블록 구조도이다.

도 9는 본 발명은 고밀도 광 디스크 재생시스템에서 재생되는 RF 신호의 싱 크 패턴 예이다.

도 10은 본 발명의 다른 실시 예에 따른 위상 동기 루프 회로의 블록 구조도이다.

도 11은 도 10에 도시된 주파수 에러 검출기의 상세도이다.

도 12는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 블록도이다.

도 13은 도 12에 도시된 싱크 패턴 검출 신호 및 위상 에러 생성부의 상세 회로도이다.

도 14는 도 12에 도시된 주파수 에러 검출기의 상세 회로도이다.

도 15는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 블록도이다.

도 16은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도이다.

도 17은 도 16에 도시된 패턴 검출 신호 및 위상 에러 생성 단계의 상세 흐름도이다.

도 18은 본 발명이 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도이다.

본 발명은 위상 동기 루프(Phase Locked Loop, 이하 PLL이라 약함) 회로 및 위상 동기 루프 제어 방법에 관한 것으로, 더욱 상세하게는 고밀도 광 디스크 재생 시스템(optical disc reproducing system)에 적합한 위상 동기 루프 회로 및 위상 동기 루프 제어 방법에 관한 것이다.

광 디스크 재생 시스템은 예를 들어 CD(Compact Disc, 이하 CD라 함), DVD(Digital Versatile Disc, 이하 DVD라 함), 블루 레이(Blue-ray) 디스크(이하 BD라고 함), 또는 HD(High Definition)-DVD와 같은 광 디스크에 기록된 데이터를 재생한다. 이중 BD 또는 HD-DVD와 같은 광 디스크에 기록된 데이터를 재생하는 광 디스크 재생 시스템은 고밀도 광 디스크 재생 시스템이라 할 수 있다.

이러한 광 디스크 재생 시스템은 광 디스크로부터 리드되는 RF(Radio Frequency) 신호를 재생하기 위해 RF(Radio Frequency) 신호에 동기되는 샘플링 클록(또는 비트 클록)이 필요하다. 광 디스크 재생 시스템에서 상기 샘플링 클록은 PLL 회로에 의해 생성된다. 즉, 광 디스크 재생 시스템에 있어서 PLL 회로는 RF 신호에 동기된 샘플링 클록을 생성하기 위해 사용된다.

도 1은 기존의 대표적인 PLL 회로의 기능 블록도이다. 도 1을 참조하면, 광디스크로부터 리드된 RF 신호가 입력되면, ADC(Analog Digital Converter)(101)는 PLL 회로의 출력인 샘플링 클록에 따라 입력되는 RF 신호를 샘플링한다. 위상 에러 검출기(102)는 RF 신호의 제로 크로싱 포인트(zero-crossing point)와 ADC(101)에 의해 샘플된 RF 신호간의 위상 에러를 계산하고 출력한다. LPF(103)는 위상 에러를 저역 필터링하여 위상 에러의 저주파수 성분(low frequency component)을 출력한 다. DAC(Digital Analog Converter)(104)는 저주파수 성분을 아날로그 신호로 변환한다. VCO(Voltage Control Oscillator)(105)는 DAC(104)의 출력에 의해 구동되어 샘플링 클록을 생성한다. 생성된 샘플링 클록이 ADC(101)를 구동함으로써, 도 1의 PLL 회로는 폐루프를 형성한다.

그러나 도 1에 도시된 PLL회로는 샘플된 RF 신호와 샘플링 클록간의 주파수 에러를 고려하지 않고 있어 빠른 주파수 인입(pulling-in) 처리를 기대할 수 없다. 따라서 더 빠른 주파수 인입 처리(pulling-in processing)를 가능하게 하고 샘플링 클록의 위상 락킹(phase locking) 실패를 피하기 위하여 기존에는 도 2에 도시된 바와 같이 주파수 인입 기능(frequency pulling-in function)을 갖는 PLL 회로가 제안된 바 있다.

도 2에 도시된 기존의 주파수 인입 기능을 갖는 PLL 회로는 먼저 주파수 에러 검출기(202)를 이용하여 주파수 인입 처리를 수행한다. 즉, 주파수 에러 검출기(202)는 ADC(201)에서 샘플된 RF 신호중에서 도 3에 도시된 바와 같은 최대 런-랭스를 갖는 싱크 패턴(sync pattern)을 검출한다. 그 다음 주파수 에러 검출기(202)는 검출된 싱크 패턴구간에서의 샘플링 클록의 수를 카운트하고, 카운트된 값을 소정의 값과 비교하여 얻은 차를 주파수 에러로서 출력한다.

주파수 에러가 출력된 후, 도 2에 도시된 PLL 회로는 위상 락킹 모드(Phase locking mode)로 전환되어 도 1에 도시된 PLL 회로와 같이 동작한다.

그러나, 도 1 및 도 2에 도시된 위상 에러 검출기들(102, 203)은 샘플링 클록에 의해 샘플된 RF 신호중에서 제로 크로싱 포인트(zero-crossing point)를 기준 으로 제로 크로싱 포인트 바로 전의 샘플링 포인트(ai)의 진폭 값(amplitude value)(I(ai))과 제로 크로싱 포인트 바로 뒤의 샘플링 포인트(bi)의 진폭 값(I(bi))을 검출하고, 검출된 진폭 값을 수학식 1과 같이 계산하여 상기 제로 크로싱 포인트와 샘플된 RF 신호간의 위상 에러(PE(i))를 얻는다.

위상 에러(PE(i))=|I(bi)| - |I(ai)|

예를 들어, 샘플링 클록에 의해 샘플된 RF 신호의 샘플링 포인트가 도 4와 같은 경우에, 제로 크로싱 포인트(zero-crossing point)를 기준으로 제로 크로싱 포인트 바로 전의 샘플링 포인트(ai)의 진폭값과 제로 크로싱 포인트 바로 뒤의 샘플링 포인트(bi)의 진폭값이 동일하기 때문에 수학식 1에 의해 계산되는 위상 에러는 0이 된다.

또한, 샘플링 클록에 의해 샘플된 RF 신호의 샘플링 포인트가 도 5와 같은 경우에, 제로 크로싱 포인트 바로 뒤의 샘플링 포인트(bi)의 진폭값이 제로 크로싱 포인트 바로 앞의 샘플링 포인트(ai)의 진폭값보다 더 작기 때문에 수학식 1에 의해 계산되는 위상 에러는 음의 값(negative value)을 갖는다.

샘플링 클록에 의해 샘플된 RF 신호의 샘플링 포인트가 도 6과 같은 경우에, 제로 크로싱 포인트 바로 뒤의 샘플링 포인트(bi)의 진폭값이 제로 크로싱 포인트 바로 앞의 샘플링 포인트(ai)의 진폭값보다 더 크기 때문에 수학식 1에 의해 계산되는 위상 에러는 양의 값(positive value)을 갖는다.

이와 같이 기존의 PLL 회로들은 제로 크로싱 포인트를 RF 신호의 위상으로 간주하고, 제로 크로싱 포인트에 근접한 샘플링 포인트의 진폭 값을 토대로 샘플된 RF 신호와 제로 크로싱 포인트간의 위상 에러를 검출하고 있다.

그러나, 높은 ISI(Inter-Symbol Interference) 조건에 있어서 제로 크로싱 포인트는 ISI의 영향을 받아 검출되지 않을 수 있다. 높은 ISI 조건은 재생되는 RF 신호의 파형이 ISI에 많은 영향을 받은 것을 의미한다. 피트(pit)의 길이보다 스팟(spot)의 사이즈가 클수록 재생되는 RF 신호의 파형은 ISI에 많은 영향을 받게 된다.

높은 ISI 조건은 BD와 같은 고밀도 광 디스크 재생 시스템에서 주로 발생될 수 있다. 높은 ISI로 인하여 RF 신호의 제로 크로싱 포인트가 검출되지 않으면, RF 신호의 위상 락킹(phase locking)이 실패(fail)할 수 있다. RF 신호의 위상 락킹이 실패하면, 광 디스크 재생 시스템에서 안정된 데이터 재생을 기대할 수 없다.

본 발명이 이루고자 하는 기술적 과제는 높은 ISI 조건을 갖는 광 디스크 재생 시스템에 적합한 위상 동기 루프 회로 및 위상 동기 루프 제어 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 고밀도 광 디스크 재생 시스템에 적합한 위상 동기 루프 회로 및 위상 동기 루프 제어 방법을 제공하는데 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 싱크 패턴과 같이 전 구간에서 소정의 균일한 분포도를 갖는 패턴을 토대로 입력되는 신호의 위상 에러 및 주파수 에러를 검출할 수 있는 위상 동기 루프 회로 및 위상 동기 루프 제어 방법 을 제공하는데 있다.

상술한 기술적 과제들을 달성하기 위하여 본 발명은, 위상 동기 루프 회로에 있어서, 상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력 신호를 샘플링하는 샘플러; 상기 샘플러로부터 출력되는 샘플된 입력 신호가 소정 패턴이면, 상기 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 상기 샘플된 입력 신호와 상기 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 패턴 검출 신호 및 위상 에러 생성부; 및 상기 패턴 검출 신호와 상기 위상 에러를 토대로 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하고,상기 소정 패턴은 상기 입력 신호가 입력될 수 있는 전 구간에서 균일하게 분포된 패턴인 것을 특징으로 하는 위상 동기 루프 회로를 제공한다.

상술한 기술적 과제들을 달성하기 위하여 본 발명은, 위상 동기 루프 회로에 있어서, 상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력되는 RF 신호를 샘플링하여 출력하는 아날로그/디지털 컨버터; 상기 아날로그/디지털 컨버터부터 출력되는 샘플된 RF 신호가 싱크 패턴이면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호와 상기 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부; 상기 싱크 패턴 검출 신호에 의해 동기되어 상기 위상 에러의 저주파수 성분을 검출하여 출력하는 저역 필터; 상기 싱크 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 소정 수간의 차를 상기 RF 신호의 주 파수와 샘플링 클록의 주파수간의 주파수 에러로서 출력하는 주파수 에러 검출기; 및 상기 위상 에러의 저주파수 성분과 상기 주파수 에러를 가산한 결과를 이용하여 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하는 위상 동기 루프 회로를 제공한다.

상술한 기술적 과제들을 달성하기 위하여 본 발명은, 위상 동기 루프 회로에 있어서, 상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력되는 RF 신호를 샘플링하여 출력하는 아날로그/디지털 컨버터; 상기 아날로그/디지털 컨버터부터 출력되는 샘플된 RF 신호가 싱크 패턴이면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호와 상기 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부; 상기 싱크 패턴 검출 신호에 의해 동기되어 상기 위상 에러의 저주파수 성분을 검출하여 출력하는 저역 필터; 상기 싱크 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 소정 수간의 차를 상기 RF 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 출력하는 주파수 에러 검출기; 상기 위상 에러의 저주파수 성분과 상기 주파수 에러를 가산한 결과를 이용하여 상기 샘플링 클록을 생성하는 샘플링 클록 생성부; 상기 주파수 에러의 값에 따라 상기 위상 동기 루프 회로를 주파수 인입 처리 모드와 위상 락킹 처리 모드중 하나로 운영되도록 상기 저역 필터의 동작과 상기 주파수 에러의 전송여부를 제어하는 모드 제어부를 더 포함하는 위상 동기 루프 회로를 제공한다.

상술한 기술적 과제들을 달성하기 위하여 본 발명은, 광 디스크 재생 시스템 에 구비된 위상 동기 루프 회로에 있어서, 상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 상기 광 디스크 재생 시스템에 로딩된 디스크로부터 리드된 RF 신호를 샘플링하는 아날로그/디지털 컨버터; 상기 아날로그/디지털 컨터버로부터 출력되는 샘플된 RF 신호를 토대로 싱크 패턴이 검출되면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호를 토대로 상기 샘플된 RF 신호와 상기 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부; 및 상기 싱크 패턴 검출 신호와 위상 에러를 토대로 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하는 위상 동기 루프 회로를 제공한다.

상술한 기술적 과제들을 달성하기 위하여 본 발명은, 위상 동기 루프 제어 방법에 있어서, 상기 위상 동기 루프 제어에 따라 출력되는 샘플링 클록을 토대로 입력되는 신호를 샘플링하는 단계; 상기 샘플된 입력 신호가 소정 패턴이면, 상기 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 상기 샘플된 입력 신호와 상기 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 단계; 및 상기 패턴 검출 신호와 위상 에러를 토대로 상기 샘플링 클록을 생성하는 단계를 포함하고, 상기 소정 패턴은 상기 입력되는 신호가 입력될 수 있는 전 구간에서 균일하게 분포된 패턴인 것을 특징으로 하는 위상 동기 루프 제어 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.

도 7은 본 발명의 일 실시 예에 따른 위상 동기 루프 회로의 기능 블록도이다. 도 7을 참조하면, 위상 동기 루프 회로는, 샘플러(701), 패턴 검출 신호 및 위상 에러 생성부(702), 샘플링 클록 생성부(710)를 포함한다.

샘플러(701)는 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력 신호를 샘플링한다. 즉, 입력 신호는 사인파 형태를 가질 수 있고, 샘플러(701)는 샘플링 클록의 라이징 에지에서 입력 신호의 진폭 값(amplitude value)을 샘플링하여 출력할 수 있다.

패턴 검출 신호 및 위상 에러 생성부(702)는 샘플러(701)로부터 출력되는 샘플된 입력 신호가 소정 패턴이면, 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 샘플된 입력 신호를 토대로 샘플된 입력 신호와 입력 신호의 제로 크로싱 포인트(zero-crossing point)간의 위상 에러를 검출하여 생성한다.

상기 소정 패턴은 입력 신호가 입력될 수 있는 전 구간에서 균일하게 분포된 패턴으로서, 예를 들어 싱크 패턴(sync pattern)을 소정 패턴으로서 사용할 수 있다. 싱크 패턴은 일반적으로 레이저 스팟보다 큰 길이로 연속되어 있어 제로 크로스 포인트에서 싱크 패턴에서의 ISI를 중화(counteract)시킬 수 있으므로, 높은 ISI조건에서도 ISI에 의한 영향을 받지 않고 싱크 패턴 위상을 정확하게 검출할 수 있다.

패턴 검출 신호 및 위상 에러 생성부(702)는 도 8에 도시된 바와 같이 구성될 수 있다. 도 8은 도 7에 도시된 패턴 검출 신호 및 위상 에러 생성부(702)의 상세 블록 구조도이다.

도 8을 참조하면, 패턴 검출 신호 및 위상 에러 생성부(702)는 제로 크로싱 포인트 검출기(801), 패턴 판단기(802), 절대차 검출기(803), 반복성(repeating) 검사기(804), 위상 에러 생성기(805), 및 패턴 검출 신호 생성기(806)를 포함한다.

제로 크로싱 포인트 검출기(801)는 샘플된 입력 신호로부터 제로 크로싱 포인트를 검출한다. 제로 크로싱 포인트 검출기(801)는 후술할 도 13의 제로 크로싱 검출기(1301)와 같이 구성될 수 있다.

패턴 판단기(802)는 제로 크로싱 포인트 검출기(801)에서 검출된 제로 크로싱 포인트에 따라 리셋되고, 샘플링 클록을 카운트한 값을 이용하여 샘플된 입력 신호가 소정 패턴인지 여부를 판단한다. 즉, 샘플링 클록을 카운트한 값을 제로 크로싱 포인트마다 래치(Latch)하고, 래치된 값이 유사한지를 비교하여 샘플된 입력 신호가 소정 패턴인지를 판단한다. 상기 래치된 값이 유사하면, 샘플된 입력 신호는 소정 패턴인 것으로 판단된다.

예를 들어, 소정 패턴이 도 9에 도시된 바와 같은 싱크 패턴이면, 패턴 판단기(802)는 제로 크로싱 포인트에 따라 리셋되면서 샘플링 클록을 카운트한 값을 복수개 래치하고, 래치된 복수개의 값을 토대로 2개의 4T 런-랭스(run-length), 4개의 9T 런-랭스, 2개의 4T 런-랭스가 순차적으로 입력되는 것으로 인식되거나 적어도 4개의 9T 런-랭스가 순차적으로 입력되는 것으로 인식되면, 입력되는 신호를 소정 패턴으로 판단한 신호를 출력한다. 패턴 판단기(802)는 후술할 도 13의 패턴 판단기(1302)와 같이 구성될 수 있다.

절대차 검출기(803)는 샘플된 입력 신호간의 절대 차를 검출한다. 절대차 검 출기(803)는 후술할 도 13의 절대차 검출기(1303)와 같이 구성될 수 있다.

반복성 검사기(804)는 패턴 판단기(802)에서 출력되는 신호와 패턴 판단기(802)에 래치된 값을 토대로 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행되는지를 검사한다. 즉, 반복성 검사기(804)는 패턴 판단기(802)로부터 샘플된 입력 신호가 소정 패턴이라고 판단된 신호가 2회 전송되고, 패턴 판단기(802)에 래치된 값이 최대값인 상태가 유지되면, 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행된 것을 나타내는 신호를 출력한다. 반복성 검사기(804)는 후술할 도 13의 반복성 검사기(1304)와 같이 구성될 수 있다.

위상 에러 생성기(805)는 반복성 검사기(804)에 의해 샘플된 입력신호가 소정 패턴이라는 판단이 반복적으로 수행된 것을 나타내는 신호가 출력되면, 제로 크로싱 포인트 검출기(801)에서 검출된 제로 크로싱 포인트에 동기되어 절대차 검출기(803)에서 검출된 두 샘플된 입력단의 절대차를 샘플된 입력신호와 제로 크로싱 포인트간의 위상 에러로서 생성한다. 위상 에러 생성기(805)는 후술할 도 13의 위상 에러 생성기(1305)와 같이 구성될 수 있다.

패턴 검출 신호 생성기(806)는 반복성 검사기(804)에 의해 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행된 것을 나타내는 신호가 출력되면, 소정 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정수의 샘플링 클록이 지연된 시점에서 패턴 검출 신호를 생성한다.

도 9를 참조하면, (901)지점이 소정 패턴의 중앙에 위치한 제로 크로싱 포인트이다. 따라서 패턴 검출 신호 생성기(806)는 반복성 검사기(804)로부터 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행된 것을 나타내는 신호가 출력되면, (901)지점부터 입력되는 샘플링 클록을 카운트하고, 카운트 값이 제 1 소정 수에 도달하면, 제 1 소정 수의 샘플링 클록이 경과한 시점(902)으로 판단하고, 패턴 검출 신호를 생성한다. 제 1 소정 수는 상수(constant)이다. 패턴 검출 신호 생성기(806)는 후술할 도 13의 패턴 검출 신호 생성기(1306)와 같이 구성될 수 있다.

도 7의 샘플링 클록 생성부(710)는 패턴 검출 신호 및 위상 에러 생성부(702)로부터 출력되는 패턴 검출 신호와 위상 에러를 토대로 샘플링 클록을 생성한다. 샘플링 클록 생성부(710)는 도 7에 도시된 바와 같이 저역 통과 필터(Low Pass Filter, 이하 LPF라고 약함)(711), 디지털/아날로그 변환기(DAC)(712), 및 VCO(Voltage Control Oscillator)(713)를 포함한다.

LPF(711)는 패턴 검출 신호에 동기되어 위상 에러를 저역 필터링하여 위상 에러의 저주파수 성분을 출력한다. DAC(712)는 위상 에러의 저주파 성분을 아날로그 신호로 변환한다. VCO(713)는 DAC(712)의 출력에 의해 구동되어 샘플링 클록을 생성한다. 생성된 샘플링 클록은 샘플러(701)와 패턴 검출 신호 및 위상 에러 생성부(702)로 전송된다.

도 7을 광 디스크 재생 시스템에 적용할 경우에, 입력 신호는 광 디스크 재생 시스템에 로딩된 디스크로부터 리드된 RF 신호로, 샘플러(701)는 아날로그/디지털 컨버터로, 소정 패턴은 싱크 패턴으로 정의될 수 있다.

도 10은 본 발명의 다른 실시 예에 따른 위상 동기 루프 회로의 기능 블록도 이다. 도 10을 참조하면, 위상 동기 루프 회로는 샘플러(1001), 패턴 검출 신호 및 위상 에러 생성부(1002), 주파수 에러 검출기(1003), 샘플링 클록 생성부(1010)를 포함한다.

도 10은 주파수 에러 검출기(1003)와 샘플링 클록 생성부(1010)가 가산기(1012)를 포함하는 것을 제외한 나머지는 도 7과 같다. 따라서 설명이 중복을 피하기 위하여, 이하에서는 주파수 에러 검출기(1003)와 샘플링 클록 생성부(1010)의 변경된 내용을 중심으로 설명한다.

주파수 에러 검출기(1003)는 패턴 검출 신호 및 위상 에러 생성부(1002)로부터 전송되는 패턴 검출 신호의 주기동안 샘플링 클록을 카운트한 값과 제 2 소정 수간의 차를 검출하고, 검출된 차를 입력 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 검출하여 출력한다.

주파수 에러 검출기(1003)는 도 11에 도시된 바와 같이 구성될 수 있다. 도 11은 주파수 에러 검출기(1003)의 상세도이다. 도 11을 참조하면, 주파수 에러 검출기(1003)는 카운터(1101), D플립플롭(1102), 및 감산기(1103)를 포함한다.

카운터(1101)는 패턴 검출 신호에 의해 리셋(reset)되어 샘플링 클록을 카운트한다. 카운터(1101)는 업 카운터를 이용할 수 있다. 카운터(1101)에서 카운트된 값은 D플립플롭(1102)으로 전송된다. D플립플롭(1102)은 카운터(1101)에서 전송되는 카운트 값을 저장하고, 패턴 검출 신호에 동기되어 저장된 카운트 값을 출력한다. 따라서, D플립플롭(1102)으로부터 출력되는 신호는 패턴 검출 신호의 주기동안 샘플링 클록을 카운트한 값이다.

감산기(1103)는 D플립플롭(1102)으로부터 전송된 카운트 값과 제 2 소정 수간의 차를 검출하여 출력한다. 감산기(1103)로부터 출력되는 차는 입력 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러이다. 제 2 소정 수는 소정 패턴의 주기동안 발생될 샘플링 클록의 수로서 고정된 값을 갖는다.

주파수 에러 검출기(1003)로부터 출력되는 주파수 에러는 샘플링 클록 생성부(1010)로 전송된다.

샘플링 클록 생성부(1010)는 LPF(1011), 가산기(1012), DAC(1013), 및 VCO(1014)를 포함한다. LPF(1011), DAC(1013), 및 VCO(1014)는 도 7의 LPF(711), DAC(712), 및 VCO(713)와 같다. 가산기(1012)는 LPF(1011)로부터 출력되는 위상 에러의 저주파 성분과 주파수 에러 검출기(1003)로부터 출력되는 주파수 에러를 가산하여 DAC(1013)로 전송한다.

도 12는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 기능 블록도이다. 도 12는 광 디스크 재생 시스템과 같이 RF 신호를 재생하는 시스템에 적용할 수 있는 위상 동기 루프 회로이다.

도 12를 참조하면, 위상 동기 루프 회로는 아날로그/디지탈 변환기(Analog Digital Converter, 이하 ADC라고 약함)(1201), 싱크 패턴 검출 신호 및 위상 에러 생성부(1202), LPF(1203), 주파수 에러 검출기(1204), 적분기(integrator)(1205), 및 샘플링 클록 생성부(1210)를 포함한다.

ADC(1201)는 도 12의 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력되는 RF 신호를 샘플링하여 출력한다. 상기 입력되는 RF 신호는 NRZI(Non Return to Zero Inverter) 채널 비트 순서에 의해 발생되는 아날로그 RF 신호일 수 있다. 상기 아날로그 RF 신호는 동일한 길이를 갖는 다수의 동기화 블록으로 구성되고, 각 동기화 블록의 헤드에 싱크 패턴이 존재한다.

싱크 패턴 검출 신호 및 위상 에러 생성부(1202)는 ADC(1201)로부터 출력되는 샘플된 RF 신호가 싱크 패턴이면, 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호와 상기 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성한다. 이 때, 생성되는 싱크 패턴 검출 신호는 정렬된 싱크 신호(aligned sync signal)로 정의할 수 있고, 위상 에러는 정격 위상 에러(nominal phase error)로 정의할 수 있다.

싱크 패턴 검출 신호 및 위상 에러 생성부(1202)는 도 13에 도시된 바와 같이 구성될 수 있다. 도 13은 싱크 패턴이 도 9와 같은 경우를 고려한 싱크 패턴 검출 신호 및 위상 에러 생성부(1202)의 상세 회로도이다. 제로 크로싱 포인트 검출기(1301), 패턴 판단기(1302), 절대차 검출기(1303), 반복성 검사기(1304), 위상 에러 생성기(1305), 및 패턴 검출 신호 생성기(1306)를 포함한다.

제로 크로싱 포인트 검출기(1301)는 샘플된 RF신호로부터 제로 크로싱 포인트를 검출한다. 제로 크로싱 포인트 검출기(1301)는 슬라이서(1301_1), 지연기(1301_2), 및 배타논리합 게이트(XOR)(1301_3)를 포함한다.

슬라이서(1301_1)는 입력되는 샘플된 RF 신호가 제로 라인 이상이면, 1을 출력하고, 제로 라인 보다 더 작으면, 0을 출력한다. 상기 샘플된 RF 신호는 디지털화된 RF 신호이다.

지연기(1301_2)는 슬라이서(1301_1)의 출력을 1 샘플링 클록동안 지연시킨다.

배타논리합 게이트(1301_3)는 슬라이서(1301_1)의 출력과 지연기(1301_2)의 출력을 배타논리합하여 출력한다. 이에 따라 입력되는 샘플된 RF 신호의 제로 크로싱 포인트가 검출된다. 배타논리합 게이트(1301_3)의 출력은 패턴 판단기(1302)내의 카운터(1302_1)를 1로 리셋시키고, 4개의 D 플립플롭(1302_2~1302_5)을 트리거하는데 사용되면서 위상 에러 생성기(1305)내의 4개의 D플립플롭(1305_1~1305_4)을 트리거하는데 사용된다.

패턴 판단기(1302)는 제로 크로싱 포인트 검출기(1301)에서 검출된 제로 크로싱 포인트에 따라 리셋되고, 샘플링 클록을 카운트한 값을 이용하여 입력되는 샘플된 RF신호가 싱크 패턴인지 여부를 판단한다.

패턴 판단기(1302)는 카운터(1302_1), 4개의 D 플립플롭(1302_2~1302_5), 3개의 비교기(1302_6 ~ 1302_8), 및 논리곱 소자(1302_9)를 포함한다.

카운터(1302_1)는 업 카운터로서, 제로 크로싱 포인트가 검출될 때, 1로 리셋되어 샘플링 클록을 카운트한다. 카운터(1302_1)의 카운트 값은 다음 단에 연결된 D플립플롭(1302_2)으로 전송된다.

4개의 D플립플롭(1302_2~1302_5)은 첫 번째 D플립플롭(1302_2)의 입력단은 카운터(1302_1)의 출력단에 연결되고, 두 번째 D플립플롭(1302_3)의 입력단은 첫 번째 D플립플롭(1302_2)의 출력단에 연결되고, 세 번째 D플립플롭(1302_4)의 입력단은 두 번째 D플립플롭(1302_2)의 출력단에 연결되고, 네 번째 D플립플롭(1302_5) 의 입력단은 세 번째 D플립플롭(1302_4)의 출력단에 연결되어 제로 크로싱 포인트에서 검출되는 4개의 런-랭스를 순차적으로 래치한다.

즉, 4개의 D플립플롭(1302_2~1302_5)은 배타논리합 게이트(1301_3)의 출력의 라이징 에지에서 트리거된다. 이는 제로 크로싱 포인트가 검출될 때마다 4개의 D플립플롭(1302_2~1302_5)에 래치되는 값이 변경되는 것을 의미한다. 이 4개의 D플립플롭(1302_2~1302_5)에 래치되는 값은 입력되는 RF신호가 싱크 패턴일 때, 서로 근사한 값을 갖고, 래치된 4개의 값의 합은 최대 값을 가질 수 있다. 이는 싱크 패턴에 포함되는 런 랭스가 채널 비트중 가장 긴 런-랭스를 갖기 때문이다. 예를 들어, 입력되는 RF 신호가 도 9와 같은 싱크 패턴인 경우에 4개의 D플립플롭(1302_2~1302_5)은 각각 9T 런-랭스를 래치할 수 있다.

3개의 비교기들(1302_6~1302_8)은 4개의 D플립플롭(1302_2~1302_5)에 래치된 값들의 유사성을 판단하기 위해 사용된다. 즉, 3개의 비교기들(1302_6~1302_8)은 수학식 2와 같이 입력되는 2신호간의 차의 절대치가 하나의 입력신호에 소정 비율을 승산한 값보다 작은 조건을 만족하면, 비교되는 2 값을 유사한 값으로 판단한다.

|입력 1 - 입력 2|< 입력 2ㅧ??

수학식 2에서 ??는 1보다 작은 값으로, 채널에 포함되어 있는 ISI가 낮으면, 높은 정밀도의 싱크 패턴 검출을 위하여 ??는 작은 값(예를 들어 1/8)이 설정되고, 채널에 포함되어 있는 ISI가 높으면, 싱크 패턴 검출을 놓치지 않기 위하여 ??는 큰 값(예를 들어 1/4)이 설정될 수 있다.

3개의 비교기들(1302_6~1302_8)은 수학식 2의 조건을 만족하면, 1을 출력하고, 그 이외의 경우에는 0을 출력한다. 비교기(1302_6)는 첫 번째 D플립플롭(1302_2)에 래치된 값과 두 번째 D플립플롭(1302_3)에 래치된 값을 비교한다. 비교기(1302_7)는 두 번째 D플립플롭(1302_3)에 래치된 값과 세 번째 D플립플롭(1302_4)에 래치된 값을 비교한다. 비교기(1302_8)는 세 번째 D플립플롭(1302_4)에 래치된 값과 네 번째 D플립플롭(1302_5)에 래치된 값을 비교한다.

논리곱 게이트(1302_9)는 3개의 비교기들(1302_6~1302_8)의 출력을 논리곱하여 4개의 D플립플롭(1302_2~1302_5)에 래치된 값의 유사성을 판단한다. 논리곱 게이트(1302_)의 출력이 하이 레벨이면, 4개의 D플립플롭(1302_2~1302_5)에 래치된 값이 유사한 것이므로, 현재 입력되는 샘플된 RF 신호가 싱크 패턴이라고 판단한 신호가 출력되는 것이다. 그 이외의 경우에 논리곱 게이트(1302_9)는 로우 레벨을 출력하여 입력되는 샘플된 RF 신호가 싱크 패턴이 아니라고 판단한 신호를 출력할 수 있다.

절대차 검출기(1303)는 샘플된 RF 신호간의 절대차를 검출한다. 절대차 검출기(1303)는 절대값 연산기(1303_1), 지연기(1303_2), 감산기(1303_3) 및 증폭기(1303_4)를 포함한다.

절대값 연산기(1303_1)는 입력되는 샘플된 RF 신호의 절대값을 계산한다. 지연기(1303_2)는 1 샘플링 클록동안 절대값 연산기(1303_1)의 출력을 지연시킨다.

감산기(1303_3)는 절대값 연산기(1303_1)의 출력으로부터 지연기(1303_2)의 출력을 감산한다. 증폭기(1303_4)는 소정의 인덱스로 감산기(1303_3)의 출력을 증폭한다. 증폭기(1303_4)의 출력은 인접하는 샘플된 RF 신호간의 위상 에러이다.

반복성 검사기(1304)는 싱크 패턴 판단기(1302)에 의해 상기 샘플된 RF 신호가 싱크 패턴이라는 판단이 반복적으로 수행되는 지를 검사한다. 즉, 반복성 검사기(1304)는 싱크 패턴 판단기(1302)에 래치된 복수개의 런-랭스에 대한 유사성 판단 결과와 래치된 복수개의 런-랭스의 합을 토대로 샘플된 RF 신호가 싱크 패턴이라는 판단이 2회 반복적으로 수행되는 지를 검사한다.

반복성 검사기(1304)는 2개의 가산기(1304_1, 1304_2), 2개의 비교기(1304_3, 1304_6), 2개의 논리곱 소자(1304_4, 1304_5), 최대값 레지스터(1304_7), 반복 카운터(repeating counter)(1304_8), 및 D 플립플롭(1304_9)을 포함한다.

가산기(1304_1)는 싱크 패턴 판단기(1302)에 포함되어 있는 첫 번째 D플립플롭(1302_2)에 래치된 값과 두 번째 D플립플롭(1302_3)에 래치된 값을 가산한다. 가산기(1304_2)는 가산기(1304_1)에서 가산된 값과 싱크 패턴 판단기(1302)에 포함되어 있는 세 번째 D플립플롭(1302_4)에 래치된 값과 네 번째 D플립플롭(1302_5)에 래치된 값을 가산한다. 따라서, 현재 입력되는 샘플된 RF 신호가 싱크 패턴이면, 가산기(1304_2)에서 출력되는 값은 최대 값이 되고, 가산기(1304_1)의 출력은 도 9의 싱크 패턴에서 중앙에 위치한 제로 크로싱 포인트의 위치(901) 값이 된다.

비교기(1304_3)는 가산기(1304_2)의 출력과 D플립플롭(1304_9)에 래치되어 있는 이전의 최대값을 비교하여 가산기(1304_2)에서 출력된 값과 D플립플롭(1304_9)에 래치된 값이 동일한지를 판단한다. 만약 가산기(1304_2)에서 출력된 값 과 D플립플롭(1304_9)에 래치된 값이 동일하면, 싱크 패턴이 반복적으로 검출된 것을 나타내는 신호를 출력한다. 이에 따라 논리곱 소자(1304_4)는 가산기(1304_2)의 출력값과 D플립플롭(1304_9)에 래치된 최대값이 동일하다는 것을 나타내기 위해 1을 출력하게 된다.

이러한 반복성을 체크하기 위하여 가산기(1304_2), 비교기(1304_6), 논리곱 소자(1304_5), 최대값 레지스터(1304_7)는 싱크 패턴 판단기(1302)에 구비되어 있는 4개의 D플립플롭들(1302_2~1302_5)에서 출력되는 값의 합중 최대값을 저장하는 최대값 레지스터로서 동작한다.

반복 카운터(1304_8)는 최대값 레지스터(1304_7)와 D플립플롭(1304_9)을 업데이트 하는 샘플링 클록 주파수 분배기로서 동작한다. D플립플롭(1304_9)에 래치된 최대값은 가산기(1304_2)의 출력과 비교하기 위해 사용될 수 있다.

위상 에러 생성기(1305)는 반복성 검사기(1304)에 의해 샘플된 RF 신호가 싱크 패턴이라는 판단이 반복적으로 수행된 것으로 검사되면, 제로 크로싱 포인트에 동기되어 절대차 검출기(1303)에서 검출된 두 샘플된 RF 신호간의 절대 차를 샘플된 RF 신호와 제로 크로싱 포인트간의 위상 에러로서 생성한다.

위상 에러 생성기(1305)는 4개의 D플립플롭(1305_1~1305_4)으로 구성된다. 3개의 D플립플롭(1305_1~1305_3)은 제로 크로싱 포인트 검출기(1301)에 포함되어 있는 XOR(1301_3)의 출력이 라이징 에지일 때 트리거되어 절대차 검출기(1303)에서 검출되는 절대차를 순차적으로 래치한다.

따라서, 도 9의 싱크 패턴에 해당되는 4개의 9T 런-랭스가 싱크 패턴 판단기 (1302)에 포함되어 있는 D플립플롭(1302_2∼1302_5)에 래치될 때, D플립플롭(1305_3)에 래치된 값은 도 9의 싱크 패턴의 중앙 제로 크로싱 포인트에서의 위상 에러가 된다. D플립플롭(1305_4)은 D플립플롭(1305_3)으로부터 전송된 절대차를 래치하고 있다가 반복성 검사기(1304)내의 논리곱 소자(1304_3)의 출력에 의해 동기되어 래치된 절대차를 위상 에러로서 출력한다. D플립플롭(1305_4)에서 출력되는 위상 에러는 입력되는 샘플된 RF 신호와 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러이다.

싱크 패턴 검출 신호 생성부(1306)는 반복성 검사기(1304)에 의해 상기 판단이 반복적으로 수행된 것으로 검사되면, 싱크 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정 수의 샘플링 클록이 지연된 시점에서 싱크 패턴 검출 신호를 생성한다.

따라서, 싱크 패턴 검출 신호 생성부(1306)에 포함되는 감산기(1306_1), 다운 카운터(1306_2), 논리곱 소자(1306_3), 지연기(1306_4), 및 논리곱 소자(1306_5)들은 지연 메카니즘을 갖는다.

즉, 감산기(1306_1)는 반복성 검사기(1304)에 포함되어 있는 가산기(1304_1)의 출력으로부터 제 1 소정수를 감산한다. 제 1 소정수는 상수로서, 도 9에 정의된 제 1 소정수의 샘플링 클록에 상당한다.

다운 카운터(1306_2)는 반복성 검사기(1304)의 논리곱 소자(1304_3)의 출력에 따라 감산기(1306_1)의 출력을 로드하고, 논리곱 소자(1306_3)의 출력에 동기되어 다운 카운트를 수행한다. 논리곱 소자(1306_3)는 다운 카운터(1306_2)의 출력과 샘플링 클록을 논리곱하여 다운 카운터(1306_2)의 클럭단자로 제공한다. 지연기(1306_4)는 다운 카운터(1306_2)의 다운 카운트 값을 1 샘플링 클록 지연한다. 논리곱 소자(1306_5)는 다운 카운터(1306_2)의 출력과 지연기(1306_4)의 출력을 인버트한 값을 논리곱하여 출력한다. 논리곱 소자(1306_5)의 출력은 싱크 패턴 검출 신호이다.

도 13에 도시된 D플립플롭 및 비교기들의 수는 검출하고자 하는 싱크 패턴에 따라 변경될 수 있다.

도 12에 도시된 LPF(1203)는 싱크 패턴 검출 신호 및 위상 에러 생성부(1202)로부터 출력되는 싱크 패턴 검출 신호에 의해 동기되어 싱크 패턴 검출 신호 및 위상 에러 생성부(1202)로부터 출력되는 위상 에러를 저역 필터링하여 위상 에러의 저주파수 성분(low frequency component)을 검출하고, 출력한다.

주파수 에러 검출기(1204)는 싱크 패턴 검출 신호 및 위상 에러 생성부(1202)로부터 출력되는 싱크 패턴 검출 신호의 주기동안 샘플링 클록을 카운트한 값과 제 2 소정 수간의 차를 검출하고, 검출된 차를 RF 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 출력한다. 제 2 소정 수는 싱크 패턴의 주기동안 발생될 샘플링 클록의 수로서 고정된 값이다.

주파수 에러 검출기(1204)는 도 14에 도시된 바와 같이 구성될 수 있다. 도 14를 참조하면, 주파수 에러 검출기(1204)는 업 카운터(1401), D플립플롭(1402), 감산기(1403), 및 프로텍터(protector)(1404)를 포함한다.

업카운터(1401)는 입력되는 싱크 패턴 검출 신호에 의해 카운트 값이 리셋되 고, 샘플링 클록에 의해 업 카운트한다. 카운트 값은 D플립플롭(1402)에 저장된다. 업카운터(1401), D플립플롭(1402), 및 감산기(1403)는 도 11의 카운터(1101), D플립플롭(1102), 및 감산기(1103)와 동일하게 동작한다.

프로텍터(1404)는 감산기(1403)에서 검출된 주파수 에러가 소정 범위내에 존재할 때, 감산기(1403)에서 검출된 주파수 에러를 주파수 에러로서 출력시키고, 검출된 주파수 에러가 상기 소정 범위내에 존재하지 않으면, 위상 락킹 실패로부터 위상 동기 루프 회로를 보호하기 위하여 감산기(1403)에서 검출된 주파수 에러를 출력하지 않고, "0"을 출력한다.

도 12의 적분기(1205)는 싱크 패턴 검출 신호 및 위상 에러 생성부(1202)로부터 전송되는 싱크 패턴 검출 신호에 동기되어 주파수 에러 검출기(1204)로부터 출력되는 주파수 에러를 적분하고, 적분된 주파수 에러를 샘플링 클록 생성부(1210)로 제공한다.

샘플링 클록 생성부(1210)는 가산기(1211), DAC(1212), 및 VCO(1213)를 포함한다. 가산기(1211), DAC(1212), 및 VCO(1213)는 도 10의 가산기(1012), DAC(1013), 및 VCO(1014)와 같다. 도 12의 LPF(1203)는 도 10의 LPF(1011)와 같이 샘플링 클록 생성부(1210)에 포함되도록 정의될 수 있다. 반대로, 도 10의 LPF(1011)는 도 12의 LPF(1203)와 같이 샘플링 클록 생성부(1210)에 포함되지 않는 것으로 정의될 수 있다. 이와 같이 샘플링 클록 생성부(1210)는 위상 에러의 저주파 성분과 주파수 에러를 가산한 결과를 이용하여 샘플링 클록을 생성한다.

도 15는 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 회로의 기능 블 록도이다. 도 15를 참조하면, 위상 동기 루프 회로는 ADC(1501), 싱크 패턴 검출 신호 및 위상 에러 생성부(1502), LPF(1503), 주파수 에러 검출기(1504), 모드 제어부(1505), 멀티플렉서(1506), 적분기(1507), 및 샘플링 클록 생성부(1510)를 포함한다.

도 15에 도시된 위상 동기 루프 회로는 위상 동기 루프 회로의 동작 모드를 주파수 인입 처리 모드(frequency pulling-in processing mode)와 위상 락킹 처리 모드를 구분하여 동작하는 것이 도 12와 상이하다. 즉, 도 15는 위상 동기 루프 회로의 동작 모드를 주파수 인입 처리 모드를 수행한 후, 위상 락킹 처리 모드를 수행하도록 동작한다.

이를 위하여 도 15에 도시된 위상 동기 루프 회로는 모드 제어부(1505)와 멀티플렉서(1506)를 이용하여 주파수 인입 처리 모드와 위상 락킹 처리 모드를 전환시킨다.

즉, 모드 제어부(1505)는 주파수 에러 검출기(1504)로부터 출력되는 주파수 에러의 값이 논-제로(Non-zero)이면, 싱크 패턴 검출 신호 및 위상 에러 생성부(1502)로부터 출력되는 싱크 패턴 검출 신호에 의해 동기되어 위상 동기 루프 회로가 주파수 인입 처리 모드로 동작되도록 LPF(1503)를 클리어시키면서 주파수 에러가 적분기(1507)를 통해 샘플링 클록 생성부(1510)로 전송되도록 한다.

주파수 에러 검출기(1504)로부터 출력되는 주파수 에러의 값이 제로이면, 상기 위상 동기 루프 회로가 위상 락킹 처리 모드로 동작되도록 LPF(1503)의 클리어를 해제하여 LPF(1503)로부터 위상 에러가 출력되도록 한다.

이와 같이 모드 제어부(1506)는 주파수 에러의 값에 따라 도 15에 도시된 위상 동기 루프 회로를 주파수 인입 처리 모드와 위상 락킹 처리 모드중 하나로 운영되도록 LPF(1503)의 동작과 상기 주파수 에러의 전송여부를 제어한다.

샘플링 클록 생성부(1510)는 적분기(1507)로부터 제공되는 주파수 에러에 LPF(1503)로부터 전송되는 위상 에러를 가산하여 샘플링 클록을 생성한다.

모드 제어부(1505)는 스위치로 구성될 수 있다.

멀티플렉서(1506)는 모드 제어부(1505)에 의해 제어되어 주파수 에러 검출기(1504)에서 출력되는 주파수 에러와 0중 하나를 선택하여 적분기(1507)로 전송한다.

적분기(1507)는 싱크 패턴 검출 신호 및 위상 에러 생성부(1502)로부터 출력되는 싱크 패턴 검출 신호에 동기되어 멀티플렉서(1506)로부터 출력되는 신호를 적분하여 샘플링 클록 생성부(1510)로 전송한다.

위상 동기 루프 제어 기능을 갖는 시스템(이하 시스템이라 약함)에서 위상 동기 루프 제어에 따라 출력되는 샘플링 클록을 토대로 입력되는 신호를 샘플링한다(1601). 샘플링은 도 7의 샘플러(701) 또는 도 12의 ADC(1201)과 같이 수행할 수 있다.

상기 시스템은 샘플된 입력 신호가 소정 패턴이면, 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 샘플된 입력 신호와 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성한다(1602). 상기 소정 패턴은 도 7에서 정의한 소정 패턴과 같다.

즉, 상기 시스템은 도 17에 도시된 바와 같이 패턴 검출 신호 및 위상 에러를 생성할 수 있다. 도 17은 도 16에 도시된 제 1602 단계의 상세 동작 흐름도이다.

도 17을 참조하면, 시스템은 먼저, 샘플된 입력신호로부터 제로 크로싱 포인트를 검출한다(1701). 검출된 제로 크로싱 포인트에 따라 샘플링 클록을 카운트하여 샘플된 입력신호가 상기 소정 패턴인지를 판단한다(1702).

상기 시스템은 샘플된 입력 신호간의 절대차를 검출한다(1703). 즉, 인접한 샘플된 입력신호의 절대값을 구하고, 구해진 절대값간의 차를 검출한다. 그 다음 시스템은 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행되는 지를 검사한다(1704).

시스템은 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행된 것으로 검사되면, 검출된 절대차를 샘플된 입력 신호와 입력신호의 제로 크로싱 포인트간의 위상 에러로서 생성한다(1705).

그 다음, 시스템은 소정 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정수의 샘플링 클록이 지연된 시점에서 패턴 검출 신호를 생성한다(1706). 제 1 소정수는 도 8에서의 제 1 소정수와 같다.

시스템은 소정 패턴이란 판단이 반복적으로 수행되지 않은 것으로 판단되면, 대기상태를 유지한다(1704).

도 18은 본 발명의 또 다른 실시 예에 따른 위상 동기 루프 제어 방법의 동작 흐름도이다. 도 18은 도 16에 제시된 방법에서 주파수 에러 생성 단계를 더 포함한 위상 동기 루프 제어 방법이다.

즉, 시스템은 1801 및 1802 단계를 통해 도 16에서 설명한 바와 같이 패턴 검출 신호와 위상 에러를 생성한 후, 패턴 검출 신호의 주기동안 샘플링 클록을 카운트한 값과 제 2 소정 수간의 차를 입력되는 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 검출한다(1803). 제 2 소정 수는 도 10에서 정의된 제 2 소정 수와 같이 고정된 값을 갖는다.

이에 따라 시스템은 제 1804 단계에서 제 1802 단계에서 생성된 위상 에러와 제 1803 단계에서 생성된 주파수 에러를 가산한 결과를 이용하여 샘플링 클록을 생성한다.

본원 발명에 따른 위상 동기 루프 제어 방법을 수행하기 위한 프로그램은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

상술한 바와 같이 본 발명은 높은 ISI 조건을 갖는 고밀도 광 디스크 재생 시스템에 있어서 싱크 패턴과 같은 소정의 균일한 분포 패턴을 토대로 RF 신호의 위상 에러 및 주파수 에러를 검출함으로써, 높은 ISI 조건에서도 ISI에 영향을 받지 않으면서 RF 신호의 위상 락킹(phase locking)을 빠르고 안정되게 수행할 수 있어 높은 ISI 조건을 갖는 고밀도 광 디스크 재생 시스템에서 안정된 데이터 재생을 기대할 수 있다.

Claims

위상 동기 루프 회로에 있어서,

상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력 신호를 샘플링하는 샘플러;

상기 샘플러로부터 출력되는 샘플된 입력 신호가 소정 패턴이면, 상기 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 상기 샘플된 입력 신호와 상기 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 패턴 검출 신호 및 위상 에러 생성부; 및

상기 패턴 검출 신호와 상기 위상 에러를 토대로 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하고,

상기 소정 패턴은 싱크 패턴인 것을 특징으로 하는 위상 동기 루프 회로.
제 1 항에 있어서, 상기 패턴 검출 신호 및 위상 에러 생성부는,

상기 샘플된 입력 신호로부터 제로 크로싱 포인트를 검출하는 제로 크로싱 포인트 검출기;

상기 제로 크로싱 포인트 검출기에서 검출된 제로 크로싱 포인트에 따라 리셋되고, 상기 샘플링 클록을 카운트한 값을 이용하여 상기 샘플된 입력 신호가 상기 소정 패턴인지 여부를 판단하는 패턴 판단기;

상기 샘플된 입력 신호간의 절대차를 검출하는 절대차 검출기;

상기 패턴 판단기의 출력신호와 상기 패턴 판단기에 래치된 카운트 값을 이용하여 상기 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행되는지를 검사하는 반복성 검사기;

상기 반복성 검사기에 의해 상기 판단이 반복적으로 수행된 것으로 검사되면, 상기 제로 크로싱 포인트 검출기에서 검출된 제로 크로싱 포인트에 동기되어 상기 절대차 검출기에서 검출된 절대차를 상기 샘플된 입력 신호와 상기 제로 크로싱 포인트간의 위상 에러로서 생성하는 위상 에러 생성기; 및

상기 반복성 검사기에 의해 상기 판단이 반복적으로 수행된 것으로 검사되면, 상기 소정 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정수의 샘플링 클록이 지연된 시점에서 상기 패턴 검출 신호를 생성하는 패턴 검출 신호 생성부를 포함하고,

상기 제 1 소정수는 상수인 것을 특징으로 하는 위상 동기 루프 회로.
삭제
제 1 항 또는 제 2 항에 있어서, 상기 위상 동기 루프 회로는,

상기 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 제 2 소정 수간의 차를 상기 입력 신호의 주파수와 상기 샘플링 클록의 주파수간의 주파수 에러로서 검출하는 주파수 에러 검출기를 더 포함하고,

상기 샘플링 클록 생성부는 상기 주파수 에러와 상기 위상 에러를 가산하는 가산기를 더 포함하고,

상기 제 2 소정 수는 상기 소정 패턴의 주기동안 발생될 샘플링 클록의 수인 것을 특징으로 하는 위상 동기 루프 회로.
위상 동기 루프 회로에 있어서,

상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력되는 RF 신호를 샘플링하여 출력하는 아날로그/디지털 컨버터;

상기 아날로그/디지털 컨버터부터 출력되는 샘플된 RF 신호가 싱크 패턴이면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호와 상기 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부;

상기 싱크 패턴 검출 신호에 의해 동기되어 상기 위상 에러의 저주파수 성분을 검출하여 출력하는 저역 필터;

상기 싱크 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 소정 수간의 차를 상기 RF 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 출력하는 주파수 에러 검출기; 및

상기 위상 에러의 저주파수 성분과 상기 주파수 에러를 가산한 결과를 이용하여 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하는 위상 동기 루프 회로.
제 5 항에 있어서, 상기 싱크 패턴 검출 신호 및 위상 에러 생성부는,

상기 샘플된 RF신호로부터 제로 크로싱 포인트를 검출하는 제로 크로싱 포인트 검출기;

상기 제로 크로싱 포인트 검출기에서 검출된 제로 크로싱 포인트에 따라 리셋되고, 상기 샘플링 클록을 카운트한 값을 이용하여 상기 샘플된 RF신호가 상기 싱크 패턴인지 여부를 판단하는 싱크 패턴 판단기;

상기 샘플된 RF 신호간의 절대차를 검출하는 절대차 검출기;

상기 패턴 판단기의 출력신호와 상기 패턴 판단기에 래치된 카운트 값을 이용하여 상기 샘플된 입력 신호가 소정 패턴이라는 판단이 반복적으로 수행되는지를 검사하는 반복성 검사기;

상기 반복성 검사기에 의해 상기 판단이 반복적으로 수행된 것으로 검사되면, 상기 제로 크로싱 포인트에 동기되어 상기 절대차 검출기에서 검출된 절대차를 상기 샘플된 RF 신호와 상기 제로 크로싱 포인트간의 위상 에러로서 생성하는 위상 에러 생성기; 및

상기 반복성 검사기에 의해 상기 판단이 반복적으로 수행된 것으로 검사되면, 상기 싱크 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정 수의 샘플링 클록이 지연된 시점에서 상기 싱크 패턴 검출 신호를 생성하는 싱크 패턴 검출 신호 생성부를 포함하고,

상기 제 1 소정 수는 상수이고, 상기 주파수 에러 검출기에서의 상기 소정 수는 제 2 소정 수이고, 상기 제 2 소정 수는 상기 싱크 패턴의 주기동안 발생될 샘플링 클록의 수인 것을 특징으로 하는 위상 동기 루프 회로.
제 5 항 또는 제 6 항에 있어서, 상기 위상 동기 루프 회로는,

상기 싱크 패턴 검출 신호에 의해 동기되어 상기 주파수 에러를 적분하고, 상기 적분된 주파수 에러를 상기 샘플링 클록 생성부로 제공하는 적분기를 더 포함하는 위상 동기 루프 회로.
제 5 항 또는 제 6 항에 있어서, 상기 주파수 에러 검출기는 상기 검출된 주파수 에러가 소정 범위내에 존재할 때, 상기 검출된 주파수 에러를 상기 주파수 에러로서 출력시키는 프로텍터를 더 포함하는 위상 동기 루프 회로.
위상 동기 루프 회로에 있어서,

상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 입력되는 RF 신호를 샘플링하여 출력하는 아날로그/디지털 컨버터;

상기 아날로그/디지털 컨버터부터 출력되는 샘플된 RF 신호가 싱크 패턴이면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호와 상기 입력되는 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부;

상기 싱크 패턴 검출 신호에 의해 동기되어 상기 위상 에러의 저주파수 성분을 검출하여 출력하는 저역 필터;

상기 싱크 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 소정 수간의 차를 상기 RF 신호의 주파수와 샘플링 클록의 주파수간의 주파수 에러로서 출력하는 주파수 에러 검출기;

상기 위상 에러의 저주파수 성분과 상기 주파수 에러를 가산한 결과를 이용하여 상기 샘플링 클록을 생성하는 샘플링 클록 생성부;

상기 주파수 에러의 값에 따라 상기 위상 동기 루프 회로를 주파수 인입 처리 모드와 위상 락킹 처리 모드중 하나로 운영되도록 상기 저역 필터의 동작과 상기 주파수 에러의 전송여부를 제어하는 모드 제어부를 더 포함하는 위상 동기 루프 회로.
제 9 항에 있어서, 상기 위상 동기 루프 회로는,

상기 모드 제어부에 의해 제어되어 상기 주파수 에러 검출기에서 출력되는 주파수 에러와 0중 하나를 선택하여 전송하는 멀티플렉서; 및

상기 싱크 패턴 검출 신호에 동기되어 상기 멀티플렉서로부터 출력되는 신호를 적분하여 상기 샘플링 클록 생성부로 전송하는 적분기를 더 포함하는 위상 동기 루프 회로.
광 디스크 재생 시스템에 구비된 위상 동기 루프 회로에 있어서,

상기 위상 동기 루프 회로에서 출력되는 샘플링 클록에 따라 상기 광 디스크 재생 시스템에 로딩된 디스크로부터 리드된 RF 신호를 샘플링하는 아날로그/디지털 컨버터;

상기 아날로그/디지털 컨터버로부터 출력되는 샘플된 RF 신호를 토대로 싱크 패턴이 검출되면, 상기 싱크 패턴의 검출을 나타내는 싱크 패턴 검출 신호를 생성하면서 상기 샘플된 RF 신호를 토대로 상기 샘플된 RF 신호와 상기 RF 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 싱크 패턴 검출 신호 및 위상 에러 생성부; 및

상기 싱크 패턴 검출 신호와 위상 에러를 토대로 상기 샘플링 클록을 생성하는 샘플링 클록 생성부를 포함하는 위상 동기 루프 회로.
제 11 항에 있어서, 상기 위상 동기 루프 회로는,

상기 싱크 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 소정 수간의 차를 상기 RF신호의 주파수와 상기 샘플링 클록의 주파수간의 주파수 에러로서 검출하는 주파수 에러 검출기를 더 포함하고,

상기 샘플링 클록 생성부는 상기 주파수 에러와 상기 위상 에러를 가산하는 가산기를 포함하고,

상기 소정 수는 상기 싱크 패턴 주기동안 발생될 샘플링 클록의 수인 것을 특징으로 하는 위상 동기 루프 회로.
삭제
위상 동기 루프 제어 방법에 있어서,

상기 위상 동기 루프 제어에 따라 출력되는 샘플링 클록을 토대로 입력되는 신호를 샘플링하는 단계;

상기 샘플된 입력 신호가 소정 패턴이면, 상기 소정 패턴의 검출을 나타내는 패턴 검출 신호를 생성하면서 상기 샘플된 입력 신호와 상기 입력 신호의 제로 크로싱 포인트간의 위상 에러를 검출하여 생성하는 단계; 및

상기 패턴 검출 신호와 위상 에러를 토대로 상기 샘플링 클록을 생성하는 단계를 포함하고,

상기 소정 패턴은 싱크 패턴인 것을 특징으로 하는 위상 동기 루프 제어 방법.
제 14 항에 있어서, 상기 패턴 검출 신호 생성 및 위상 에러 생성 단계는,

상기 샘플된 입력신호로부터 제로 크로싱 포인트를 검출하는 단계;

상기 검출된 제로 크로싱 포인트에 따라 상기 샘플링 클록을 카운트하여 상기 샘플된 입력신호가 상기 소정 패턴인지를 판단하는 단계;

상기 샘플된 입력 신호간의 절대차를 검출하는 단계;

상기 샘플된 입력 신호가 소정 패턴이라는 판단이 반복 수행되는지를 검사하는 단계;

상기 샘플된 입력 신호가 소정 패턴이라는 판단이 반복 수행된 것으로 검사되면, 상기 검출된 절대차를 상기 샘플된 입력 신호와 상기 입력신호의 제로 크로싱 포인트간의 위상 에러로서 생성하는 단계;

상기 샘플된 입력 신호가 소정 패턴이라는 판단이 반복 수행된 것으로 검사되면, 상기 소정 패턴의 중앙에 위치한 제로 크로싱 포인트로부터 제 1 소정수의 샘플링 클록이 지연된 시점에서 상기 패턴 검출 신호를 생성하는 단계를 포함하고,

상기 제 1 소정 수는 상수인 것을 특징으로 하는 위상 동기 루프 제어 방법.
제 14 항에 있어서, 상기 위상 동기 루프 제어 방법은,

상기 패턴 검출 신호의 주기동안 상기 샘플링 클록을 카운트한 값과 제 2 소정 수간의 차를 상기 입력되는 신호의 주파수와 상기 샘플링 클록의 주파수간의 주파수 에러로서 검출하는 단계;

상기 샘플링 클록 생성 단계는 상기 위상 에러에 상기 주파수 에러를 가산하는 단계를 포함하고,

상기 제 2 소정 수는 상기 소정 패턴 주기동안 발생될 샘플링 클록의 수인 것을 특징으로 하고,

상기 샘플링 클록 생성 단계는 상기 가산한 결과를 이용하여 상기 샘플링 클록을 생성하는 것을 특징으로 하는 위상 동기 루프 제어 방법.