KR100699851B1 - 트랙킹 신호 발생 장치 및 디지털 위상 제어기 - Google Patents

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Abstract

트랙킹 신호 발생 장치가 개시된다. 본 발명의 실시예에 따른 트랙킹 신호 발생장치는 광 검출기, 비교부, 위상 검출기 및 디지털 위상 제어기를 구비한다. 상기 광 검출기는 광 저장 매체로부터 반사되는 광 신호를 검출하며, 비교부는 상기 광 검출기로부터 출력되는 정현파 신호들을 기준 값과 비교하여 구형파 신호들을 발생시킨다. 상기 위상 검출기는 상기 구형파 신호들 사이의 위상 차이에 대한 정보를 가지는 업 신호 및 다운 신호를 발생한다. 상기 디지털 위상 제어기는 상기 위상 검출기에 입력되는 신호들 중에서 하나가 기준 시간 이상 일정한 논리 레벨로 유지되면, 소정의 업 리미트 신호 및 다운 리미트 신호 사이의 위상 차이가 줄어들도록 상기 업 리미트 신호 또는 상기 다운 리미트 신호의 논리 레벨을 제어한다. 본 발명에 따른 트랙킹 신호 발생 장치는 광 재생 장치에서 광 기록 매체 상의 디펙(defect), 버스트 커팅 영역, 또는 시스템 초기 상태에 발생할 수 있는 트랙킹 에러 신호의 직류 성분에 대해서 안정적으로 트랙킹 서보 동작을 수행할 수 있는 장점이 있다.

Description

트랙킹 신호 발생 장치 및 디지털 위상 제어기{Apparatus for generating tracking signal, and digital phase controller}
도 1은 광 재생장치의 구성을 개략적으로 보인 도면이다.
도 2는 도 1의 신호처리부를 나타내는 도면이다.
도 3은 본 발명의 트랙킹 신호 발생 장치를 보여주는 도면이다.
도 4는 도 3의 디지털 위상 제어기의 구조를 보여주는 도면이다.
도 5는 도 4의 디지털 위상 제어기의 동작을 설명하는 타이밍도이다.
본 발명은 광 재생 장치에 관한 것으로, 특히 CD(compact disc), DVD(digital versatile disc), BD(Blu-ray disc) 또는 HD(high definition)-DVD 등의 광 재생 장치의 특정 재생 구간에서 트랙킹 신호가 검출되지 않을 경우에도 안정적으로 트랙킹 신호를 발생시킬 수 있는 트랙킹 신호 발생 장치에 관한 것이다.
도 1은 광 재생장치의 구성을 개략적으로 보인 도면이다.
도 1을 참조하면, 광 재생 장치(10)는 광 정보 저장매체인 광디스크(100)를 회전시키기 위한 스핀들 모터(600)와, 상기 광디스크(100)의 반경 방향으로 이동 가능하게 설치되어 광디스크(100)에 기록된 정보를 재생하는 광 픽업(200)과, 스핀 들 모터(600)와 광 픽업(200)을 구동하기 위한 구동부(400)와, 광 픽업(200)의 광 검출기(미도시)의 검출신호를 이용하여, 트랙킹 신호를 포함하는 다양한 신호를 검출하기 위한 신호처리부(300)와, 상기 신호처리부(300)에서 검출된 신호를 이용하여 광 픽업(200)의 트랙킹 서보 동작을 제어하기 위한 제어부(500)를 구비한다.
여기서, 상기 광 픽업(200)을 이용하여 광 정보 저장매체로부터 데이터를 재생하는데 있어서, 트랙킹 신호의 검출은 안정된 서보 동작을 수행하는데 필수적이다.
일반적으로, DVD, BD, HD-DVD의 데이터 재생 시 신호대잡음비 및 CD와의 호환에 따른 트랙킹(tracking) 방식의 제약 등으로 피트(Pit)의 깊이를 1/4파장으로 하고 있다. 따라서, CD에서 주로 트랙킹 신호를 찾는데 사용되었던 푸시풀(push pull) 방법을 사용할 수 없어, 트랙킹 신호를 검출하기 위해 DPD(differential phase detection) 방법을 이용해야만 한다.
도 2는 도 1의 신호처리부를 나타내는 도면이다.
도 2를 참조하면, 신호처리부(300)는 광 검출기(301), 비교기들(303a, 303b, 303c, 303d), 위상 검출기들(304a, 304b) 및 적분기(305)를 구비한다.
도 2를 참조하여 DPD 방식의 트랙킹 신호 발생 방법을 설명하면, 먼저, 광 픽업(200)으로부터 입력된 광 검출기(301)의 신호들(A,B,C,D)은 증폭기(미도시)로 증폭된 후, 비교기(303a - 303d)로 입력된다. 비교기(303a - 303d)는 신호들(A,B,C,D)을 기준 값과 비교하여 구형파 신호(INA, INB, INC, IND)를 생성한다.
위상 검출기(304a, 304b)는 상기 생성된 구형파 신호들(INA, INB, INC, IND) 간의 위상 차, 즉 신호(INA)와 신호(INB)의 위상 차 및 신호(INC)와 신호(IND)의 위상 차를 검출한다. 적분기(305)는 상기 검출된 위상차를 적분하여 DPD 방식의 트랙킹 신호(DPD)를 발생시킨다.
여기서, 스위치(302)가 개방되어 있을 경우 4채널(channel), 스위치(302)가 닫혀 있을 경우 2채널 방식의 DPD 트랙킹 신호가 발생된다. DPD 방식의 트랙킹 신호 발생 방법에서, 각 신호의 위상을 비교하기 위해 사용된 위상 검출기(304a, 304b)는 SR 래치(latch) 방식과 D 플립플롭(flip flop) 방식이 사용된다. 이러한 방식의 위상 검출기는 입력신호가 펄스(pulse) 형태인 경우에는 정상동작을 한다.
그러나, 신호들(INA, INB, INC, IND)이 직류인 경우, 즉 위상 검출기(304)의 입력이 하이(high)나 로우(low) 레벨의 일정한 레벨인 경우에는 신호들(INA, INB, INC, IND)의 이전 상태에 따라 위상 검출기(304)의 출력이 표 1과 같이 고정된다. 위상 검출기(304)가 D 플립플롭 방식의 경우 이전의 클락(clock)에서의 위상 검출기(304)의 입력 형태에 따라 위상 검출기(304)의 출력이 고정되므로 출력 값을 예상할 수 없어 광 재생장치의 안정성이 나빠진다.
INA INB D 플립플롭 SR 래치
UP DOWN UP DOWN
low low - - low Low
low high - - high Low
high low - - low High
high high - - low Low
위상 검출기(304a, 304b)의 입력이 직류가 되어 광 재생장치의 트랙킹 서보 동작이 불안정하게 되는 경우는 시스템의 초기 상태와, 디스크의 디펙(defect) 영역, 디스크의 버스트 커팅 영역(Burst Cutting Area) 등에서 발생된다.
디스크의 버스트 커팅 영역(Burst Cutting Area)은 저작권 보호, 시리얼 번호(serial number) 등을 위해 디스크 내주에 만들어 놓은 영역이다. 이들 영역에서는 트랙킹 신호가 발생되지 않거나 또는 아주 작아서 위상 검출기(304a, 304b)의 입력이 직류 성분이 되어 광 재생장치의 트랙킹 서보 동작이 불안정하게 된다.
이와 같은 문제를 해결하기 위해 종래에는 광 재생장치의 초기 상태에 오프셋(offset)을 조절하거나, 디펙(defect) 발생 시 서보 홀드 필터(servo hold filter)를 사용하여 이전 제어기의 출력을 홀드(hold)하여 트랙킹 서보 동작이 불안정해지는 것을 방지하였다.
그러나, 이러한 방법은 디펙 홀드(defect hold)를 서보(servo)에 의해 제어할 때 생기는 시간 지연에 의해 문제가 될 수 있으며, 또한 BCA(Burst Cutting Area) 영역에서는 트랙 정보 및 영역 정보를 얻을 수 있는 방법이 없어 트랙킹 서보 동작이 불안정하게 되어 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 광 재생장치의 특정 재생 구간에서 재생 정보가 검출되지 않을 경우에도 안정적으로 트랙킹 신호를 발생시킬 수 있는 트랙킹 신호 발생 장치에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 트랙킹 신호 발생장치는 광 검출기, 비교부, 위상 검출기 및 디지털 위상 제어기를 구비한다. 상기 광 검출기는 광 저장 매체로부터 반사되는 광 신호를 검출하며, 비교부는 상기 광 검출기로부터 출력되는 정현파 신호들을 기준 값과 비교하여 구형파 신호들을 발생시킨다.
상기 위상 검출기는 상기 구형파 신호들 사이의 위상 차이에 대한 정보를 가지는 업 신호 및 다운 신호를 발생한다. 상기 디지털 위상 제어기는 상기 위상 검출기에 입력되는 신호들 중에서 하나가 기준 시간 이상 일정한 논리 레벨로 유지되면, 소정의 업 리미트 신호 및 다운 리미트 신호 사이의 위상 차이가 줄어들도록 상기 업 리미트 신호 또는 상기 다운 리미트 신호의 논리 레벨을 제어한다.
바람직하게는, 상기 디지털 위상 제어기는 상기 위상 검출기에 입력되는 신호들이 상기 기준 시간 이내에서 일정한 논리 레벨로 유지되는 경우에는 상기 업 신호 및 상기 다운 신호와 동일한 파형을 가지는 상기 업 리미트 신호 및 상기 다운 리미트 신호를 출력한다.
또한, 상기 디지털 위상 제어기는 클럭 신호 및 제 1 제어 신호에 응답하여 상기 기준 시간을 결정하며, 상기 업 신호 및 상기 다운 신호중에서 하나가 상기 기준 시간 이상 일정한 논리 레벨로 유지되는 경우 제 2 제어 신호를 제 1 레벨로 출력하는 기준 시간 결정부, 그리고 상기 업 신호 및 상기 다운 신호를 배타적 논리합 하여 상기 기준 시간 결정부로 인가하며, 상기 제 2 제어 신호에 응답하여 상기 업 리미트 신호 및 상기 다운 리미트 신호를 발생하는 제어부를 구비한다.
바람직하게는, 상기 제어부는 상기 업 신호 및 상기 다운 신호를 배타적 논리합하여 상기 기준 시간 결정부로 인가하는 배타적 논리합 게이트, 상기 제 2 제어 신호 및 상기 업 신호를 논리곱하여 상기 업 리미트 신호를 발생하는 제 1 논리곱 수단, 상기 제 2 제어 신호 및 상기 다운 신호를 논리곱하여 상기 다운 리미트 신호를 발생하는 제 2 논리곱 수단을 구비한다.
상기 기준 시간 결정부는 상기 클럭 신호에 동기되고 상기 배타적 논리합 게이트의 출력을 각각 리셋 단자로 수신하며 직렬 연결되는 복수개의 플립플롭들, 상기 플립플롭들 중에서 마지막 플립플롭의 출력을 반전시켜 상기 제 2 제어 신호로서 발생하는 인버터를 구비하고, 상기 플립플롭들 중에서 첫번째 플립플롭의 입력단으로 상기 제 1 제어 신호가 입력되며, 상기 기준 시간은 상기 플립플롭들의 수에 의하여 결정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 디지털 위상 제어기는 기준 시간 결정부 및 제어부를 구비한다. 상기 기준 시간 결정부는 클럭 신호 및 제 1 제어 신호에 응답하여 기준 시간을 결정하며, 소정의 업 신호 및 다운 신호중에서 하나가 상기 기준 시간 이상 일정한 논리 레벨로 유지되는 경우 제 2 제어 신호를 제 1 레벨로 출력한다.
제어부는 상기 업 신호 및 상기 다운 신호를 배타적 논리합 하여 상기 기준 시간 결정부로 인가하며, 상기 제 2 제어 신호에 응답하여 소정의 업 리미트 신호 및 다운 리미트 신호를 발생한다. 바람직하게는, 상기 제어부는 상기 업 신호 및 상기 다운 신호 중에서 하나가 상기 기준 시간 이내에서 일정한 논리 레벨로 유지 되는 경우에는 상기 업 신호 및 상기 다운 신호와 동일한 파형을 가지는 상기 업 리미트 신호 및 상기 다운 리미트 신호를 출력한다.
상기 제어부는, 배타적 논리합 게이트, 제 1 논리곱 수단 및 제 2 논리곱 수단을 구비한다. 상기 배타적 논리합 게이트는 상기 업 신호 및 상기 다운 신호를 배타적 논리합하여 상기 기준 시간 결정부로 인가한다. 제 1 논리곱 수단은 상기 제 2 제어 신호 및 상기 업 신호를 논리곱하여 상기 업 리미트 신호를 발생한다. 제 2 논리곱 수단은 상기 제 2 제어 신호 및 상기 다운 신호를 논리곱하여 상기 다운 리미트 신호를 발생한다.
바람직하게는, 상기 기준 시간 결정부는 복수개의 플립플롭들 및 인버터를 구비한다. 상기 복수개의 플립플롭들은 상기 클럭 신호에 동기되고 상기 배타적 논리합 게이트의 출력을 각각 리셋 단자로 수신하며 직렬 연결된다. 인버터는 상기 플립플롭들 중에서 마지막 플립플롭의 출력을 반전시켜 상기 제 2 제어 신호로서 발생한다.
상기 플립플롭들 중에서 첫번째 플립플롭의 입력단으로 상기 제 1 제어 신호가 입력되며, 상기 기준 시간은 상기 플립플롭들의 수에 의하여 결정된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 트랙킹 신호 발생 장치를 보여주는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 DPD(differential phase detection) 방식의 트랙킹 신호 발생 장치(310)는 광 검출기(301), 스위치(302), 비교부(303), 위상 검출기(304a, 304b), 디지털 위상 제어기(306a, 306b) 및 적분기(305)를 구비한다.
본 발명의 DPD 방식의 트랙킹 신호 발생 장치(310)는 먼저, 광 저장 매체(미도시)로부터 반사된 광 신호를 광 검출기(301)로 검출한다.
광 검출기(301)는 4분할 이다. 비교부(303)는 광 검출기(301)에서 출력되는 정현파 신호들(A,B,C,D)의 수와 동일한 수의 비교기들(303a~303d)을 구비한다.
광 검출기(301)에서 출력되는 정현파 신호들(A,B,C,D)은 비교부들(303a~303d))에 입력되어 기 설정된 기준 값과 비교되고 구형파 신호들(INA, INB, INC, IND)이 발생된다. 위상 검출기(304a, 304b)는 구형파 신호들(INA, INB, INC, IND) 중에서 2개의 신호들의 위상 차를 검출한다. 그리고, 상기 구형파 신호들(INA, INB, INC, IND) 사이의 위상 차이에 대한 정보를 가지는 업 신호 및 다운 신호를 발생한다.
위상 검출기(304a, 304b)에 입력되는 구형파 신호들(INA, INB, INC, IND)이 정상적인 펄스 형태의 신호인 경우는 위상 검출기(304a, 304b)의 출력 신호인 업 신호 및 다운 신호가 디지털 위상 제어기(306a, 306b)를 정상적으로 통과하지만, 위상 검출기(304 a, 304b)에 입력되는 구형파 신호들(INA, INB, INC, IND)이 디펙 (defect) 등에 의해 직류로 발생되는 경우에는 위상 검출기(304a, 304b)의 출력 신호인 업 신호 및 다운 신호가 디지털 위상 제어기(306a, 306b)에 의해 제한된다.
즉, 디지탈 위상 제어기(306a, 306b)는 위상 검출기(304a, 304b)에 입력되는 구형파 신호들(INA, INB, INC, IND) 중에서 하나가 기준 시간 이상 일정한 논리 레벨로 유지되면, 소정의 업 리미트 신호(미도시) 및 다운 리미트 신호(미도시) 사이의 위상 차이가 줄어들도록 상기 업 리미트 신호 또는 상기 다운 리미트 신호의 논리 레벨을 제어한다.
좀 더 설명하면, 디지털 위상 제어기(306a, 306b)는 위상 검출기(304a, 304b)에 입력되는 신호들이 기준 시간 이내에서 일정한 논리 레벨로 유지되는 경우에는 업 신호 및 다운 신호와 동일한 파형을 가지는 업 리미트 신호 및 다운 리미트 신호를 출력한다.
그 다음, 디지털 위상 제어기(306a, 306b)의 출력은 적분기(305)에 의해 적분되어 트랙킹 에러 신호(DPD)가 발생된다. 이 발생된 트랙킹 에러 신호(DPD)는 제어부(500)에 입력되어, 광 재생 장치에서 정보가 기록되어 있는 트랙(track)을 광 픽업(200)이 정확히 추종할 수 있도록 한다.
도 3에서 스위치(302)가 닫혀 있을 경우 트랙킹 신호 발생 장치(310)는 2채널이 되어 광 검출기(301)의 정현파 신호들(A,+,C)및 정현파 신호들(B+D)이 비교기(303a, 303b)로 입력되고, 스위치(302)가 열려 있을 경우 4채널이 되어 정현파 신호들(A, B, C, D) 각각이 비교기(303a, 303b, 303c, 303d)에 입력된다.
도 3에 도시된 본 발명의 디지털 위상 제어기(306a)는 클락 발생기(미도시) 및 D-플립플롭(flip flop)(미도시) 등의 능동소자(active element)들을 구비하며, 이는 디지털 위상 제어기(306a)가 캐패시터(capacitor), 디지털/아날로그 컨버터(digital-analog converter) 등의 수동 소자(passive element)들을 구비하는 경우 반도체 칩(chip) 크기가 매우 크게 되며, 또한 공정에 따른 변화도 매우 커 문제가 되기 때문이다. 도 4는 도 3의 디지털 위상 제어기의 구조를 설명하는 도면이다.
디지털 위상 제어기들(306a, 306b)의 구조가 동일하므로 설명의 편의를 위하여 디지털 위상 제어기(306a)를 이용하여 동작 및 구조를 설명한다.
도 4를 참조하면, 본 발명의 디지털 위상 제어기(306a)는 기준 시간 결정부(404) 및 제어부(407)를 구비한다.
기준 시간 결정부(404)는 클럭 신호(CLK) 및 제 1 제어 신호(VDD)에 응답하여 기준 시간을 결정하며, 업 신호(UPS) 및 다운 신호(DOWNS)중에서 하나가 기준 시간 이상 일정한 논리 레벨로 유지되는 경우 제 2 제어 신호(PD_LMT)를 제 1 레벨로 출력한다. 설명의 편의를 위하여 제 1 레벨은 로우 레벨인 것으로 설정한다. 그러나, 제 1 레벨이 반드시 로우 레벨에 한정되는 것이 아니라는 것은 당업자라면 이해할 수 있을 것이다.
제어부(407)는 업 신호(UPS) 및 다운 신호(DOWNS)를 배타적 논리합 하여 기준 시간 결정부(404)로 인가하며, 제 2 제어 신호(PD_LMT)에 응답하여 업 리미트 신호(UP_LMT) 및 다운 리미트 신호(DOWN_LMT)를 발생한다. 좀 더 설명하면, 상기 제어부(407)는 배타적 논리합 게이트(401), 제 1 및 제 2 논리곱 수단들(402, 403)을 구비한다.
배타적 논리합 게이트(401)는 업 신호(UPS) 및 다운 신호(DOWNS)를 배타적 논리합 하여 기준 시간 결정부(404)로 인가한다. 제 1 논리곱 수단(402)은 제 2 제어 신호(PD_LMT) 및 업 신호(UPS)를 논리곱 하여 업 리미트 신호(UP_LMT)를 발생한다. 제 2 논리곱 수단(403)은 제 2 제어 신호(PD_LMT) 및 다운 신호(DOWNS)를 논리곱 하여 다운 리미트 신호(DOWN_LMT)를 발생한다.
기준 시간 결정부(404)는 복수개의 플립플롭들(FF1~FF4)및 인버터(406)를 구비한다. 복수개의 플립플롭들(FF1~FF4)은 클럭 신호(CLK)에 동기되고 배타적 논리합 게이트(401)의 출력을 각각 리셋 단자(CLR)로 수신하며 직렬 연결된다.
플립플롭들(FF1~FF4) 중에서 첫번째 플립플롭(FF1)의 입력단(D)으로 제 1 제어 신호(VDD)가 입력되며, 기준 시간은 플립플롭들(FF1~FF4)의 수에 의하여 결정된다. 도 4에는 플립플롭이 4개만 도시되어 있으나 플립플롭의 수는 4개에 한정되는 것이 아니다.
또한, 플립플롭들(FF1~FF4)은 디-플립플롭(D-FLIP FLOP)이다. 인버터(406)는 플립플롭들(FF1~FF4) 중에서 마지막 플립플롭(FF4)의 출력을 반전시켜 제 2 제어 신호(PD_LMT)로서 발생한다.
도 5는 도 4의 디지털 위상 제어기의 동작을 설명하는 타이밍도이다.
이하, 도 4및 도 5를 참조하여 본 발명의 실시에에 따른 트래킹 신호 발생장치(310)의 동작이 설명된다.
위상 검출기(304a)로부터 출력된 업신호(UPS) 및 다운(DOWNS) 신호는 배타적 논리합 게이트 (401)에 입력되며 또한 제 1 및 제 2 논리곱 수단들(402, 403)의 일 입력 단에 각각 입력된다. 업 신호(UPS)및 다운 신호(DOWNS)는 비교기들(303a, 303b)에서 출력되는 구형파 신호들(INA, INB) 사이의 위상 차이에 관한 정보를 가지는 신호들이다.
배타적 논리합 수단(401)의 출력(EX_OUT)은 플립플롭들(FF1~FF4)의 리셋(reset) 단자(CLR)에 반전(inverting) 입력되고 클락 발생기(405)의 출력은 플립플롭들(FF1~FF4)의 클락 입력 단에 입력되며 제 1 제어 신호(VDD)는 플립플롭(FF1)의 입력단(D)에 입력된다.
제 1 제어 신호(VDD)는 제 2 레벨을 가지는 신호이다. 설명의 편의를 위하여 제 2 레벨은 하이 레벨인 것으로 설정한다. 그러나, 제 2 레벨이 반드시 하이 레벨에 한정되는 것이 아니라는 것은 당업자라면 이해할 수 있을 것이다.
플립플롭(FF4)의 출력은 인버터(inverter)(406)에 의해서 제 2 제어 신호(PD_LMT)로서 제 1 및 제 2 논리곱 수단(402, 403)의 일 입력 단에 입력된다. 여기서, 제 1 제어 신호(VDD)는 클락 발생기(405)의 주파수와 플립플롭들(FF1~FF4)의 수에 따라 결정되는 지연시간 만큼 지연된다.
위상 검출기(304a)의 입력(INA, INB)이 펄스 형태의 정상적인 신호들인 경우, 위상 검출기(304a)의 출력이 디지털 위상 제어기(306a)를 정상적으로 통과한다. 그러나, 광 저장 매체로부터 정보 재생 시, 트랙킹 서보 신호가 없거나 디펙(defect) 또는 버스트 커팅 영역(burst cutting area)에 의해 위상 검출기(304a)의 입력이 직류인 경우에는 위상 검출기(304a)의 업 신호(UPS) 및 다운 신호(DOWNS) 사이의 위상 차가 과도하게 커질 수 있다.
도 5를 참조하면, 구형파 신호들(INA, INB)의 위상 차가 업 신호(UPS)와 다운 신호(DOWNS)로서 발생된다. 위상 검출기(304a)의 회로 구성에 따라 업 신호(UPS) 또는 다운 신호(DOWNS)에 그 차이가 나타나고 나머지 하나의 신호는 로우 레벨로 발생된다.
도 5에서는 업 신호(UPS)에 구형파 신호들(INA, INB)의 위상 차가 나타나는 것으로 설명하고 있다. 즉, 구형파 신호(INA)가 구형파 신호(INB)보다 위상이 약간 앞서고 있으며 그 차이가 업 신호(UPS)로서 나타난다.
정상 동작 시에는 도 5의 리셋 단자(CLR) 파형에서 알 수 있듯이 리셋 단자(CLR)로 입력되는 신호가 하이 레벨이면 플립플롭들(FF1~FF4)은 리셋되고 제 1 제어 신호(VDD)가 플립플롭들(FF1~FF4)을 통과하지 못하여 플립플롭(FF4)의 출력(EX_LMT)은 로우 레벨이고 인버터에 의해 제 2 제어 신호(PD_LMT)는 하이 레벨로 유지된다.
또한, 리셋 단자(CLR)로 입력되는 신호가 로우 레벨이어서 플립플롭들(FF1~FF4)이 동작하더라도 제 1 제어 신호(VDD)가 플립플롭들(FF1~FF4)을 통과하기 전에 다시 리셋 단자(CLR)로 입력되는 신호가 하이 레벨로 되므로 플립플롭들(FF1~FF4)은 리셋 되고 제 2 제어 신호(PD_LMT)는 하이 레벨로 유지된다.
그런데, 광 저장 매체로부터 정보 재생 시 트랙킹 서보 신호가 없거나 디펙(defect) 또는 버스트 커팅 영역(burst cutting area)에서는 구형파 신호들(INA, INB) 중에서 하나의 신호가 기준 시간 이상 로우 레벨 또는 하이 레벨로 발생된다. 따라서, 업 신호(UPS)도 구형파 신호들(INA, INB)의 위상차이를 반영하여 계속 하 이 레벨로 발생된다.((ⅰ) 참조)
그러면, 제어부(407)의 배타적 논리합 게이트(401)로 입력되는 업 신호(UPS)와 다운 신호(DOWNS)의 논리 레벨이 각각 하이 레벨과 로우 레벨로 입력된다. 그러면, 배타적 논리합 게이트(401)의 출력(EX_OUT)은 하이 레벨로 출력되고 플립플롭들(FF1~FF4)의 리셋 단자(CLR)에는 반전된 값인 로우 레벨이 입력된다.
이 경우 플립플롭들(FF1~FF4)로 입력된 제 1 제어 신호(VDD)는 플립플롭들(FF1~FF4)의 개수와 클락 신호(CLK)의 주파수에 의해 결정되는 지연시간 만큼 지연된 후 인버터(406)에 의해서 반전되어 로우 레벨의 제 2 제어 신호(PD_LMT)로서 출력된다.
그리고, 제 2 제어 신호(PD_LMT)는 제 1 및 제 2 논리곱 수단들(402, 403)에 입력된다. 정상 동작시에는 업 리미트 신호(UP_LMT)는 도 5에서 알 수 있듯이 업 신호(UPS)와 동일한 파형을 가진다.
그러나, 제 1 논리곱 수단(402)은 업 신호(UPS)와 로우 레벨의 제 2 제어 신호(PD_LMT)를 논리곱 하여 업 리미트 신호(UP_LMT)를 로우 레벨로 발생시킨다.
즉, 디펙 영역 등에서 위상 검출기(304a)의 출력 신호들의 위상차가 계속해서 커짐으로 인하여 디지털 위상 제어기(306a)의 출력신호의 적분 값이 계속 커지는 문제를 방지하기 위해서 플립플롭들(FF1~FF4)에 의해서 정해지는 기준 시간 이상 업 신호(UPS) 또는 다운 신호(DOWNS)가 일정한 레벨로 유지되면 디지털 위상 제어기(306a)는 적분기(305)로 입력되는 디지털 위상 제어기(306a)의 출력 신호(도 4및 도 5의 실시예에서는 업 리미트 신호(UP_LMT))의 논리 레벨을 강제로 로우 레벨 로 천이시킨다.
따라서, 업 리미트 신호(UP_LMT)와 다운 리미트 신호(DOWN_LMT) 사이의 차이를 적분하는 적분기(305)의 출력, 즉 트래킹 신호(DPD)의 값이 작아지도록 한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 트랙킹 신호 발생 장치는 광 기록 매체 상의 디펙(defect), 버스트 커팅 영역, 또는 시스템 초기 상태에서 재생 정보가 없는경우 발생할 수 있는 트랙킹 신호의 직류 성분을 제거하여 안정적으로 트랙킹 서보 동작을 수행할 수 있는 장점이 있다.

Claims (17)

  1. 광 저장 매체로부터 반사되는 광 신호를 검출하는 광 검출기;
    상기 광 검출기로부터 출력되는 정현파 신호들을 기준 값과 비교하여 구형파 신호들을 발생시키는 비교부;
    상기 구형파 신호들 사이의 위상 차이에 대한 정보를 가지는 업 신호 및 다운 신호를 발생하는 위상 검출기; 및
    상기 위상 검출기에 입력되는 신호들 중에서 하나가 기준 시간 이상 일정한 논리 레벨로 유지되면, 소정의 업 리미트 신호 및 다운 리미트 신호 사이의 위상 차이가 줄어들도록 상기 업 리미트 신호 또는 상기 다운 리미트 신호의 논리 레벨을 제어하는 디지탈 위상 제어기를 구비하는 것을 특징으로 하는 트랙킹 신호 발생 장치.
  2. 제 1 항에 있어서, 상기 광 검출기는 4분할 이며,
    상기 비교부는 광 검출기에서 출력되는 상기 정현파 신호들의 수와 동일한 수의 비교기들을 구비하는 것을 특징으로 하는 트랙킹 신호 발생 장치.
  3. 제 1 항에 있어서,
    상기 트랙킹 신호 발생장치가 2채널인 경우 상기 위상 검출기는 1개이고, 상기 트래킹 신호 발생장치가 4채널인 경우 상기 위상차 검출기는 2개인 것을 특징으 로 하는 트랙킹 신호 발생 장치.
  4. 제 1항에 있어서, 상기 디지털 위상 제어기는,
    상기 위상 검출기에 입력되는 신호들이 상기 기준 시간 이내에서 일정한 논리 레벨로 유지되는 경우에는 상기 업 신호 및 상기 다운 신호와 동일한 파형을 가지는 상기 업 리미트 신호 및 상기 다운 리미트 신호를 출력하는 것을 특징으로 하는 트래킹 신호 발생 장치.
  5. 제 1 항에 있어서, 상기 디지털 위상 제어기는
    클럭 신호 및 제 1 제어 신호에 응답하여 상기 기준 시간을 결정하며, 상기 업 신호 및 상기 다운 신호중에서 하나가 상기 기준 시간 이상 일정한 논리 레벨로 유지되는 경우 제 2 제어 신호를 제 1 레벨로 출력하는 기준 시간 결정부 ; 및
    상기 업 신호 및 상기 다운 신호를 배타적 논리합 하여 상기 기준 시간 결정부로 인가하며, 상기 제 2 제어 신호에 응답하여 상기 업 리미트 신호 및 상기 다운 리미트 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 트래킹 신호 발생 장치.
  6. 제 5 항에 있어서, 상기 제어부는,
    상기 업 신호 및 상기 다운 신호를 배타적 논리합하여 상기 기준 시간 결정부로 인가하는 배타적 논리합 게이트 ;
    상기 제 2 제어 신호 및 상기 업 신호를 논리곱하여 상기 업 리미트 신호를 발생하는 제 1 논리곱 수단 ; 및
    상기 제 2 제어 신호 및 상기 다운 신호를 논리곱하여 상기 다운 리미트 신호를 발생하는 제 2 논리곱 수단을 구비하는 것을 특징으로 하는 트래킹 신호 발생 장치.
  7. 제 6 항에 있어서, 상기 기준 시간 결정부는,
    상기 클럭 신호에 동기되고 상기 배타적 논리합 게이트의 출력을 각각 리셋 단자로 수신하며 직렬 연결되는 복수개의 플립플롭들 ; 및
    상기 플립플롭들 중에서 마지막 플립플롭의 출력을 반전시켜 상기 제 2 제어 신호로서 발생하는 인버터를 구비하고,
    상기 플립플롭들 중에서 첫번째 플립플롭의 입력단으로 상기 제 1 제어 신호가 입력되며, 상기 기준 시간은 상기 플립플롭들의 수에 의하여 결정되는 것을 특징으로 하는 트래킹 신호 발생 장치.
  8. 제 7 항에 있어서,
    상기 플립플롭은 디-플립플롭(D-FLIP FLOP)이며 상기 제 1 제어 신호는 제 2 레벨을 가지는 신호인 것을 특징으로 하는 트랙킹 신호 발생 장치.
  9. 상기 1 항에 있어서,
    상기 디지털 위상 제어기에서 출력되는 상기 업 리미트 신호 및 상기 다운 리미트 신호를 적분하는 적분기를 더 구비하는 것을 특징으로 하는 트랙킹 신호 발생 장치.
  10. 제 1 항에 있어서, 상기 위상 검출기에 입력되는 신호들이 기준 시간 이상 일정한 논리 레벨로 유지되는 경우는,
    상기 광 저장 매체의 디펙(defect) 영역이 재생되거나, 상기 광 저장 매체의 재생 초기 상태이거나 또는 상기 광 저장 매체의 버스트 커팅 영역(BCA)이 재생되는 경우 발생하는 것을 특징으로 하는 트랙킹 신호 발생 장치.
  11. 클럭 신호 및 제 1 제어 신호에 응답하여 기준 시간을 결정하며, 소정의 업 신호 및 다운 신호중에서 하나가 상기 기준 시간 이상 일정한 논리 레벨로 유지되는 경우 제 2 제어 신호를 제 1 레벨로 출력하는 기준 시간 결정부 ; 및
    상기 업 신호 및 상기 다운 신호를 배타적 논리합 하여 상기 기준 시간 결정부로 인가하며, 상기 제 2 제어 신호에 응답하여 소정의 업 리미트 신호 및 다운 리미트 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 디지털 위상 제어기.
  12. 제 11항에 있어서, 상기 제어부는,
    상기 업 신호 및 상기 다운 신호 중에서 하나가 상기 기준 시간 이내에서 일 정한 논리 레벨로 유지되는 경우에는 상기 업 신호 및 상기 다운 신호와 동일한 파형을 가지는 상기 업 리미트 신호 및 상기 다운 리미트 신호를 출력하는 것을 특징으로 하는 디지털 위상 제어기.
  13. 제 11 항에 있어서, 상기 제어부는,
    상기 업 신호 및 상기 다운 신호를 배타적 논리합하여 상기 기준 시간 결정부로 인가하는 배타적 논리합 게이트 ; 및
    상기 제 2 제어 신호 및 상기 업 신호를 논리곱하여 상기 업 리미트 신호를 발생하는 제 1 논리곱 수단 ; 및 상기 제 2 제어 신호 및 상기 다운 신호를 논리곱하여 상기 다운 리미트 신호를 발생하는 제 2 논리곱 수단을 구비하는 것을 특징으로 하는 디지털 위상 제어기.
  14. 제 11항에 있어서, 상기 기준 시간 결정부는,
    상기 클럭 신호에 동기되고 상기 배타적 논리합 게이트의 출력을 각각 리셋 단자로 수신하며 직렬 연결되는 복수개의 플립플롭들 ; 및
    상기 플립플롭들 중에서 마지막 플립플롭의 출력을 반전시켜 상기 제 2 제어 신호로서 발생하는 인버터를 구비하고, 상기 플립플롭들 중에서 첫번째 플립플롭의 입력단으로 상기 제 1 제어 신호가 입력되며, 상기 기준 시간은 상기 플립플롭들의 수에 의하여 결정되는 것을 특징으로 하는 디지털 위상 제어기.
  15. 제 14 항에 있어서,
    상기 플립플롭은 디-플립플롭(D-FLIP FLOP)이며, 상기 제 1 제어 신호는 제 2 레벨을 가지는 신호인 것을 특징으로 하는 디지털 위상 제어기.
  16. 제 11 항에 있어서, 상기 업 신호 및 상기 다운 신호는,
    광 저장 매체로부터 반사되는 광 신호가 변환된 구형파 신호들 사이의 위상 차이에 대한 정보를 가지는 신호인 것을 특징으로 하는 디지털 위상 제어기.
  17. 제 16항에 있어서, 상기 업 신호 및 상기 다운 신호 중에서 하나가 상기 기준 시간 이상 일정한 논리 레벨로 유지되는 경우는,
    상기 광 저장 매체의 디펙(defect) 영역이 재생되거나, 상기 광 저장 매체의 재생 초기 상태이거나 또는 상기 광 저장 매체의 버스트 커팅 영역(BCA)이 재생되는 경우 발생하는 것을 특징으로 하는 디지털 위상 제어기.
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