WO2005091294A1 - クロック信号生成装置、半導体集積回路およびデータ再生方法 - Google Patents

クロック信号生成装置、半導体集積回路およびデータ再生方法 Download PDF

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clock signal
signal
reproduction
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PCT/JP2005/005288
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Kohei Nakata
Harumitsu Miyashita
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Matsushita Electric Industrial Co., Ltd.
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    • G11B7/094—Methods and circuits for servo offset compensation

Definitions

  • the present invention relates to a clock signal generator, a semiconductor integrated circuit, and a data reproducing method.
  • the present invention relates to a PLL device (clock signal generation device) that generates a timing signal (clock signal) for binary-coding a reproduced signal reproduced from a medium on which information is recorded, and used in the PLL device.
  • the present invention relates to a semiconductor integrated circuit and a data reproducing method.
  • a signal reproduced from the disc is input to a PLL (Phase Locked Loop) circuit, and a clock signal synchronized with the reproduced signal is generated by the PLL circuit. Then, the reproduction signal is digitized in synchronization with the clock signal to reproduce digital data (for example, see Patent Document 1).
  • PLL Phase Locked Loop
  • FIG. 19 is a block diagram showing a configuration of a conventional PLL circuit that generates a clock signal.
  • the optical head 4102 irradiates the optical disk 4101 with a light beam, detects the amount of reflected light from the optical disk 4101, and outputs an electric signal.
  • the analog signal processing circuit 4200 extracts a reproduction signal from the electric signal output from the optical head 4102.
  • the analog signal processing circuit 4200 includes a preamplifier 4201 for amplifying an electric signal, a gain control circuit (AGC) 4202 for controlling the amplitude of the amplified signal to be constant, and an equalizer 4203 for improving frequency characteristics.
  • AGC gain control circuit
  • the PLL circuit 4300 generates a clock signal synchronized with the reproduction signal.
  • the PLL circuit 4300 includes an AZD converter 301 that digitizes the reproduced signal with a clock signal, an offset canceller 4302 that removes low frequency components so that the center value of the digitized digital value becomes zero, and an A phase error calculator 4303 that calculates the phase error value from the digital value, a phase error value power loop filter 4304 that removes unnecessary frequency band components, and a clock signal with a frequency corresponding to the output value of the loop filter 4304 Clock oscillator 4400.
  • Clock oscillator 4400 includes a DZA converter 4401 that converts a loop filter output value into a voltage signal, and a voltage controlled oscillator (VCO) 440 that generates a clock signal according to the voltage signal. Including 2.
  • FIG. 20 is a timing chart showing the operation of the phase error calculator 4303.
  • FIG. 20A shows the output value of offset canceller 4302 (that is, the digital value after offset cancellation).
  • the phase error calculator 4303 detects the zero-cross point from this digital value, and determines the position of the absolute value of the two digital values sandwiching the zero-cross point, which is smaller in absolute value, as the zero-cross detection position (see FIG.
  • phase error value ((C) in Fig. 20).
  • the PLL circuit 4300 operates as a loop that controls the frequency of the clock signal based on the phase error value output from the phase error calculator 4303 so that the phase error becomes zero.
  • Offset canceller 4302 operates based on the phase error value and the duty ratio of 1 and 0 of the binary signal of the output value, adds these values, and further sums the value to zero.
  • the level at which offset cancellation is performed that is, the level at which binarization is performed is controlled (for example, see Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-100083
  • Patent Document 2 JP-A-2000-243032
  • Patent Document 3 JP-A-10-107623
  • Patent document 4 JP-A-2000-285605
  • Patent Document 5 JP-A-2002-334520
  • Patent Document 6 JP-A-2000-343025
  • Patent Document 7 Patent No. 3301691
  • the range in which the phase error value can be calculated is only the ⁇ 1Z2 period of the clock signal, so that the capture error of the PLL circuit is narrow.
  • the playback signal and the clock signal should be synchronized once when the playback signal quality suddenly becomes large or when the quality of the playback signal is degraded due to dust, scratches, fingerprints, etc. on the optical disk. If this happens, it takes a long time to resynchronize, and in the worst case, the synchronization is completely lost, and there is a problem that data cannot be reproduced.
  • the present invention solves the above-mentioned conventional problems, and provides a clock signal generation device that improves reproduction performance by immediately and stably re-pulling even if the reproduction signal and the clock signal are out of synchronization.
  • the purpose is to do.
  • the range in which the phase error can be calculated is only ⁇ 1Z2 period of the clock signal. Therefore, when the capture signal of the PLL is narrow and the frequency of the reproduced signal is far from that of the clock signal, As a result, a long time is required for the pull-in operation of the PLL.
  • the clock signal that expands the capture challenge of the PLL A generation circuit has been proposed (for example, see Patent Literature 3 and Patent Literature 4).
  • the position of the steep slope of the phase error value that is, the instantaneous state force where the phase error changes by 180 ° is determined.
  • the quality of the reproduced signal is degraded due to dust or scratches on the optical disc, fingerprints, or deviation of the optical disc, etc.
  • the present invention solves the above-mentioned conventional problem. Even when the frequency of the reproduced signal is far from the frequency of the clock signal and the quality of the reproduced signal is poor, the PLL is immediately and stably pulled in.
  • the purpose of the present invention is to realize, with a simple circuit configuration, a clock signal generation device that improves the reproduction performance by performing the above.
  • a clock signal generation device is a clock signal generation device that generates a clock signal synchronized with a reproduced signal reproduced from an optical disc on which information is recorded, and wherein the clock signal generation device responds to the clock signal.
  • AZD conversion means for sampling a reproduction signal and converting the sampled reproduction signal into a digital value, thereby generating a plurality of digital values in a time series, and performing the reproduction based on each of the plurality of digital values.
  • Phase error calculating means for calculating a phase error value indicating a phase error between the signal and the clock signal, and a rule for outputting a control signal for controlling the frequency of the clock signal based on the phase error value.
  • Loop filter means for generating a signal having a frequency corresponding to the control signal as the clock signal, and Phase error range determination means for determining whether the phase error is within a predetermined range, wherein the phase error calculation means detects zero cross points of the plurality of digital values, and If the phase error is determined to be within the predetermined range, the phase error value is determined based on the digital value near the zero level of the two digital values before and after the zero cross point. If the phase error range determination means determines that the phase error is not within the predetermined range, the phase error range determination means determines the phase error based on the digital value farthest from the zero level of the two digital values. ! / The above-mentioned phase error value is calculated, whereby the above object is achieved.
  • the phase error range determining means may be a low-pass filter that smoothes the phase error value.
  • a phase error range determination unit that determines whether the phase error is within the predetermined range based on a comparison result between an output value of the low-pass filter unit and a predetermined threshold value. Good.
  • phase error range determination means may control the loop filter means to increase the gain of the loop filter means. .
  • the apparatus further comprises synchronization determination means for determining whether or not the reproduction signal and the clock signal are in a synchronized state based on the amplitude of the control signal, wherein the synchronization determination means comprises: the reproduction signal and the clock signal.
  • the determination by the phase error range determining means is validated. May be invalidated.
  • An offset canceling means for detecting a level at which the digital value is binarized and canceling an offset component of the digital value based on the level is further provided, wherein the phase error calculating means comprises: The phase error value may be calculated based on the digital value offset-cancelled by!
  • the apparatus further comprises synchronization determination means for determining whether or not the reproduction signal and the clock signal are in a synchronized state based on the amplitude of the control signal, wherein the synchronization determination means comprises: the reproduction signal and the clock signal.
  • the offset canceling means is controlled so that the gain of the offset canceling means is increased. May control the offset canceling means so that the gain of the offset canceling means becomes low.
  • An integrating means for integrating the digital value for each predetermined section, an averaging means for averaging the integrated value by the integrating means, and a difference between the integrated value by the integrating means and the average value by the averaging means.
  • Error detection means for detecting an error when is larger than a predetermined threshold, and the synchronization determination means may determine that the synchronization state is established when an error is detected by the error detection means.
  • the semiconductor integrated circuit of the present invention provides a reproduction signal reproduced from an optical disc on which information is recorded.
  • a semiconductor integrated circuit used in a clock signal generation device that generates a clock signal synchronized with a clock signal, wherein the clock signal generation device samples the reproduction signal in response to the clock signal, and
  • the semiconductor integrated circuit includes an AZD conversion unit that generates a plurality of digital values in time series by converting the reproduced signal into digital values, and a clock oscillation unit that generates the clock signal.
  • a phase error calculating unit that calculates a phase error value indicating a phase error between the reproduction signal and the clock signal based on each of the digital values of the clock signal, and a frequency of the clock signal based on the phase error value.
  • a loop filter for outputting a control signal to be controlled, and determining whether the phase error is within a predetermined range based on the phase error value.
  • Phase error range determination means for determining whether the phase error has reached the predetermined range by detecting a zero cross point of the plurality of digital values. If it is determined that the phase error is within the range, the phase error value is calculated based on the digital value near or near the zero level of the two digital values before and after the zero crossing point, and When the phase error range determination means determines that the phase error is not within the predetermined range, the phase error value is calculated based on a digital value of the two digital values that is farther from the zero level.
  • the clock oscillating means generates a signal having a frequency corresponding to the control signal as the clock signal, thereby achieving the above object.
  • a clock signal synchronized with a reproduced signal reproduced from an optical disk on which information is recorded is generated, and reproduced data obtained by digitally converting the reproduced signal in synchronization with the clock signal is output.
  • A generating a plurality of digital values in time series by sampling the reproduced signal in response to the clock signal and converting the sampled reproduced signal into digital values;
  • B calculating a phase error value indicating a phase error between the reproduction signal and the clock signal based on each of the plurality of digital values; and (c) calculating a phase error value based on the phase error value.
  • the digital value closer to the zero level of the two digital values before and after the zero cross point is Calculating the phase error value based on the following equation; and, when the phase error is determined to be within the predetermined range in the phase error range determination step, zero of the two digital values. Calculating the phase error value based on the digital value of the level distance side, thereby achieving the above object.
  • Another clock signal generation device of the present invention is a clock signal generation device that generates a clock signal synchronized with a reproduction signal reproduced from a disc on which information is recorded, and which responds to the clock signal.
  • AZD conversion means for generating a plurality of digital values in a time series by sampling the reproduced signal and converting the sampled reproduced signal into digital values, based on each of the plurality of digital values
  • First phase error calculation means for calculating a first phase error value indicating a phase error between the reproduction signal and the clock signal
  • first displacement distribution detection for detecting a distribution of displacement of the first phase error value
  • Means for generating a control signal for controlling a frequency of the clock signal based on the first phase error value and a detection result of a distribution of displacement of the first phase error value.
  • Comprising a filter unit, and a clock oscillation circuit that generates a signal having a frequency corresponding to the control signal as the clock signal, thereby the objective described above being achieved.
  • the apparatus further includes synchronization determination means for determining whether or not the reproduction signal and the clock signal are in a synchronized state based on the amplitude of the control signal, wherein the synchronization determination means comprises: the reproduction signal and the clock signal.
  • the detection by the first displacement distribution detecting means is enabled, and when it is determined that the reproduced signal and the clock signal are in a synchronized state, the first displacement The detection by the distribution detecting means may be invalidated.
  • An integrating means for integrating the digital value for each predetermined section, an averaging means for averaging the integrated value by the integrating means, and an integrated value by the integrating means and the averaging means.
  • Error detecting means for detecting an error when a difference from the average value is larger than a predetermined threshold value, wherein the synchronization determining means determines that a synchronization state is established when an error is detected by the error detecting means.
  • the loop filter means may generate the control signal so that the bias of the distribution of the displacement of the first phase error value is reduced.
  • the loop filter means has a large distribution bias! Sometimes, the phase error value
  • V it is possible to use only the value of the polarity that reduces the bias.
  • the displacement distribution detecting means detects the distribution by integrating the signs of the displacements.
  • the displacement distribution detecting means may integrate the sign of the displacement only when the absolute value of the displacement is larger than a predetermined value.
  • the displacement distribution detecting means increases or decreases the integrated value in a direction in which the absolute value of the integrated value obtained by integrating the sign of the displacement decreases. You may let it.
  • a high-frequency emphasis filter means for emphasizing a high-frequency component of the digital value, and a second phase indicating a phase error between the reproduction signal and the clock signal based on an output signal of the high-frequency emphasis filter means.
  • a second phase error calculating means for calculating an error value; and a second displacement distribution detecting means for detecting a distribution of displacement of the second phase error value, wherein the loop filter means comprises:
  • the control signal may be generated such that the deviation of the distribution of the displacement of the phase error value is reduced.
  • the apparatus further includes offset canceling means for detecting a level at which the digital value is binary-coded, and canceling an offset component of the digital value based on the level, wherein the first phase error calculating means comprises: The first phase error value is calculated based on the digital value offset-canceled by the offset canceling means, and the high-frequency emphasizing filter means is included in the offset canceling means.
  • the apparatus further comprises synchronization determination means for determining whether or not the reproduction signal and the clock signal are in a synchronized state based on the amplitude of the control signal, wherein the synchronization determination means comprises: the reproduction signal and the clock signal.
  • the offset canceling means is controlled so that the gain of the cancelling means increases, and when it is determined that the reproduction signal and the clock signal are in a synchronized state, the offset canceling means decreases the gain of the offset canceling means.
  • the means may be controlled.
  • Another semiconductor integrated circuit is a semiconductor integrated circuit used in a clock signal generation device that generates a clock signal synchronized with a reproduced signal reproduced from an optical disk on which information is recorded.
  • a clock signal generator configured to sample the reproduced signal in response to the clock signal, and convert the sampled reproduced signal into a digital value, thereby generating a plurality of digital values in a time series;
  • a clock oscillating means for generating the clock signal, wherein the semiconductor integrated circuit has a first phase indicating a phase error between the reproduction signal and the clock signal based on each of the plurality of digital values.
  • First phase error calculating means for calculating an error value; first displacement distribution detecting means for detecting a distribution of displacement of the first phase error value; Loop filter means for generating a control signal for controlling a frequency of the clock signal based on a phase error value of the first phase error value and a detection result of a distribution of displacement of the first phase error value, wherein the loop filter The means generates the control signal such that the deviation of the distribution of the displacement of the first phase error value is reduced, and the clock oscillating means generates a signal having a frequency corresponding to the control signal as the clock signal.
  • Another data reproducing method of the present invention is to generate a clock signal synchronized with a reproduction signal reproduced from an optical disc on which information is recorded, and to reproduce the reproduction signal by digitizing the reproduction signal in synchronization with the clock signal.
  • a data reproducing method for outputting data comprising: (a) sampling the reproduced signal in response to the clock signal and converting the sampled reproduced signal into a digital value to time-sequence a plurality of digital values.
  • the clock signal Generating a control signal for controlling the frequency of the signal; and (e) having a frequency corresponding to the control signal.
  • Generating a signal as the clock signal, and the step (d) includes generating the control signal such that the bias of the distribution of the displacement of the first phase error value is reduced.
  • the range in which the phase error value can be calculated is defined as ⁇ 1 of the clock signal. It can be extended up to the cycle.
  • a phase synchronization state between the reproduction signal and the clock signal is immediately determined based on the control signal output from the loop filter means, and a stable clock signal is generated by appropriately controlling the clock signal generation device. can do.
  • the cap challenge can be expanded by correcting the range in which the phase error value can be calculated, and the frequency of the reproduced signal changes rapidly. Even if synchronization is lost, resynchronization can be performed.
  • the reproduction signal and the clock are controlled.
  • increase the gain Increase the phase error value calculation range to quickly pull in the synchronized state, and when the reproduced signal and the clock signal are synchronized, decrease the phase
  • a stable clock signal can be generated without correcting the range in which the error value is calculated.
  • the distribution of the displacement of the phase error value is obtained, and the deviation is detected.
  • a control signal for controlling the frequency of the clock signal is generated based on the phase error value so as to eliminate the deviation.
  • the PLL can capture the frequency error between the reproduced signal and the clock signal, and can accurately detect the state even if the quality of the reproduced signal is poor.
  • a stable clock signal can be generated thereafter.
  • the distribution of the displacement of the phase error value is obtained by an integrated value obtained by integrating the signs of the displacement of the phase error value, whereby a large number of phase error values can be obtained. Holding High-precision detection can be realized with a small circuit that does not need to be held.
  • the detection accuracy of the binary threshold level is improved by amplifying the amplitude of the short mark Z space by the high-frequency emphasis filter means, and the PLL bow is improved. It is possible to stabilize the I injection operation.
  • FIG. 1 is a block diagram showing a configuration of a PLL circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a timing chart showing a phase error calculation operation according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a phase error range determination circuit according to the first embodiment of the present invention.
  • FIG. 4 is a timing chart showing an operation of determining a phase error range according to Embodiment 1 of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a synchronization determination circuit according to Embodiment 1 of the present invention.
  • FIG. 6 is a state transition diagram of a state machine according to Embodiment 1 of the present invention.
  • FIG. 7 is a timing chart showing an operation of amplitude error detection according to the first embodiment of the present invention.
  • FIG. 8 is a timing chart showing an operation of determining a synchronization state in Embodiment 1 of the present invention.
  • FIG. 9 is a block diagram showing a configuration of a clock signal generating circuit in Embodiment 2 of the present invention.
  • FIG. 10 is a block diagram showing a configuration of a displacement distribution detector according to Embodiment 2 of the present invention.
  • FIG. 11 is a timing chart showing the operation of the displacement distribution detector according to Embodiment 2 of the present invention.
  • FIG. 12 is a timing chart showing the operation of the displacement distribution detector according to Embodiment 2 of the present invention.
  • FIG. 13 is a timing chart showing the operation of the displacement distribution detector according to Embodiment 2 of the present invention.
  • FIG. 14 is a block diagram showing a configuration of a loop filter according to Embodiment 2 of the present invention.
  • FIG. 15 is a timing chart showing operations of a displacement distribution detector and a loop filter according to Embodiment 2 of the present invention.
  • FIG. 16 is a block diagram showing a configuration of the clock signal generation circuit according to the third embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration of a high-frequency emphasis filter according to Embodiment 3 of the present invention.
  • FIG. 18 is a block diagram showing a configuration of a disk device according to Embodiment 4 of the present invention.
  • FIG. 19 is a block diagram showing a configuration of a conventional PLL circuit.
  • Fig. 20 is a timing chart showing the operation of calculating the phase error of the conventional PLL circuit.
  • FIG. 1 is a block diagram showing a configuration of a PLL device according to Embodiment 1 of the present invention.
  • the optical head 102 irradiates the optical disk 101 with a light beam, detects the amount of light reflected from the optical disk 101, and outputs an electric signal.
  • the analog signal processing circuit 200 extracts a reproduction signal from the electric signal output from the optical head 102.
  • the analog signal processing circuit 200 includes a preamplifier 201 for amplifying an electric signal, a gain control circuit (AGC) 202 for controlling the amplitude of the amplified signal to be constant, and an equalizer 203 for improving a frequency characteristic.
  • AGC gain control circuit
  • the PLL circuit 300 generates a clock signal synchronized with the reproduction signal.
  • the clock signal generation circuit 300 includes an AZD converter 301 that digitizes the reproduced signal with a clock signal, an offset canceller 302 that removes low-frequency components so that the center value of the digital value obtained by digitalization becomes zero, and an offset canceller 302.
  • a phase error calculator 303 for calculating a phase error between the digital value output from the 302 and the clock signal; a phase error range determiner 500 for controlling the correction of the calculation range of the phase error value by the phase error calculator 303; A loop filter 304 that removes unnecessary frequency band components from the phase error value, a clock oscillator 400 that generates a clock signal having a frequency corresponding to the output value of the loop filter 304, and a loop filter output value reproduction signal And a synchronization determiner 600 for determining a phase synchronization state of the clock signal.
  • the digital value digitally converted by the AZD transformation 301 includes unnecessary low-frequency band components remaining without being removed by the analog signal processing circuit 200! /.
  • the offset canceller 302 removes the low frequency band component by extracting the low frequency band component and subtracting the offset value from which the digital value is also extracted. Thus, even when dust or fingerprints adhere to the information recording surface of the optical disc 101 and the reproduced signal fluctuates at a low frequency, a stable clock generation operation can be performed.
  • the phase error calculator 303 calculates a phase error value based on the digital value after offset cancellation.
  • FIG. 2 is a timing chart showing the operation of the phase error calculator 303.
  • ( ⁇ ) in FIG. 2 shows the digital values after offset cancellation in a time series.
  • the zero-cross detection position is selected, and conversely, “H” indicating that there is correction If, select the correction zero-cross detection position (Fig. 2 (D) (E)). If the slope of the digital value at the selected position is a rising edge, the digital value is output as it is as the phase error value, and the slope of the digital value is output at the selected position. In the case of a falling edge, a value obtained by multiplying the digital value by -1 is output as a phase error value.
  • Clock oscillator 400 includes a DZA converter 401 that converts the output value of loop filter 304 into a voltage signal, and a voltage controlled oscillator (VCO) 402.
  • VCO 402 The frequency of the clock signal generated by VCO 402 increases as the output value of loop filter 304 increases and the output voltage of DZA converter 401 increases. Further, the frequency of the clock signal generated by the VCO 402 decreases as the output value of the loop filter 304 decreases and the output voltage of the DZA transformer 401 decreases.
  • the PLL circuit 300 operates so as to increase the frequency of the clock signal, and the phase error calculated by the phase error calculator 303 is calculated.
  • the phase error value is a negative value, the operation is performed so that the frequency of the clock signal becomes lower.
  • FIG. 3 is a block diagram showing a configuration of the phase error range determiner 500.
  • the phase error value calculated by the phase error calculator 303 is multiplied by P, added to the value delayed by the delay unit 501 and multiplied by (1-P), and the added value is input to the delay unit 501 again. I do.
  • the value of P may be, for example, 1Z2.
  • the loop circuit including the delay device 501 operates every time the phase error value is calculated by the phase error calculator 303, whereby the output value of the delay device 501 increases or decreases. The absolute value increases as the time is maintained.
  • the comparator 502 determines that the output value of the delay unit 501 is higher than a predetermined + threshold value. If the value becomes larger than a predetermined value or becomes smaller than a predetermined "f-law threshold value", the phase error calculation range is determined to be necessary, and a phase error range determination signal is output.
  • FIG. 4 is a timing chart showing the operation of the phase error range determiner 500.
  • FIG. 4A shows a digital value when the reproduction signal and the clock signal are synchronized, and the value at the zero-cross detection position becomes zero.
  • FIG. 4B shows a digital value when the frequency of the clock signal is lower than the reproduction signal. Since the frequency of the clock signal is low, the phase of the clock signal is delayed by more than 1Z2 cycles of the clock signal with respect to the reproduced signal every few cycles.
  • FIG. 4C shows the phase error value at this time. If the phase error calculation range is not corrected, the phase error calculation range has only ⁇ 1Z2 cycles, so the phase error value will be up to the clock signal frequency while the delay of the clock signal phase is within 1Z2 cycle.
  • FIG. 4D shows the value of the delay unit 501 in the phase error range determiner 500 corresponding thereto.
  • the absolute value of the output value of the delay unit 501 increases on the positive side, and exceeds the predetermined + threshold when the phase of the clock signal with respect to the reproduced signal is delayed by 1Z2 cycle.
  • the phase error range needs to be corrected, and the phase error range determination signal becomes “H” ((E) in FIG. 4).
  • the phase error calculator 303 selects the corrected zero-crossing detection position based on the phase error range determination signal, and the range in which the phase error can be calculated is the range of + 1Z2 cycle-1 + 1 cycle. As long as the phase does not exceed +1 cycle, a phase error value indicating frequency UP can be output continuously. As a result, a stable synchronized clock signal can be generated.
  • the absolute value of the output value of the delay unit 501 increases on the negative side, and when the phase of the clock signal with respect to the reproduced signal advances by 1Z2 cycle, The threshold value is exceeded, and as a result, the phase error range determination signal becomes “H”.
  • the phase error calculator 303 selects a corrected zero-crossing detection position based on the phase error range determination signal, and the range in which the phase error can be calculated is a range of 1Z2 periods every 11 periods. As long as the period does not exceed one cycle, a phase error value indicating the frequency DOWN can be output continuously.
  • the values of the + side threshold and the “f-law threshold” are input to the A / D conversion 301. Since the amplitude of the reproduced signal to be reproduced is controlled by the gain control circuit (AGC) 202 of the analog signal processing circuit 200 so as to be constant, it can be determined to a value corresponding to the amplitude.
  • AGC gain control circuit
  • FIG. 5 is a block diagram showing a configuration of the synchronization determiner 600.
  • the synchronization determiner 600 includes a DC level detector 6001 that detects a DC level of a digital value output from the AZD transformer ⁇ 301, a low-pass filter (LPF) 602 that smoothes a change in the DC level detection value, A subtractor 603 that calculates the difference between the DC level detection value and the LPF output value, a comparator 604 that compares the difference value with a predetermined DC error detection threshold, and an AC level of the digital value output from the AZD transformer 301 605, a low-pass filter (LPF) 606 for smoothing the change in the AC level detection value, a subtractor 607 for calculating the difference between the AC level detection value and the LPF output value, and the difference value A comparator 608 for comparing with a predetermined AC error detection threshold, a standard deviation calculator 609 for calculating a standard deviation of the output value of the loop filter 304, and a comparator for
  • FIG. 7A is a timing chart showing an operation of detecting a DC fluctuation of a digital value.
  • the DC level detector 601 calculates a value obtained by integrating the digital value output from the AZD converter 301 for each predetermined interval, and the interval is sufficiently short with respect to the period of the DC fluctuation component to be detected. It is only necessary to make the length of the information bit represented by the digital value longer than the section where the ratio of "1" to "0" is approximately 1: 1 DC level detection value DC level detection by smoothing with SLPF602 An average value of the values is obtained
  • the LPF 602 may have a frequency characteristic such that a DC fluctuation component to be detected is removed, and a subtracter 603 calculates a difference between the DC level detection value and the average value thereof. When a DC fluctuation occurs, the absolute value of the difference value increases. When the DC value exceeds a DC error detection threshold value, the comparator 604 detects the difference as a DC error.
  • FIG. 7B is a timing chart showing an operation of detecting an AC fluctuation of a digital value.
  • the AC level detector 605 converts the digital value output from the AZD converter 301 into a predetermined section. A value obtained by integrating the absolute value is obtained every time, and the section may be set sufficiently short with respect to the period of the AC fluctuation component to be detected.
  • LPF606 By performing the smoothing with the AC level detection value force LPF606, the average value of the AC level detection values is obtained.
  • the LPF 606 may have a frequency characteristic such that an AC fluctuation component to be detected is removed.
  • the subtractor 607 calculates the difference between the AC level detection value and its average value, and when an AC fluctuation occurs, the absolute value of the difference value increases, and when the difference exceeds the AC error detection threshold value by the comparator 608, Detected as AC error.
  • FIG. 8 is a timing chart showing a change in the output value of loop filter 304 according to the synchronization state between the reproduction signal and the clock signal.
  • the standard deviation calculator 609 calculates the standard deviation of the output value of the loop filter 304 for each predetermined section. When the reproduction signal and the clock signal are not synchronized, the standard deviation value decreases when the reproduction signal and the clock signal are greatly synchronized. By comparing the change in the standard deviation value with a predetermined standard deviation threshold value in the comparator 610, the synchronization state for each section is determined.
  • the continuity determination unit 611 if the determination result of the synchronization state for each section is a predetermined number of consecutive times of a synchronization OK determination, the synchronization between the reproduction signal and the clock signal is determined to be locked, and a lock detection signal is output. If the determination result is a synchronous NG determination for a predetermined number of consecutive times, the synchronization is unlocked and an unlock detection signal is output. Thus, the synchronization state can be accurately determined.
  • the state machine 612 makes a state transition based on the above-described DC error detection signal, AC error detection signal, lock detection signal, and unlock detection signal, and the gate generator 613 changes to the state of the state machine 612.
  • a phase error range determination enable signal that controls the operation of the phase error range determiner 500
  • a loop filter gain switching signal that controls the gain of the loop filter 304
  • a gain of the offset canceller 302 are controlled. Outputs the offset canceller gain switching signal.
  • FIG. 6 is a diagram showing the state transition of the state machine 612 and the operation of the gate generator 613 in each state.
  • the state of the state machine starts to operate at the state “0.”
  • the phase machine operates in order to stabilize the pull-in operation.
  • the digital value Increase the gain of the offset canceller 302 to control the center to be immediately zero.
  • the lock detection signal is output, the state transits to the state “1”.
  • phase error range determiner 500 In the state “1”, the error between the frequency of the reproduced signal and the frequency of the clock signal has become sufficiently small, so it is necessary to determine the phase error range.
  • the operation of the phase error range determiner 500 is stopped in order to prevent the phase error range determination from malfunctioning due to the deterioration of the quality of the reproduced signal and causing the PLL circuit 300 to become unstable.
  • both gains are kept high.
  • Stage 3 is a state in which it is determined that the reproduced signal and the clock signal are completely synchronized.
  • the operation of the phase error range determiner 500 is stopped. Then, the gain of the loop filter 304 is lowered, and the gain of the offset canceller 302 is also lowered.
  • the state transits to “0”, and when DC error or AC error is detected, The transition to 2 ".
  • the control of the offset canceller 302 may be unstable due to the influence of the DC or AC fluctuation of the digital value. This indicates that accurate phase error values may not be calculated. Therefore, only the gain of the offset canceller 302 needs to be increased in order to immediately redraw the digital value so that the center of the digital value becomes zero.
  • the state transitions again to stade '3'. When the lock cannot be stably pulled in and the unlock is detected, the state transitions to stade '0'.
  • the range over which the phase error can be calculated is from ⁇ 1Z2 cycle to one cycle of the clock signal. This makes it possible to expand, and even when the frequency error between the reproduced signal and the clock signal is large, the phase error can be accurately calculated, and a clock signal synchronized with the reproduced signal can be generated stably.
  • the synchronization state between the reproduction signal and the clock signal is determined based on the standard deviation of the output value of the loop filter 304, and the operation of the phase error range determiner 500 and the loop filter 304 is controlled according to the result. From the start of operation of the PLL circuit 300 to the locked state. It is possible to stabilize the pull-in operation and shorten the pull-in time.
  • the AZD converter 301 detects an error of DC fluctuation or AC fluctuation of the reproduced signal, and controls the operation of the offset canceller 302 according to the result, thereby recording information on the optical disk 101. Even if the playback operation becomes unstable due to the influence of scratches, dust, fingerprints, etc. on the surface, it can be immediately returned to a playable state, and the playback performance can be improved.
  • the offset is canceled after the AZD conversion of the reproduced signal.
  • the offset may be canceled in the analog signal processing circuit 200 by performing DZA conversion on the detected offset amount! / ,.
  • the offset canceller 302 may be omitted from the configuration of the PLL circuit 300.
  • the phase error calculator 303 should calculate the phase error value based on the digital value output from the AZD converter 301!
  • part or all of the PLL circuit 300 may be formed on a single semiconductor chip.
  • the phase error calculator 303 the loop filter 304, the phase error range determiner 500 and the synchronization determiner 600 are realized as a semiconductor integrated circuit.
  • the force used in the operation shown in FIG. 6 is not limited to this.
  • FIG. 9 is a block diagram showing a configuration of the clock signal generation device according to the second embodiment of the present invention.
  • the clock signal generation device shown in FIG. 9 generates a clock signal using an optical disk 1101 on which information is recorded.
  • the clock signal generation device includes an optical head 1102, an analog signal processing circuit 1200, and a clock signal generation circuit 1300.
  • the optical head 1102 irradiates the optical disk 1101 with a light beam 1102a, detects the amount of reflected light from the optical disk 1101, and generates an electric signal 1102b based on the amount of reflected light.
  • the analog signal processing circuit 1200 extracts the reproduction signal 1200a from the electric signal 1102b
  • Preamplifier 1201 that amplifies electrical signal 1102b and the amplitude of the amplified signal becomes constant Control circuit (AGC) 1202 for controlling the frequency characteristics, and an equalizer 1203 for improving the frequency characteristics.
  • AGC Control circuit
  • the clock signal generation circuit 1300 functions as a PLL that operates so that the phase difference between the reproduction signal 1200a and the clock signal 1400a approaches zero, and generates a clock signal 1400a synchronized with the reproduction signal 1200a.
  • the clock signal generation circuit 1300 controls the AZD converter 1301 that digitally converts the reproduction signal 1200a in synchronization with the clock signal 1400a, and controls the center level of the digital value 1301a output from the AZD converter 1301 to be zero.
  • An offset canceller 1302, a phase error calculator 1303 that calculates a phase error value 1303a between a digital value 1302a output from the offset canceller 1302 and the clock signal 1400a, and detects a bias in the distribution of displacement of the phase error value 1303a.
  • It includes a displacement distribution detector 1500, a loop filter 1304 that removes unnecessary frequency band components from the phase error value 1303a, and a clock oscillator 1400 that generates a clock signal 1400a having a frequency based on the loop filter output value 1304a. .
  • the digital value 1301a digitally converted by the AZD conversion 1301 includes unnecessary low-frequency band components remaining without being removed in the analog signal processing circuit 1200.
  • the offset canceller 1302 extracts the low frequency band component, and removes the low frequency band component by subtracting the extracted offset value from the digital value 1301a. Thus, even when dust or fingerprints adhere to the information recording surface of the optical disk 1101 and the reproduction signal 1200a fluctuates at a low frequency, a stable clock generation operation can be performed.
  • the phase error calculator 1303 calculates a phase error value 1303a from the digital value 1302a after the offset cancellation.
  • the operation timing of the phase difference calculator 1303 is the same as the operation timing of the phase difference calculator 303 shown in FIG. 19 (see (A) of FIG. 20). That is, the phase error calculator 1303 detects the zero cross point, determines the position of the smaller absolute value of the two digital values before and after the zero cross point as the zero cross position ((B) in FIG. 20), If the slope of the digital value at the zero-cross detection position is a rising edge, the digital value is output as it is as a phase error value. If the slope of the digital value at the zero-cross detection position is a falling edge, the digital value is multiplied by -1. Phase It is output as an error value ((C) in Fig. 20).
  • Clock oscillator 1400 includes a DZA converter 1401 that converts output value 1304a of loop filter 1304 into a voltage signal, and a voltage controlled oscillator (VCO) 1402.
  • VCO voltage controlled oscillator
  • the frequency of the clock signal 1400a generated by the VCO 1402 increases as the output value 1304a of the loop filter 1304 increases and the output voltage of the DZA converter 1401 increases.
  • the frequency of the clock signal 1400a generated by the VCO 1402 decreases as the output value 1304a of the loop filter 1304 decreases and the output voltage of the DZA converter 1401 decreases. Therefore, the PLL operates so that the frequency of the clock signal 1400a increases when the phase error value 1303a calculated by the phase error calculator 1303 is a positive value, and decreases when the phase error value 1303a is a negative value.
  • FIG. 10 is a block diagram showing a configuration of the displacement distribution detector 1500.
  • the displacement distribution detector 1500 includes a differential filter 1501 for obtaining a displacement (differential filter output value 1501a) by differentiating the phase error value 1303a, and a circuit for detecting a bias in the distribution of the differential filter output value 1501a.
  • 1502 is a delay unit that latches and holds the phase error value 1303a at each phase error calculation timing by the phase error calculator 1303.
  • the adder 1503 adds two phase error values 1303a. By doing so, the noise component of the phase error value 1303a is removed, and the resolution is increased.
  • 1504, 1505, and 1506 are delay units that latch and hold the output value of the adder 1503 at the same phase error calculation timing, and the output values of the calorimeter 1503 are subtracted by the subtracters 1507, 1508, and 1509, respectively. Is differentiated between Further, the adder 1510 adds the three differential values to remove the noise component of the differential result and increase the resolution.
  • the differential filter output value 1501a is compared with a predetermined threshold value A by an absolute value by a comparator 1511.
  • the integrator 1512 sets the sign 1501b of the differential filter output value 1501a to the sign 1501b. Accumulation is performed accordingly. Sign 1501b If it is positive, +1 is added to the integrated value 1512a, and if it is negative, -1 is subtracted.
  • the output S of the differential filter output value 1501a is small in the comparison by the comparator 1511, addition or subtraction is performed so that the absolute value of the integrated value 1512a in the integrator 1512 becomes small.
  • the integrated value 1512a is a negative value, +1 is added.
  • the integrated value 1512a When the integrated value 1512a is a positive value, 1 is subtracted. As a result, the integrated value 512a gradually increases to the positive side when the differential filter output value 1501a is biased to the positive side, and gradually increases to the negative side when biased to the negative side. When the absolute value of the differential filter output value 1501a is small, the integrated value 1512a keeps a value near zero.
  • the integrated value 1512a is compared by an absolute value with a predetermined threshold value B by a comparator 1513, and the comparison result is output as a distribution detection result 1500a.
  • a value indicating that there is no bias in the distribution of the differential filter output value 1501a for example, 0 is output as the distribution detection result 1500a.
  • the integrated value 1512a is larger, the distribution detection result 1500a is used. If the integrated value 1512a is a negative value, a value indicating that the distribution of the differential filter output value 1501a is biased to the negative side. If the integrated value 1512a is a positive value, a value indicating that the distribution of the differential filter output value 1501a is biased to the positive side, for example, +1 is output.
  • FIG. 11, FIG. 12, and FIG. 13 are timing charts showing the operation of the displacement distribution detector 1500.
  • FIG. 11 shows an operation in the case where the frequency PLL of the reproduction signal 1200a and the clock signal 1400a are almost the same within the range that can be captured.
  • (A) shows the change on the time axis of the phase error value 1303a
  • (B) shows the change of the differential filter output value 1501a
  • (C) shows the change of the integrated value 1512a on the time axis.
  • the phase error value 1303a varies around zero due to the noise component of the reproduced signal 1200a and the jitter component of the clock signal 1400a. become. Therefore, as shown in (B), the output value of the differential filter 1501a also varies around zero, which is not biased to either positive or negative, and the integrated value 1512a shown in (C) also takes a value near zero. I will keep it.
  • FIG. 12 shows an operation in the case where the frequency PLL of the clock signal 1400a is shifted to a lower side than the reproduction signal 1200a cannot capture.
  • (A) shows the phase error value 1303a
  • (B) shows the differential filter output value 1501a
  • (C) shows the integrated value 1512a.
  • the change on the time axis is shown.
  • the phase error value 1303a varies in the high frequency range due to the influence of the noise component of the reproduction signal 1200a and the jitter component of the clock signal 1400a.
  • the value has a sawtooth-like low-frequency component with a rising slope.
  • the output value of the differential filter 1501a is almost positive when the change of the phase error value 1303a rises to the right, and is almost negative when the phase error value 1303a suddenly decreases. Become. Since the section that rises to the right occupies the majority, the integrated value 1512a gradually increases to the positive side, as shown in (C), and as a result, the frequency of the clock signal 1400a shifts to the lower side so that it cannot be captured. Therefore, it is possible to detect that.
  • FIG. 13 shows an operation in the case where the frequency PLL of the clock signal 1400a is shifted to a higher side than the reproduction signal 1200a cannot be captured.
  • (A) shows the change on the time axis of the phase error value 1303a
  • (B) shows the change of the differential filter output value 1501a
  • (C) shows the change of the integrated value 1512a on the time axis.
  • the phase error value 1303a varies in the high frequency range due to the influence of the noise component of the reproduction signal 1200a and the jitter component of the clock signal 1400a. This value has a sawtooth-like low-frequency component with a falling slope.
  • the output value of the differential filter 1501a becomes a substantially negative value in a section where the change of the phase error value 1303a falls to the right, and becomes a substantially positive value in a section where the phase error value 1303a increases rapidly.
  • the integrated value 1512a gradually increases to the negative side as shown in (C), and as a result, the frequency of the clock signal 1400a shifts to a higher side than can be captured. Therefore, it is possible to detect that.
  • the phase error value 1303a varies depending on the quality of the reproduced signal 1200a and the jitter component of the clock signal 1400a, but is accumulated by the integrator 1512. As shown in (C), it is possible to accurately detect the direction of frequency shift when capture is not possible.
  • loop filter 1304 Next, the operation of loop filter 1304 will be described in detail.
  • FIG. 14 is a block diagram showing a configuration of the loop filter 1304.
  • the loop filter 1304 controls the phase of the phase error value 1303a to be masked according to the distribution detection result 1500a.
  • the control signal 1304a from which the calorie calculator 3046 power is also output is input to the clock transmitter 1400.
  • the phase error mask unit 3041 outputs the phase error value 1303a as it is. If the phase error value 1303a indicates a positive value, the phase error value 1303a is output as it is, and if the phase error value 1303a is a negative value, the phase error value is masked and the phase error value is not output. Conversely, if the value indicates that the phase error value is biased to the negative side, the phase error value 1303a is output as it is if the value is negative, and is masked and the phase error value is not output if the value is positive. .
  • the phase error of the clock signal 1400a is adjusted by the amplifier 3042 with respect to the phase error value after the mask processing, and the frequency of the clock signal 1400a is adjusted by the adder 3043, the delay device 3044, and the amplifier 3045 included in the integrator. Adjustments are made.
  • mask processing is performed by the phase error mask unit 3041, only a positive phase error value is output when the frequency of the clock signal 1400a is low, so that the frequency of the clock signal 1400a is shifted toward the frequency of the reproduction signal 1200a. It goes monotonically higher.
  • the frequency of the clock signal 1400a is high, only a negative phase error value is output, so that the frequency of the clock signal 1400a monotonously decreases toward the frequency of the reproduction signal 1200a.
  • the amplifier 3045 indicates that the distribution detection result 1500a is biased positively or negatively. In this case, by increasing the magnification b, it is possible to further reduce the frequency pull-in time. It will be possible.
  • FIG. 15 shows the displacement distribution detector 1500 and the loop in the case where the frequency force PLL of the clock signal 1400a cannot be captured with respect to the reproduction signal 1200a!
  • FIG. 9 is a timing chart showing the operation of the filter 1304.
  • (A) shows the phase error value 1 303a
  • (B) shows the differential filter output value 1501a
  • (C) shows the integrated value 1512a
  • (D) shows the distribution detection result.
  • Results 1500a shows the output value of the phase error mask device
  • (F) shows the change on the time axis of the control signal 304a.
  • the frequency error PLL of the clock signal 1400a is so high that it cannot be captured, the phase error value (A) becomes a saw-tooth waveform with a slope falling to the right, and the differential filter output value (B) becomes The value is almost negative, and the integrated value (C) of the sign increases toward the negative side!].
  • the distribution detection result (D) becomes a value indicating that there is a bias on the negative side, for example, -1.
  • the distribution detection result (D) becomes ⁇ 1
  • the positive value of the phase error value (A) is masked by the phase error mask unit 3041 during the interval, so that the phase after the mask processing is performed.
  • the control signal (F) of the clock frequency is controlled in such a way that the frequency of the power clock signal 1400a, which was initially not able to be captured and was close to 0, is reduced.
  • the frequency of the clock signal 1400a approaches the frequency of the reproduction signal 1200a to some extent, the sawtooth slope of the phase error value (A) becomes smaller, and the absolute value of the differential filter output value (B) also exceeds the predetermined threshold A. Since the frequency is reduced, the absolute value of the integrated value (C) of the code tends to decrease.
  • the distribution detection result (D) shows that there is no deviation because it is judged that the bias of the distribution has decreased.
  • the value becomes, for example, 0, so that the mask processing by the phase error mask unit 3041 is not performed, and the phase error value (A) is output as it is.
  • the clock frequency control signal (F) is larger than the reproduced signal 1200a. It is possible to control to a stable state in which the phases are synchronized.
  • the PLL can capture the frequency error between the reproduction signal and the clock signal.
  • the frequency of the clock signal By controlling the frequency of the clock signal so that it can be accurately detected and the frequency error falls within the cap challenge according to the detection result, a stable clock signal can be generated thereafter. ⁇ It comes.
  • the distribution of the displacement of the phase error value is obtained from an integrated value obtained by integrating the signs of the displacement of the phase error value, so that a small-scale circuit that does not need to hold a large number of phase error values can be used. Accurate detection can be realized.
  • the offset canceller 1302 may be omitted from the configuration of the clock signal generation circuit 1300.
  • phase error calculator 1303 may calculate the phase error value based on the digital value output from AZD transformer 1301!
  • the clock signal generation circuit 1300 may be formed on a single semiconductor chip.
  • the offset canceller 1302, the phase error calculator 1303, the loop filter 1304, and the displacement distribution detector 1600 may be realized as a semiconductor integrated circuit.
  • a synchronization determinator 600a having the same configuration as the configuration of the synchronization determinator 600 described in Embodiment 1 is provided, and displacement detection is performed using the synchronization determinator 600a.
  • Validity and invalidity may be controlled. For example, when the synchronization determiner 600a determines that the reproduced signal and the clock signal are not in a synchronized state, the detection by the displacement distribution detector 1500 is enabled, and the synchronization determiner 600a determines that the reproduced signal and the clock signal are in a synchronized state. , The detection by the displacement distribution detector 1500 may be invalidated.
  • the synchronization determiner 600a may determine that the reproduced signal and the clock signal are not in a synchronized state when an error is detected.
  • the offset canceller 1302 is set so that the gain of the offset canceller 1302 is increased. If it is determined that the reproduced signal and the clock signal are in a synchronized state, the offset canceller 1302 may be controlled so that the gain of the offset canceller 1302 is reduced.
  • FIG. 16 is a block diagram showing a configuration of the clock signal generation device according to the third embodiment of the present invention. 16, the same components as those shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
  • the offset canceller 1302 that controls the center level of the digital value 1301a output from the AZD transformation ⁇ 1301 to be zero includes a zero level detector 3021, a binarized DUTY detector 3022, and an integrator 3023. And the subtractor 3025 and the high-frequency emphasized finoleta 3024 [0104]
  • the high-frequency emphasis filter 3024 outputs a high-frequency emphasis filter output value 3024a obtained by amplifying the high-frequency component of the digital value 1302a after the offset cancellation. For example, it amplifies short marks or short space portions such as 2T and 3T, whose amplitude tends to be small.
  • FIG. 17 shows a configuration example of the high-frequency emphasis filter.
  • 17 is a fifth-order FIR filter that delays the digital value 1302a input by the delay units 1701, 1702, 1703, 1704, and 1705 in synchronization with the clock signal 1400a.
  • the values are manually input to multipliers 1706, 1707, 1708, 1709, and 1710, and the calorie calculator 1711 calculates the calorie value of the five multiplied values and outputs a value 3024a.
  • the zero level detector 3021 extracts the zero cross point from the digital value 1302a after the offset cancellation, and the absolute value of the two digital values sandwiching the zero cross point is smaller! / Is determined to be the zero cross position, and the value is output as the zero level detection value 3021a.
  • the binary dangling DUTY detector 3022 outputs a binary dangling detection value 3022a obtained by binarizing the output value 3024a of the high-frequency emphasis filter so as to take a counter-polar value having the same absolute value. .
  • the high-frequency emphasis filter output value 3024a is a positive value, the value is +1;
  • Integrator 3023 integrates a value obtained by adding zero level detection value 3021a and binarization detection value 3022a, and outputs the integrated value as binary threshold value 3023a.
  • Subtractor 3025 subtracts binary level value 3023a from digital value 1301a.
  • the binarized level value 3023a is controlled so as to gradually approach zero, and low-frequency fluctuation components included in the digital value 1301a can be removed.
  • the distribution detection phase error calculator 1305 receives the output value 3024a of the high-frequency emphasis filter as an input, performs the same operation as the phase error calculator 1303, and applies the distribution detection phase error to the displacement distribution detector 1500.
  • the calculated value 1305a and the distribution detection phase error calculation timing signal 1305b are output.
  • high-frequency emphasis filter 3024 allows the accuracy of binary filtering to be reduced.
  • the detection accuracy of the mouth cross point can be improved, and stable offset cancellation control and phase error distribution detection can be performed.
  • the power of using a high-frequency emphasis filter as a fifth-order FIR filter for example, a waveform equalizer as disclosed in Patent Documents 5 and 6, or as disclosed in Patent Document 7
  • a maximum likelihood decoder may be used.
  • FIG. 18 is a block diagram showing a configuration of a disk device according to Embodiment 4 of the present invention.
  • the same components as those shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
  • the disk device includes an optical head 1102 for irradiating the optical disk 1101 with the laser 1102a, a motor 1103 for rotating the optical disk 1101, a servo circuit 1606 for controlling the motor 1103 and the optical head 1102, and an electric head obtained by the optical head 1102.
  • Signal 1102b power Analog signal processing circuit 1200 for extracting data reproduction signal 1 200a and servo reproduction signal 1200b, clock signal generation circuit 1300 described in the second to third embodiments, and reproduction data from digital value 1302a
  • a CPU 1605 for controlling the power supply and an interface circuit 1607 with an external host computer are provided.
  • the laser emitted from the optical head 1102 is focused on the track of the optical disk 1101, and while scanning the track, the amount of reflected light from the optical disk 1101 is detected and an electric signal 1102b is output.
  • the analog signal processing circuit 1200 records the electric signal 1102b on the optical disk 1101!
  • the reproduction signal 1200a corresponding to the information and the servo reproduction signal 1200b corresponding to the scanning state of the track formed on the optical disk 1101 are extracted.
  • the servo circuit 1606 uses the servo reproduction signal 1200b to perform control so that the rotation speed of the motor 1103, the laser condensing state of the optical head 1102, and the scanning state of the track are optimized.
  • the clock signal generation circuit 1300 generates the clock signal 1400a synchronized with the reproduction signal 1200a.
  • the digital signal 1302a is extracted and sampled from the reproduction signal 1200a in synchronization with the clock signal 1400a and output.
  • the read channel circuit 1601 extracts the reproduction data 1601a obtained by binarizing the digital value 1302a, and further demodulates the reproduction data 1601a in the data demodulation circuit 1602, so that the digital data recorded on the optical disk 1101 is reproduced. Information can be obtained.
  • the address decoder 1603 extracts an address value 1603a included in the demodulation result 1602a,
  • the CPU 1605 controls the reproduction operation while obtaining the address value 1603a
  • the optical disk 110 by using the clock signal generated by the clock signal generation circuit described in the second to third embodiments, the optical disk 110
  • the digital information can be reproduced stably.
  • the clock signal generation device of the present invention can be realized as an LSI that is an integrated circuit.
  • the components included in the clock signal generation device may be individually integrated into one chip, or may be integrated into one chip so as to include some or all of them.
  • an integrated circuit is sometimes called an IC, a system LSI, a solid-state LSI, or a horn-shaped LSI, depending on the difference in the degree of power integration called an LSI.
  • the integrated circuit of the present invention is not limited to an LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • a reconfigurable processor that can reconfigure the connection and settings of circuit cells inside the LSI may be used.
  • the present invention is to generate a clock signal that is immediately synchronized even if the frequency of an input reproduction signal changes suddenly or an abnormal state occurs such that the amplitude of the reproduction signal temporarily decreases. This is useful as a PLL circuit used for reproducing data in an optical disc device.
  • the present invention provides that if a reproduced signal and a clock signal are separated from each other in frequency and the quality of the reproduced signal is poor, it is possible to generate a synchronized clock signal immediately, Therefore, it is useful as a clock signal generating circuit used for reproducing data in an optical disc device.

Abstract

　本発明は、位相誤差検出範囲を広くした位相誤差検出器と、ＰＬＬ同期状態に基づいたゲイン制御により、ＰＬＬの引込時間の改善を図る。位相誤差が増加している場合に位相誤差検出点の補正を行うことにより位相誤差検出範囲を広くする。また、位相誤差値を平滑化した値の標準偏差に基づいてＰＬＬのロック状態を判定し、引込過渡状態と定常状態とでゲインを切り替えることにより、ＰＬＬの引込時間を短縮かつ安定させることが可能となる。

Description

クロック信号生成装置、半導体集積回路およびデータ再生方法 技術分野
[0001] 本発明は、情報が記録されている媒体力 再生された再生信号を 2値ィ匕するため のタイミング信号 (クロック信号)を生成する PLL装置 (クロック信号生成装置）、それ に用いられる半導体集積回路およびデータ再生方法に関する。
背景技術
[0002] 従来、情報が記録されて 、る光ディスクから情報を再生する場合、ディスクから再生 した信号を PLL (Phase Locked Loop)回路へ入力し、 PLL回路によって再生信 号に同期したクロック信号を生成し、このクロック信号に同期して再生信号をデジタル 化してデジタルデータを再生する（例えば、特許文献 1参照)。
[0003] 図 19は、クロック信号を生成する従来の PLL回路の構成を示すブロック図である。
[0004] 光ヘッド 4102は、光ディスク 4101に光ビームを照射し、光ディスク 4101からの反 射光量を検出して電気信号を出力する。アナログ信号処理回路 4200は、光ヘッド 4 102から出力される電気信号から再生信号を抽出する。アナログ信号処理回路 420 0は、電気信号を増幅するプリアンプ 4201と、増幅した信号の振幅が一定になるよう に制御するゲイン制御回路 (AGC) 4202と、周波数特性を改善するイコライザ 4203 とを含む。
[0005] PLL回路 4300は、再生信号に同期したクロック信号を生成する。 PLL回路 4300 は、再生信号をクロック信号でデジタル化する AZD変換器 301と、デジタル化した デジタル値の中心値がゼロとなるように低周波数成分を除去するオフセットキャンセ ラ 4302と、オフセットキャンセル後のデジタル値から位相誤差値を算出する位相誤 差算出器 4303と、位相誤差値力 不要な周波数帯域の成分を除去するループフィ ルタ 4304と、ループフィルタ 4304の出力値に応じた周波数のクロック信号を生成す るクロック発振器 4400とを含む。
[0006] クロック発振器 4400は、ループフィルタ出力値を電圧信号に変換する DZA変換 器 4401と、電圧信号に応じたクロック信号を生成する電圧制御発振器 (VCO) 440 2とを含む。
[0007] 図 20は、位相誤差算出器 4303の動作を示すタイミング図である。図 20の (A)は、 オフセットキャンセラ 4302の出力値（すなわち、オフセットキャンセル後のデジタル値 )を示している。位相誤差算出器 4303は、このデジタル値カゝらゼロクロスポイントを検 出し、ゼロクロスポイントを挟む 2つのデジタル値のうち絶対値の小さ!/、方の位置をゼ 口クロス検出位置として決定し（図 20の（B) )、ゼロクロス検出位置におけるデジタル 値の傾きが上がりエッジの場合にはそのデジタル値をそのまま位相誤差値として出 力し、逆にゼロクロス検出位置におけるデジタル値の傾きが下がりエッジの場合には そのデジタル値に— 1をかけた値を位相誤差値として出力する（図 20の（C) )。 PLL 回路 4300は、位相誤差算出器 4303から出力される位相誤差値に基づいて、位相 誤差がゼロとなるようにクロック信号の周波数を制御するループとして動作する。
[0008] オフセットキャンセラ 4302は、位相誤差値と、出力値の 2値ィ匕信号の 1と 0のデュテ ィー比とに基づいて動作し、これらの値を加算し、さらに積算した値がゼロになるよう にすることで、オフセットキャンセルするレベル、すなわち 2値化するレベルを制御す る (例えば、特許文献 2参照)。
特許文献 1：特開 2000-100083号公報
特許文献 2：特開 2000-243032号公報
特許文献 3：特開平 10- 107623号公報
特許文献 4:特開 2000 - 285605号公報
特許文献 5：特開 2002— 334520号公報
特許文献 6：特開 2000-343025号公報
特許文献 7 :特許第 3301691号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、従来の技術では、位相誤差値を算出することができる範囲はクロック 信号の ± 1Z2周期だけであるため、 PLL回路のキヤプチャレンジが狭ぐ再生信号 との周波数誤差が急激に大きくなつたり、光ディスク上の埃や傷、指紋などによって 再生信号の品質が悪ィ匕したときなどに、再生信号とクロック信号との同期が一度はず れてしまうと再同期までに時間がかかり、最悪の場合全く同期が力からなくなってしま い、データを再生することができなくなってしまうという課題があった。
[0010] また、従来、再生信号とクロック信号との同期状態を判定するためには、再生信号 に含まれるデータ再生用同期コードを検出する必要があった。そのため、光ディスク 上の埃や傷、指紋などによって再生信号の品質が悪ィ匕したときなどに同期がはずれ てしまっても、同期がはずれていることを検出するまでに時間がかかり、再生性能が 悪ィ匕してしまうと!、う課題があった。
[0011] 本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の同期がは ずれても即座に安定して再引込することにより再生性能を改善するクロック信号生成 装置を提供することを目的とする。
[0012] また、従来の技術では、位相誤差を算出できる範囲はクロック信号の ± 1Z2周期 だけであるため、 PLLのキヤプチャレンジが狭ぐ再生信号とクロック信号との周波数 が離れている場合には、 PLLの引き込み動作に長い時間が力かってしまう。これに 対し、位相誤差値の時間軸における傾き力 周波数誤差を算出し、得られた周波数 誤差と位相誤差とに基づいてクロック信号の周波数を制御することにより、 PLLのキ ャプチャレンジを拡大するクロック信号生成回路が提案されている（例えば、特許文 献 3、特許文献 4参照)。
[0013] し力しながら、前記従来の PLLのキヤプチャレンジを拡大する技術では、位相誤差 値の傾きが急峻である箇所、すなわち位相誤差が 180° 変化した瞬間的状態力 キ ャプチヤエラー状態を判定しているため、光ディスク上の埃や傷、指紋あるいは光デ イスクの面ぶれなどによって再生信号の品質が悪ィ匕したときなど
には誤検出あるいは未検出になってしまい、 PLLの引き込み時間が安定せず、デー タ再生できるまでの時間が長くなつてしまうという課題があった。
[0014] また、キヤプチヤエラー状態の検出の精度を向上させるために、位相誤差値を複数 保持し、保持した位相誤差値から位相誤差曲線の変位を検出していたが、既知の特 定パターンではなく変調されたデータ区間において十分な検出確度を得るためには 多数の位相誤差値を保持する必要があり、回路規模が非常に大きくなつてしまうとい う課題があった。 [0015] また、従来のオフセットキャンセラでは、再生信号の振幅が小さくなりやす!/、短マー ク Zスペース部の影響により、 2値化レベルが振られやすぐ再生信号の品質が悪い 状態においては、誤ったレベルに 2値化レベルが制御されてしまい、ゼロクロスポイン トに基づ 、た位相誤差値の算出が正常に行われなくなり、 PLL引き込みすることがで きなくなると 、う課題があった。
[0016] 本発明は、前記従来の課題を解決するもので、再生信号とクロック信号の周波数が 離れており、かつ再生信号の品質が悪い場合においても、即座に安定して PLLの引 き込みを行うことにより再生性能を改善するクロック信号生成装置を簡易な回路構成 により実現することを目的とする。
課題を解決するための手段
[0017] 本発明のクロック信号生成装置は、情報が記録された光ディスク力 再生された再 生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記クロッ ク信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号 をデジタル値に変換することにより、複数のデジタル値を時系列に生成する AZD変 換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記クロ ック信号との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、前記位 相誤差値に基づ 、て、前記クロック信号の周波数を制御する制御信号を出力するル ープフィルタ手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号 として生成するクロック発振手段と、前記位相誤差値に基づいて、前記位相誤差が 所定の範囲内にあるかどうかを判定する位相誤差範囲判定手段とを備え、前記位相 誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、前記位相誤 差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判定された場 合には、前記ゼロクロスポイントの前後にある 2つのデジタル値のうちゼロレベルに近 い側のデジタル値に基づいて前記位相誤差値を算出し、前記位相誤差範囲判定手 段によって前記位相誤差が前記所定の範囲内にないと判定された場合には、前記 2 つのデジタル値のうちゼロレベルから遠 、側のデジタル値に基づ!/、て前記位相誤差 値を算出し、これにより、上記目的が達成される。
[0018] 前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手 段を含み、前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所 定の閾値との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどう かを判定してもよい。
[0019] 前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定 した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ 手段を制御してもよい。
[0020] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再 生信号と前記クロック信号とが同期状態にないと判定した場合には前記位相誤差範 囲判定手段による判定を有効とし、前記再生信号と前記クロック信号とが同期状態に あると判定した場合には前記位相誤差範囲判定手段による判定を無効としてもよい。
[0021] 前記デジタル値を 2値ィ匕するレベルを検出し、前記レベルに基づいて前記デジタ ル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記 位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャンセルさ れたデジタル値に基づ!/ヽて、前記位相誤差値を算出してもよ ヽ。
[0022] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再 生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキ ヤンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記 再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセット キャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御しても よい。
[0023] 前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算 値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による 平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに 備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同 期状態にな 、と判定してもよ 、。
[0024] 本発明の半導体集積回路は、情報が記録された光ディスクから再生された再生信 号に同期したクロック信号を生成するクロック信号生成装置において使用される半導 体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答して前 記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に変換 することにより、複数のデジタル値を時系列に生成する AZD変換手段と、前記クロッ ク信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複数の デジタル値のそれぞれに基づ 、て、前記再生信号と前記クロック信号との位相誤差 を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて、 前記クロック信号の周波数を制御する制御信号を出力するループフィルタ手段と、前 記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定す る位相誤差範囲判定手段とを備え、前記位相誤差算出手段は、前記複数のデジタ ル値のゼロクロスポイントを検出し、前記位相誤差範囲判定手段によって前記位相誤 差が前記所定の範囲内にあると判定された場合には、前記ゼロクロスポイントの前後 にある 2つのデジタル値のうちゼロレベルに近!、側のデジタル値に基づ!/、て前記位 相誤差値を算出し、前記位相誤差範囲判定手段によって前記位相誤差が前記所定 の範囲内にないと判定された場合には、前記 2つのデジタル値のうちゼロレベルから 遠い側のデジタル値に基づいて前記位相誤差値を算出し、前記クロック発振手段は 、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成し、これ により、上記目的が達成される。
本発明のデータ再生方法は、情報が記録された光ディスクから再生された再生信 号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号をデ ジタルイ匕した再生データを出力するデータ再生方法であって、 (a)前記クロック信号 に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジ タル値に変換することにより、複数のデジタル値を時系列に生成するステップと、 (b) 前記複数のデジタル値のそれぞれに基づ 、て、前記再生信号と前記クロック信号と の位相誤差を示す位相誤差値を算出するステップと、（c)前記位相誤差値に基づい て、前記クロック信号の周波数を制御する制御信号を出力するステップと、（d)前記 制御信号に応じた周波数を有する信号を前記クロック信号として生成するステップと 、（e)前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを 判定するステップとを包含し、前記ステップ (b)は、前記複数のデジタル値のゼロクロ スポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあ ると判定された場合には、前記ゼロクロスポイントの前後にある 2つのデジタル値のう ちゼロレベルに近 、側のデジタル値に基づ 、て前記位相誤差値を算出するステップ と、前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内に な 、と判定された場合には、前記 2つのデジタル値のうちゼロレベル力 遠 、側のデ ジタル値に基づいて前記位相誤差値を算出するステップとを包含し、これにより、上 記目的が達成される。
[0026] 本発明の他のクロック信号生成装置は、情報が記録されたディスク力 再生された 再生信号に同期したクロック信号を生成するクロック信号生成装置であって、前記ク ロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生 信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成する AZ D変換手段と、前記複数のデジタル値のそれぞれに基づいて、前記再生信号と前記 クロック信号との位相誤差を示す第 1の位相誤差値を算出する第 1の位相誤差算出 手段と、前記第 1の位相誤差値の変位の分布を検出する第 1の変位分布検出手段と 、前記第 1の位相誤差値と前記第 1の位相誤差値の変位の分布の検出結果とに基 づ 、て、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ 手段と、前記制御信号に応じた周波数を有する信号を前記クロック信号として生成す るクロック発振手段とを備え、これにより、上記目的が達成される。
[0027] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再 生信号と前記クロック信号とが同期状態にないと判定した場合には前記第 1の変位 分布検出手段による検出を有効とし、前記再生信号と前記クロック信号とが同期状態 にあると判定した場合には前記第 1の変位分布検出手段による検出を無効としてもよ い。
[0028] 前記デジタル値を所定の区間毎に積算する積算手段と、前記積算手段による積算 値を平均化する平均化手段と、前記積算手段による積算値と前記平均化手段による 平均値との差が所定の閾値より大きいときにエラー検出するエラー検出手段をさらに 備え、前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同 期状態にな 、と判定してもよ 、。
[0029] 前記ループフィルタ手段は、前記第 1の位相誤差値の変位の分布の偏りが小さくな るように前記制御信号を生成してもよ 、。
[0030] 前記ループフィルタ手段は、前記分布の偏りが大き！ヽときに、前記位相誤差値にお
V、て偏りが小さくなる極性の値のみ用いてもょ 、。
[0031] 前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出して ちょい。
[0032] 前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記 変位の符号を積算してもよ 、。
[0033] 前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記 変位の符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるい は減少させてもよい。
[0034] 前記デジタル値の高域成分を強調する高域強調フィルタ手段と、前記高域強調フ ィルタ手段の出力信号に基づいて前記再生信号と前記クロック信号との位相誤差を 示す第 2の位相誤差値を算出する第 2の位相誤差算出手段と、前記第 2の位相誤差 値の変位の分布を検出する第 2の変位分布検出手段とをさらに備え、前記ループフ ィルタ手段は、前記第 2の位相誤差値の変位の分布の偏りが小さくなるように前記制 御信号を生成してもよい。
[0035] 前記デジタル値を 2値ィ匕するレベルを検出し、前記レベルに基づいて前記デジタ ル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、前記 第 1の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャン セルされたデジタル値に基づいて前記第 1の位相誤差値を算出し、前記高域強調フ ィルタ手段は、前記オフセットキャンセル手段に含まれて 、てもよ 、。
[0036] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、前記同期判定手段は、前記再 生信号と前記クロック信号とが同期状態にないと判定した場合には前記オフセットキ ヤンセル手段のゲインが高くなるように前記オフセットキャンセル手段を制御し、前記 再生信号と前記クロック信号とが同期状態にあると判定した場合には前記オフセット キャンセル手段のゲインが低くなるように前記オフセットキャンセル手段を制御しても よい。
[0037] 本発明の他の半導体集積回路は、情報が記録された光ディスク力 再生された再 生信号に同期したクロック信号を生成するクロック信号生成装置において使用される 半導体集積回路であって、前記クロック信号生成装置は、前記クロック信号に応答し て前記再生信号をサンプリングし、前記サンプリングされた再生信号をデジタル値に 変換することにより、複数のデジタル値を時系列に生成する AZD変換手段と、前記 クロック信号を生成するクロック発振手段とを含み、前記半導体集積回路は、前記複 数のデジタル値のそれぞれに基づ ヽて、前記再生信号と前記クロック信号との位相 誤差を示す第 1の位相誤差値を算出する第 1の位相誤差算出手段と、前記第 1の位 相誤差値の変位の分布を検出する第 1の変位分布検出手段と、前記第 1の位相誤 差値と前記第 1の位相誤差値の変位の分布の検出結果とに基づ 、て、前記クロック 信号の周波数を制御する制御信号を生成するループフィルタ手段とを備え、前記ル ープフィルタ手段は、前記第 1の位相誤差値の変位の分布の偏りが小さくなるように 前記制御信号を生成し、前記クロック発振手段は、前記制御信号に応じた周波数を 有する信号を前記クロック信号として生成し、これにより上記目的が達成される。
[0038] 本発明の他のデータ再生方法は、情報が記録された光ディスクから再生された再 生信号に同期したクロック信号を生成し、前記クロック信号に同期して前記再生信号 をデジタル化した再生データを出力するデータ再生方法であって、 (a)前記クロック 信号に応答して前記再生信号をサンプリングし、前記サンプリングされた再生信号を デジタル値に変換することにより、複数のデジタル値を時系列に生成するステップと、 (b)前記複数のデジタル値のそれぞれに基づ 、て、前記再生信号と前記クロック信 号との位相誤差を示す第 1の位相誤差値を算出するステップと、 (c)前記第 1の位相 誤差値の変位の分布を検出するステップと、 (d)前記第 1の位相誤差値と前記第 1の 位相誤差値の変位の分布の検出結果とに基づ 、て、前記クロック信号の周波数を制 御する制御信号を生成するステップと、 (e)前記制御信号に応じた周波数を有する 信号を前記クロック信号として生成するステップとを包含し、前記ステップ (d)は、前 記第 1の位相誤差値の変位の分布の偏りが小さくなるように前記制御信号を生成す るステップを包含し、これにより上記目的が達成される。
[0039] 以上の本発明にお 、て、位相誤差の範囲を判定した結果に基づ 、て位相誤差値 を算出することにより、位相誤差値を算出することができる範囲をクロック信号の ± 1 周期まで拡大することができる。
[0040] また、ループフィルタ手段から出力される制御信号に基づいて再生信号とクロック 信号との位相同期状態を即座に判定し、クロック信号生成装置を適切に制御すること により安定したクロック信号を生成することができる。
発明の効果
[0041] 本発明のクロック信号生成装置によれば、位相誤差値を算出することが可能な範囲 の補正を行うことによりキヤプチャレンジを拡大することができ、再生信号の周波数が 急激に変化して同期がはずれた場合でも再同期をかけることが可能となる。
[0042] また、位相誤差値の範囲の判定結果と同期状態の判定結果とに応じて、ループフ ィルタ手段やオフセットキャンセル手段のゲインや位相誤差範囲判定手段を制御す ることにより、再生信号とクロック信号とが同期状態にないときはゲインを高ぐ位相誤 差値を算出する範囲を広くして素早く同期状態まで引き込み、再生信号とクロック信 号とが同期状態にあるときはゲインを低ぐ位相誤差値を算出する範囲の補正を行わ な 、ようにして安定したクロック信号を生成することが可能となる。
[0043] さらに、本発明の他のクロック信号生成装置によれば、位相誤差値の変位の分布を 求め、その偏りを検出する。検出した偏りが大きいときには、偏りがなくなるように位相 誤差値を基にクロック信号の周波数を制御する制御信号を生成する。これにより、 PL Lが再生信号とクロック信号との周波数誤差をキヤプチヤできて 、な 、状態を再生信 号の品質が悪い状態であっても正確に検出することができ、検出結果に応じて周波 数誤差がキヤプチャレンジ内におさまるようにクロック信号の周波数を制御することに より、その後安定したクロック信号を生成することができるようになる。
[0044] また、本発明の一つの実施の形態によれば、位相誤差値の変位の分布を、位相誤 差値の変位の符号を積算した積算値により求めることにより、多数の位相誤差値を保 持する必要がなぐ小規模な回路で高精度な検出を実現することができる。
[0045] また、本発明の一つの実施の形態によれば、高域強調フィルタ手段により短マーク Zスペース部の振幅を増幅させることで 2値ィ匕レベルの検出精度を向上させ、 PLL の弓 Iき込み動作を安定させることができる。
図面の簡単な説明
[0046] [図 1]図 1は本発明の実施の形態 1における PLL回路の構成を示すブロック図
[図 2]図 2は本発明の実施の形態 1における位相誤差算出の動作を示すタイミング図 [図 3]図 3は本発明の実施の形態 1における位相誤差範囲判定回路の構成を示すブ ロック図
[図 4]図 4は本発明の実施の形態 1における位相誤差範囲判定の動作を示すタイミン グ図
[図 5]図 5は本発明の実施の形態 1における同期判定回路の構成を示すブロック図
[図 6]図 6は本発明の実施の形態 1におけるステートマシンの状態遷移図
[図 7]図 7は本発明の実施の形態 1における振幅エラー検出の動作を示すタイミング 図
[図 8]図 8は本発明の実施の形態 1における同期状態判定の動作を示すタイミング図 [図 9]図 9は本発明の実施の形態 2におけるクロック信号生成回路の構成を示すプロ ック図
[図 10]図 10は本発明の実施の形態 2における変位分布検出器の構成を示すブロッ ク図
[図 11]図 11は本発明の実施の形態 2における変位分布検出器の動作を示すタイミン グ図
[図 12]図 12は本発明の実施の形態 2における変位分布検出器の動作を示すタイミン グ図
[図 13]図 13は本発明の実施の形態 2における変位分布検出器の動作を示すタイミン グ図
[図 14]図 14は本発明の実施の形態 2におけるループフィルタの構成を示すブロック 図 [図 15]図 15は本発明の実施の形態 2における変位分布検出器とループフィルタの動 作を示すタイミング図
圆 16]図 16は本発明の実施の形態 3におけるクロック信号生成回路の構成を示すブ ロック図
[図 17]図 17は本発明の実施の形態 3における高域強調フィルタの構成を示すブロッ ク図
[図 18]図 18は本発明の実施の形態 4におけるディスク装置の構成を示すブロック図
[図 19]図 19は従来の PLL回路の構成を示すブロック図
圆 20]図 20は従来の PLL回路の位相誤差算出の動作を示すタイミング図 符号の説明
101 光ディスク
102 光ヘッド
103 モータ
200 アナログ信号処理回路
201 プリアンプ
202 AGC
203 イコライザ
300 PU^回路
301 A,D変
302 オフセットキャンセラ
303 位相誤差算出器
304 ループフィルタ
400 クロック発振器
401 DZA変
402 VCO
500 位相誤差範囲判定器
501 遅延器
502 コンノ レータ 600 同期判定器
601 DCレベル検出器
602 LPF
603 減算器
604 コンノ レータ
605 ACレベル検出器
606 LPF
607 減算器
608 コンノ レータ
609 標準偏差算出器
610 コンノ レータ
611 連続判定器
612 ステートマシン
613 ゲート生成器
1101 光ディスク
1102 光ヘッド
1102a 光ビーム
1102b 信
1103 モータ
1200 アナログ信号処理回路
1200a 再生信号
1200b サーボ用再生信号
1201 プリアンプ
1202 AGC
1203 イコライザ
1300 クロック信号生成回路
1301 AZD変騰
1301a デジタノレ値 1302 オフセットキャンセラ
1302a オフセットキャンセル後のデジタル値
1303 位相誤差算出器
1303a 位相誤差値
1303b 位相誤差算出タイミング信号
1304 ループフィルタ
1304a 制御信号
1305 分布検出用位相誤差算出器
1305a 分布検出用位相誤差算出値
1305b 分布検出用位相誤差算出タイミング信号
1400 クロック発振器
1401 DZA変翻
1402 VCO
1400a クロック信号
1500 変位分布検出器
1501 微分フィルタ
1502、 1504、 1505、 1506 遅延器
1503、 1510 カロ算器
1507、 1508、 1509 減算器
1501a 微分フィルタ出力値
1501b 微分フィルタ出力値の符号
1511 コンノ レータ
1512
1512a 符号の積算値
1513 コンノ レータ
1500a 分布検出結果
1601 リードチャネル回路
1601a 再生データ 1602 データ復調回路
1602a データ復調結果
1603 アドレスデコーダ
1603a アドレス値
1604 ノ ッファメモリ
1605 CPU
1606 サーボ回路
1606a モータ駆動信号
1606b 光ヘッド駆動信号
1607 インターフェース
1701、 1702、 1703、 1704、 1705 遅延器
1706、 1707、 1708、 1709、 1710 乗算器
1711 加算器
3021 ゼロレべノレ検出器
3021a ゼロレベル検出値
3022 2値化 DUTY検出器
3022a 2値化検出値
3023 積算器
3023a 2値ィ匕レベル値
3024 高域強調フィルタ
3024a 高域強調フィルタ出力値
3025 減算器
3041 位相誤差マスク器
3042、 3045 増幅器
3043、 3046 カロ算器
3044 遅延器
発明を実施するための最良の形態
以下、図面を参照しながら、本発明に係る PLL装置 (クロック信号生成装置)の実 施の形態を説明する。
[0049] (実施の形態 1)
図 1は、本発明の実施の形態 1における PLL装置の構成を示すブロック図である。
[0050] 光ヘッド 102は、光ディスク 101に光ビームを照射し、光ディスク 101からの反射光 量を検出して電気信号を出力する。アナログ信号処理回路 200は、光ヘッド 102カゝら 出力される電気信号から再生信号を抽出する。アナログ信号処理回路 200は、電気 信号を増幅するプリアンプ 201と、増幅した信号の振幅が一定になるように制御する ゲイン制御回路 (AGC) 202と、周波数特性を改善するイコライザ 203とを含む。
[0051] 次に、 PLL回路 300の構成を説明する。
[0052] PLL回路 300は、再生信号に同期したクロック信号を生成する。クロック信号生成 回路 300は、再生信号をクロック信号でデジタル化する AZD変換器 301と、デジタ ルイ匕したデジタル値の中心値がゼロとなるように低周波数成分を除去するオフセット キャンセラ 302と、オフセットキャンセラ 302から出力されるデジタル値とクロック信号と の位相誤差を算出する位相誤差算出器 303と、位相誤差算出器 303による位相誤 差値の算出範囲の補正を制御する位相誤差範囲判定器 500と、位相誤差値力ゝら不 要な周波数帯域の成分を除去するループフィルタ 304と、ループフィルタ 304の出力 値に応じた周波数を有するクロック信号を生成するクロック発振器 400と、ループフィ ルタ出力値力 再生信号とクロック信号の位相同期状態を判定する同期判定器 600 とを含む。
[0053] AZD変 301によりデジタルィ匕されたデジタル値には、アナログ信号処理回路 200にお 、て除去されずに残存した不要な低周波数帯域の成分が含まれて!/、る。ォ フセットキャンセラ 302は、この低周波数帯域の成分を抽出し、デジタル値力も抽出し たオフセット値を減算することにより、低周波数帯域成分を除去する。これによつて、 光ディスク 101の情報記録面上に埃や指紋が付着し、再生信号が低周波数で揺ら いだりする場合にも、安定したクロック生成動作を行うことが可能となる。
[0054] 位相誤差算出器 303は、オフセットキャンセル後のデジタル値に基づいて位相誤 差値を算出する。図 2は、位相誤差算出器 303の動作を示すタイミング図である。図 2の（Α)は、オフセットキャンセル後のデジタル値を時系列に示している。これらのデ ジタル値の中から、ゼロクロスポイントの前後にある 2つのデジタル値を検出し、その 2 つのデジタル値のうち絶対値の小さい方の位置をゼロクロス検出位置として決定する (図 2の（B) )。また、 2つのデジタル値のうちもう一方の位置を補正ゼロクロス検出位 置として決定する（図 2の（C) )。ゼロクロス検出位置と補正ゼロクロス検出位置のうち 、位相誤差範囲判定器 500による判定信号が補正なしを示す" L"である場合には、 ゼロクロス検出位置を選択し、逆に補正ありを示す" H"である場合には、補正ゼロク ロス検出位置を選択する（図 2の (D) (E) )。位相誤差値は、選択された位置におい てデジタル値の傾きが上がりエッジである場合には、そのデジタル値をそのまま位相 誤差値として出力し、選択された位置にお!、てデジタル値の傾きが下がりエッジであ る場合には、そのデジタル値に- 1を乗算した値を位相誤差値として出力する。
[0055] ループフィルタ 304によって位相誤差値力 不要な周波数帯域成分が除去される 。ループフィルタ 304の出力値は、クロック発振器 400に入力される。クロック発振器 4 00は、ループフィルタ 304の出力値を電圧信号に変換する DZ A変換器 401と、電 圧制御発振器 (VCO) 402とを含む。 VCO402によって生成されるクロック信号の周 波数は、ループフィルタ 304の出力値が大きくなり、 DZA変換器 401の出力電圧が 高くなると、高くなる。また、 VCO402によって生成されるクロック信号の周波数は、ル ープフィルタ 304の出力値が小さくなり、 DZA変 401の出力電圧が低くなると、 低くなる。従って、 PLL回路 300は、位相誤差算出器 303によって算出された位相誤 差値が正の値の場合にはクロック信号の周波数が高くなるように動作し、位相誤差算 出器 303によって算出された位相誤差値が負の値の場合にはクロック信号の周波数 が低くなるよう動作する。
[0056] 図 3は、位相誤差範囲判定器 500の構成を示すブロック図である。位相誤差算出 器 303によって算出された位相誤差値を P倍し、それを遅延器 501によって遅延され た値に（1-P)倍した値と加算し、再度その加算値を遅延器 501に入力する。 Pの値 は、例えば 1Z2とすれば良い。遅延器 501を含むループ回路は、位相誤差算出器 303によって位相誤差値が算出される毎に動作するものであり、これによつて、遅延 器 501の出力値は、位相誤差値が増加あるいは減少を続ける場合に、その絶対値 が大きくなつていく。コンパレータ 502は、遅延器 501の出力値が所定の +側閾値よ り大きくなつた場合、あるいは所定の" f則閾値より小さくなつた場合に位相誤差算出 範囲の補正が必要になるとして、位相誤差範囲判定信号を出力する。
図 4は、位相誤差範囲判定器 500の動作を示すタイミング図である。図 4の (A)は、 再生信号とクロック信号が同期している場合のデジタル値を示しており、ゼロクロス検 出位置での値はゼロになる。一方、図 4の（B)は、再生信号に対してクロック信号の 周波数が低い場合のデジタル値を示している。クロック信号の周波数が低いため、数 周期毎に再生信号に対してクロック信号の位相がクロック信号の 1Z2周期以上遅れ てしまう。図 4の (C)はこのときの位相誤差値を示している。位相誤差算出範囲の補 正がない場合には位相誤差算出範囲は ± 1Z2周期しかないため、クロック信号の 位相の遅れが 1Z2周期以内に収まっている間は位相誤差値はクロック信号の周波 数 UPを示す値となる力 1Z2周期以上遅れてしまうと一転して周波数 DOWNを示 す値となってしまい、同期したクロック信号を生成できなくなってしまう。図 4の（D)は 、これに対する位相誤差範囲判定器 500における遅延器 501の値を示している。クロ ック信号の周波数が低い場合には、遅延器 501の出力値は正側で絶対値が増加し 、再生信号に対するクロック信号の位相が 1Z2周期遅れるようになるときには所定の +側閾値を超えるようになり、その結果、位相誤差範囲の補正が必要として、位相誤 差範囲判定信号は" H"となる（図 4の (E) )。位相誤差算出器 303は、位相誤差範囲 判定信号に基づいて、補正ゼロクロス検出位置を選択し、これによつて位相誤差を算 出することが可能な範囲は + 1Z2周期一 + 1周期の範囲となり、位相が + 1周期を こえない間は継続して周波数 UPを示す位相誤差値を出力することができる。その結 果、安定に同期したクロック信号を生成することができる。また、クロック信号の周波数 が高い場合には、遅延器 501の出力値は負側で絶対値が増加し、再生信号に対す るクロック信号の位相が 1Z2周期進んでしまうようになるときには所定の 側閾値を 超えるようになり、その結果、位相誤差範囲判定信号は" H"となる。位相誤差算出器 303は、位相誤差範囲判定信号に基づいて、補正ゼロクロス検出位置を選択し、こ れによって位相誤差を算出することが可能な範囲は 1Z2周期一一 1周期の範囲と なり、位相が— 1周期をこえない間は継続して周波数 DOWNを示す位相誤差値を出 力することができる。ここで、 +側閾値と" f則閾値の値は、 A/D変 301に入力さ れる再生信号の振幅が、アナログ信号処理回路 200のゲイン制御回路 (AGC) 202 により一定になるように制御されるため、その振幅に応じた値に決めることができる。
[0058] 次に、同期判定器 600の動作を説明する。
[0059] 図 5は、同期判定器 600の構成を示すブロック図である。同期判定器 600は、 AZ D変^ ^301から出力されるデジタル値の DCレベルを検出する DCレベル検出器 6 01と、 DCレベル検出値の変化を平滑化するローパスフィルタ（LPF) 602と、 DCレ ベル検出値と LPF出力値の差分を算出する減算器 603と、その差分値と所定の DC エラー検出閾値との比較を行うコンパレータ 604と、 AZD変 301から出力され るデジタル値の ACレベルを検出する ACレベル検出器 605と、 ACレベル検出値の 変化を平滑化するローパスフィルタ（LPF) 606と、 ACレベル検出値と LPF出力値の 差分を算出する減算器 607と、その差分値と所定の ACエラー検出閾値との比較を 行うコンパレータ 608と、ループフィルタ 304の出力値の標準偏差を算出する標準偏 差算出器 609と、その標準偏差と所定の標準偏差閾値との比較を行うコンパレータ 6 10と、比較結果の連続性を判定する連続判定器 611と、以上の検出結果に基づい て動作するステートマシン 612と、ステートに応じて PLL回路 300の動作を制御する ゲート生成器 613とを含む。
[0060] 図 7の (A)は、デジタル値の DC変動を検出する動作を示すタイミング図である。 D Cレベル検出器 601は、 AZD変換器 301から出力されるデジタル値を所定の区間 毎に積算した値を求めるものであり、その区間は、検出すべき DC変動成分の周期に 対して充分に短ぐかつデジタル値が表す情報ビットの" 1"ど' 0"の比率がほぼ 1： 1と なる区間より長くすればよい。 DCレベル検出値力 SLPF602で平滑ィ匕されることにより 、 DCレベル検出値の平均値が求められる。 LPF602は、検出すべき DC変動成分が 除去されるような周波数特性にすればよい。減算器 603において、 DCレベル検出値 とその平均値との差分が算出され、 DC変動が発生した場合には差分値の絶対値が 大きくなり、コンパレータ 604により DCエラー検出閾値を超えた場合に DCエラーとし て検出される。
[0061] 図 7の（B)は、デジタル値の AC変動を検出する動作を示すタイミング図である。 A Cレベル検出器 605は、 AZD変換器 301から出力されるデジタル値を所定の区間 毎にその絶対値を積算した値を求めるものであり、その区間は、検出すべき AC変動 成分の周期に対して充分に短くすればよい。 ACレベル検出値力LPF606で平滑ィ匕 されることにより、 ACレベル検出値の平均値が求められる。 LPF606は、検出すべき AC変動成分が除去されるような周波数特性にすればよい。減算器 607において、 A Cレベル検出値とその平均値との差分が算出され、 AC変動が発生した場合には差 分値の絶対値が大きくなり、コンパレータ 608により ACエラー検出閾値を超えた場合 に ACエラーとして検出される。
[0062] 図 8は、再生信号とクロック信号との同期状態に応じたループフィルタ 304の出力値 の変化を示すタイミング図である。標準偏差算出器 609は、所定の区間毎にループ フィルタ 304の出力値の標準偏差を算出する。標準偏差値は、再生信号とクロック信 号とが同期していない場合には大きぐ同期すると小さくなる。この標準偏差値の変 化をコンパレータ 610において所定の標準偏差閾値と比較することにより、区間毎の 同期状態の判定を行う。さらに、連続判定器 611において、区間毎の同期状態の判 定結果が所定回数連続して同期 OK判定であれば再生信号とクロック信号の同期は ロックしているとしてロック検出信号を出力し、逆に判定結果が所定回数連続して同 期 NG判定であれば同期はアンロックしているとしてアンロック検出信号を出力する。 これによつて、正確に同期状態を判定することができるようになる。
[0063] ステートマシン 612は、以上に述べた DCエラー検出信号、 ACエラー検出信号と、 ロック検出信号、アンロック検出信号に基づいて状態遷移し、ゲート生成器 613はス テートマシン 612の状態に基づ 、て、位相誤差範囲判定器 500の動作を制御する位 相誤差範囲判定イネ一ブル信号と、ループフィルタ 304のゲインを制御するループ フィルタゲイン切替信号と、オフセットキャンセラ 302のゲインを制御するオフセットキ ヤンセラゲイン切替信号とを出力する。
[0064] 図 6は、ステートマシン 612の状態遷移と、ゲート生成器 613の各状態における動 作を示す図である。 PLL回路 300の動作がスタートするとステートマシンの状態はス テード '0"から動作をはじめる。ステード' 0"では、再生信号とクロック信号の周波数の 誤差は大きいため、引込動作を安定させるために位相誤差範囲判定器 500を動作さ せ、引込時間を短縮するためにループフィルタ 304のゲインを高くし、デジタル値の 中心が即座にゼロとなるように制御するためオフセットキャンセラ 302のゲインを高く する。ロック検出信号が出力されると、状態はステード' 1"へと遷移する。ステード' 1" では、再生信号とクロック信号の周波数の誤差は充分に小さくなつているため位相誤 差範囲判定は必要なぐまた再生信号の品質低下により位相誤差範囲判定が誤動 作して PLL回路 300を不安定にしてしまうことを防ぐために位相誤差範囲判定器 50 0の動作を停止させる。一方、位相やデジタル値のオフセットキャンセル制御はまだ 充分に引き込むまでに至っていないため、どちらのゲインも高いままとしておく。ここ でロック検出信号が出力されると状態はステード' 3"へと遷移し、アンロック検出信号 が出力されると再度ステード' 0"へと遷移する。ステード' 3"は、再生信号とクロック信 号は完全に同期したと判定された状態であり、 PLL回路 300全体の動作を安定させ るため、位相誤差範囲判定器 500の動作は停止したままで、ループフィルタ 304の ゲインを低くし、オフセットキャンセラ 302のゲインも低くする。ここで、アンロック検出さ れるとステード' 0"へと遷移し、 DCエラー検出あるいは ACエラー検出されるとステー ド， 2"へと遷移する。ステード， 2"は、デジタル値の DC変動あるいは AC変動の影響 により、オフセットキャンセラ 302の制御が不安定になっている可能性があり、これに よって位相誤差算出器 303によって正確な位相誤差値が算出できなくなつている恐 れがあることを示している。従って、デジタル値の中心がゼロになるように即座に再引 込させるためにオフセットキャンセラ 302のゲインのみ高くすればよい。そして、ロック 検出されると再度ステード' 3"へと遷移し、安定に引き込めなくなりアンロック検出され た場合にはステード' 0"へと遷移することになる。
[0065] 以上述べたように、本実施の形態によれば、位相誤差範囲判定とそれに応じた位 相誤差の算出により、位相誤差を算出できる範囲がクロック信号の ± 1Z2周期から 士 1周期まで拡大することが可能となり、再生信号とクロック信号の周波数誤差が大き い場合にも正確に位相誤差を算出し、安定して再生信号に同期したクロック信号を 生成することができる。
[0066] また、ループフィルタ 304の出力値の標準偏差に基づいて再生信号とクロック信号 の同期状態を判定し、その結果に応じて位相誤差範囲判定器 500とループフィルタ 304の動作を制御することにより、 PLL回路 300の動作開始からロック状態になるま での引込動作を安定させ、かつ引込時間を短縮することが可能となる。
[0067] また、 AZD変換器 301によるデジタル値力 再生信号の DC変動や AC変動のェ ラー検出を行い、その結果に応じてオフセットキャンセラ 302の動作を制御することに より、光ディスク 101の情報記録面上の傷や埃、指紋などの影響で再生動作が不安 定になっても即座に再生可能な状態に復帰することができ、再生性能を向上させるこ とが可能となる。
[0068] なお、本実施の形態において、再生信号の AZD変換後にオフセットキャンセルを 行う構成とした力 検出したオフセット量を DZA変換してアナログ信号処理回路 200 内にてオフセットをキャンセルしてもよ!/、。
[0069] なお、 PLL回路 300の構成からオフセットキャンセラ 302を省略してもよい。この場 合には、位相誤差算出器 303は、 AZD変換器 301から出力されるデジタル値に基 づ!、て位相誤差値を算出するようにすればよ!、。
[0070] なお、 PLL回路 300の一部もしくは全部を単一の半導体チップ上に形成してもよい
。例えば、図 1に示される PLL回路 300の構成のうち、オフセットキャンセラ 302、位 相誤差算出器 303、ループフィルタ 304、位相誤差範囲判定器 500および同期判定 器 600を半導体集積回路として実現してもよ 、。
[0071] なお、本実施の形態において、ステートマシン 612とゲート生成器 613の動作を図
6に示す動作とした力 これに限定されるものではない。
[0072] (実施の形態 2)
図 9は、本発明の実施の形態 2におけるクロック信号生成装置の構成を示すブロッ ク図である。
[0073] 図 9に示すクロック信号生成装置は、情報が記録されている光ディスク 1101を用い てクロック信号を生成する。クロック信号生成装置は、光ヘッド 1102と、アナログ信号 処理回路 1200と、クロック信号生成回路 1300とを備える。
[0074] 光ヘッド 1102は、光ディスク 1101に光ビーム 1102aを照射し、光ディスク 1101力 らの反射光量を検出して、反射光量に基づ 、て電気信号 1102bを生成する。
[0075] アナログ信号処理回路 1200は、電気信号 1102bから再生信号 1200aを抽出する
。電気信号 1102bを増幅するプリアンプ 1201と、増幅した信号の振幅が一定になる ように制御するゲイン制御回路 (AGC) 1202と、周波数特性を改善するイコライザ 12 03とを備える。
[0076] クロック信号生成回路 1300は、再生信号 1200aとクロック信号 1400aとの位相差 がゼロに近づくように動作する PLLとして機能し、再生信号 1200aに同期したクロック 信号 1400aを生成する。クロック信号生成回路 1300は、再生信号 1200aをクロック 信号 1400aに同期してデジタルィ匕する AZD変換器 1301と、 AZD変換器 1301か ら出力されるデジタル値 1301aの中心レベルがゼロになるように制御するオフセット キャンセラ 1302と、オフセットキャンセラ 1302から出力されるデジタル値 1302aとク ロック信号 1400aとの位相誤差値 1303aを算出する位相誤差算出器 1303と、位相 誤差値 1303aの変位の分布の偏りを検出する変位分布検出器 1500と、位相誤差 値 1303aから不要な周波数帯域の成分を除去するループフィルタ 1304と、ループ フィルタ出力値 1304aに基づいた周波数のクロック信号 1400aを生成するクロック発 振器 1400とを備える。
[0077] AZD変 1301によりデジタルィ匕されたデジタル値 1301aには、アナログ信号 処理回路 1200において除去されずに残存した不要な低周波数帯域の成分が含ま れている。オフセットキャンセラ 1302は、この低周波数帯域の成分を抽出し、デジタ ル値 1301aから抽出したオフセット値を減算することにより、低周波数帯域成分を除 去する。これによつて、光ディスク 1101の情報記録面上に埃や指紋が付着し、再生 信号 1200aが低周波数で揺らいだりする場合にも、安定したクロック生成動作を行う ことが可能となる。
[0078] 位相誤差算出器 1303は、オフセットキャンセル後のデジタル値 1302aから位相誤 差値 1303aを算出する。位相差算出器 1303の動作のタイミングは、図 19に示され る位相差算出器 303の動作のタイミングと同様である（図 20の (A)参照)。すなわち、 位相誤差算出器 1303は、ゼロクロスポイントを検出し、ゼロクロスポイントの前後にあ る 2つのデジタル値のうち絶対値の小さい方の位置をゼロクロス位置として決定し（図 20の（B) )、ゼロクロス検出位置におけるデジタル値の傾きが上がりエッジの場合に はそのデジタル値をそのまま位相誤差値として出力し、ゼロクロス検出位置における デジタル値の傾きが下がりエッジの場合にはそのデジタル値に— 1をかけた値を位相 誤差値として出力する（図 20の (C) )。
[0079] ループフィルタ 1304によって位相誤差値 1303aから不要な周波数帯域成分が除 去される。ループフィルタ 1304の出力値は、クロック発振器 1400に入力される。クロ ック発振器 1400は、ループフィルタ 1304の出力値 1304aを電圧信号に変換する D ZA変翻 1401と、電圧制御発振器 (VCO) 1402とを含む。 VCO1402によって 生成されるクロック信号 1400aの周波数は、ループフィルタ 1304の出力値 1304aが 大きくなり、 DZA変換器 1401の出力電圧が高くなると、高くなる。また、 VCO1402 によって生成されるクロック信号 1400aの周波数は、ループフィルタ 1304の出力値 1 304aが小さくなり、 DZA変換器 1401の出力電圧が低くなると、低くなる。従って、 位相誤差算出器 1303により算出された位相誤差値 1303aが正の値の場合にはクロ ック信号 1400aの周波数が高くなるように PLLは動作し、負の値の場合には低くなる ように動作する。
[0080] 次に、変位分布検出器 1500を詳細に説明する。
[0081] 図 10は、変位分布検出器 1500の構成を示すブロック図である。変位分布検出器 1 500は、位相誤差値 1303aを微分することにより変位 (微分フィルタ出力値 1501a) を求める微分フィルタ 1501と、微分フィルタ出力値 1501aの分布の偏りを検出する 回路とを含む。
[0082] 微分フィルタ 1501において、 1502は位相誤差算出器 1303による位相誤差算出 タイミング毎に位相誤差値 1303aをラッチして保持する遅延器であり、加算器 1503 において 2回分の位相誤差値 1303aを加算することにより、位相誤差値 1303aのノ ィズ成分を除去するとともに、その分解能を高めている。 1504、 1505、 1506は、同 じく位相誤差算出タイミング毎に加算器 1503の出力値をラッチして保持する遅延器 であり、減算器 1507、 1508、 1509によって、それぞれカロ算器 1503の出力値との 間で微分を行っている。さらに、加算器 1510において、 3つの微分値を加算すること により、微分結果のノイズ成分を除去するとともに、その分解能を高めている。
[0083] 微分フィルタ出力値 1501aは、コンパレータ 1511により所定の閾値 Aと絶対値比 較され、微分フィルタ出力値 1501aの方が大きい場合には、積算器 1512において 微分フィルタ出力値 1501aの符号 1501bに応じて積算が行われる。符号 1501bが 正の場合には、積算値 1512aに対して + 1の加算を行い、負の場合には— 1の減算 を行う。また、コンパレータ 1511による比較において微分フィルタ出力値 1501aの方 力 S小さい場合には、積算器 1512における積算値 1512aの絶対値が小さくなるように 加算あるいは減算を行う。積算値 1512aが負の値の場合には + 1の加算を行い、正 の値の場合には 1の減算を行う。これによつて、微分フィルタ出力値 1501aが正側 に偏っていると積算値 512aは正側に徐々に増加し、逆に負側に偏っていると負側に 徐々に増加していく。また、微分フィルタ出力値 1501aの絶対値が小さい場合には、 積算値 1512aはゼロ付近の値を保つようになる。
[0084] 積算値 1512aは、コンパレータ 1513により所定の閾値 Bと絶対値比較され、比較 結果を分布検出結果 1500aとして出力する。積算値 1512aの方が小さい場合には、 分布検出結果 1500aとして、微分フィルタ出力値 1501aの分布に偏りがないことを 示す値、例えば 0を出力する。積算値 1512aの方が大きい場合には、分布検出結果 1500aとして、積算値 1512aが負の値の場合には微分フィルタ出力値 1501aの分 布が負側に偏っていることを示す値、例えば 1を出力し、積算値 1512aが正の値の 場合には微分フィルタ出力値 1501aの分布が正側に偏っていることを示す値、例え ば + 1を出力する。
[0085] 図 11、図 12、図 13は、変位分布検出器 1500の動作を示すタイミング図である。
[0086] 図 11は、再生信号 1200aとクロック信号 1400aとの周波数力 PLLがキヤプチヤで きる範囲内でほぼ一致している場合の動作を示している。図 11において、（A)は位 相誤差値 1303a、（B)は微分フィルタ出力値 1501a、（C)は積算値 1512aの時間 軸における変化を示している。周波数がほぼ一致している場合には、（A)に示すよう に位相誤差値 1303aは、再生信号 1200aのノイズ成分やクロック信号 1400aのジッ タ成分の影響によりゼロ付近でばらついた値をとるようになる。従って、（B)のように微 分フィルタ出力値 1501aも正と負のどちらに偏ることなぐゼロ付近でばらついた値を とることになり、（C)に示す積算値 1512aもゼロ付近の値を保つようになる。
[0087] 図 12は、再生信号 1200aに対してクロック信号 1400aの周波数力 PLLがキヤプチ ャできないだけ低い側にずれている場合の動作を示している。図 12において、（A) は位相誤差値 1303a、（B)は微分フィルタ出力値 1501a、（C)は積算値 1512aの 時間軸における変化を示している。クロック信号 1400aの周波数が低い場合には、 ( A)に示すように位相誤差値 1303aは、再生信号 1200aのノイズ成分やクロック信号 1400aのジッタ成分の影響により高周波数域のばらつくのに加え、右上がりの傾きを もつ鋸歯状の低周波数成分を有した値となる。従って、（B)のように微分フィルタ出 力値 1501aは、位相誤差値 1303aの変化が右上がりの区間では概ね正の値となり、 位相誤差値 1303aが急激に小さくなる区間では概ね負の値となる。右上がりの区間 が大半を占めるため、積算値 1512aは (C)に示すように、徐々に正側に増加するよう になり、これによつてクロック信号 1400aの周波数がキヤプチヤできないだけ低い側 にずれて 、ることを検出することが可能となる。
[0088] 図 13は、再生信号 1200aに対してクロック信号 1400aの周波数力 PLLがキヤプチ ャできないだけ高い側にずれている場合の動作を示している。図 13において、（A) は位相誤差値 1303a、（B)は微分フィルタ出力値 1501a、（C)は積算値 1512aの 時間軸における変化を示している。クロック信号 1400aの周波数が高い場合には、 ( A)に示すように位相誤差値 1303aは、再生信号 1200aのノイズ成分やクロック信号 1400aのジッタ成分の影響により高周波数域のばらつくのに加え、右下がりの傾きを もつ鋸歯状の低周波数成分を有した値となる。従って、（B)のように微分フィルタ出 力値 1501aは、位相誤差値 1303aの変化が右下がりの区間では概ね負の値となり、 位相誤差値 1303aが急激に大きくなる区間では概ね正の値となる。右下がりの区間 が大半を占めるため、積算値 1512aは (C)に示すように、徐々に負側に増加するよう になり、これによつてクロック信号 1400aの周波数がキヤプチヤできないだけ高い側 にずれて 、ることを検出することが可能となる。
[0089] また、図 11から図 13の（A)に示すように位相誤差値 1303aは再生信号 1200aの 品質やクロック信号 1400aのジッタ成分に応じてばらつくが、積算器 1512により積算 しているため（C)に示すようにキヤプチヤできない場合の周波数のずれ方向を正確 に検出することが可能となる。
[0090] 次に、ループフィルタ 1304の動作を詳細に説明する。
[0091] 図 14は、ループフィルタ 1304の構成を示すブロック図である。ループフィルタ 130 4は、位相誤差値 1303aの値を分布検出結果 1500aに応じてマスク処理する位相 誤差マスク器 3041と、マスク処理後の位相誤差値を a倍する増幅器 3042と、同じく マスク処理後の位相誤差値を位相誤差算出タイミング毎に積算する加算器 3043お よび遅延器 3044と、位相誤差値の積算値を b倍する増幅器 3045と、 2つの増幅器 3 042、 3045の出力値をカロ算するカロ算器 3046とを含む。カロ算器 3046力も出力され る制御信号 1304aはクロック発信器 1400に入力される。
[0092] 位相誤差マスク器 3041は、分布検出結果 1500aが微分フィルタ出力値の分布が 偏って 、な 、ことを示して 、る場合には位相誤差値 1303aをそのまま出力する。正 側に偏っていることを示している場合には、位相誤差値 1303aが正の値の場合はそ のまま出力し、負の値の場合にはマスクして位相誤差値を出力しない。逆に負側に 偏っていることを示している場合には、位相誤差値 1303aが負の値の場合はそのま ま出力し、正の値の場合にはマスクして位相誤差値を出力しない。
[0093] マスク処理後の位相誤差値に対して、増幅器 3042によりクロック信号 1400aの位 相調整が行われ、積算器に含まれる加算器 3043と遅延器 3044および増幅器 304 5によりクロック信号 1400aの周波数調整が行われる。位相誤差マスク器 3041によつ て、マスク処理がなされた場合、クロック信号 1400aの周波数が低いときには正の位 相誤差値しか出力されないため、クロック信号 1400aの周波数は再生信号 1200aの 周波数に向けて単調に高くなつていく。また、クロック信号 1400aの周波数が高いと きには負の位相誤差値しか出力されないため、クロック信号 1400aの周波数は再生 信号 1200aの周波数に向けて単調に低くなつていく。その結果、周波数がほぼ一致 する範囲に入ると、マスク処理が行われないようになり、位相調整が行われ、再生信 号 1200aに位相同期したクロック信号 1400aが得られるようになる。また、増幅器 30 45にお 、て、分布検出結果 1500aが正あるいは負に偏りがあることを示して 、るとき には、倍率 bを大きくすることにより、周波数引込の時間をさらに短縮することが可能と なる。
[0094] 図 15は、再生信号 1200aに対してクロック信号 1400aの周波数力 PLLがキヤプチ ャできな!/、だけ高!、側にずれて!/、る場合における、変位分布検出器 1500とループ フィルタ 1304の動作を示すタイミング図である。図 15において、（A)は位相誤差値 1 303a, (B)は微分フィルタ出力値 1501a、（C)は積算値 1512a、（D)は分布検出結 果 1500a、（E)は位相誤差マスク器の出力値、（F)は制御信号 304aの時間軸にお ける変化を示している。前半部分においては、クロック信号 1400aの周波数力 PLL がキヤプチヤできないだけ高い状態にあるため、位相誤差値 (A)は右下がりの傾きを もつ鋸歯状の波形となり、従って微分フィルタ出力値 (B)は概ね負の値となり、符号 の積算値 (C)は負側に増力!]していく。符号の積算値 (C)の絶対値が所定の閾値 Bを 超えると、分布検出結果 (D)は負側に偏りがあることを示す値、例えば- 1となる。分 布検出結果 (D)が— 1となって 、る区間にぉ 、ては、位相誤差値 (A)の正の値は位 相誤差マスク器 3041においてマスクされるため、マスク処理後の位相誤差値 (E)に 示すように負の値のみが出力される。その結果、クロック周波数の制御信号 (F)は、 はじめはキヤプチヤできず 0付近の値であった力 クロック信号 1400aの周波数を下 げる方向へと制御されていく。クロック信号 1400aの周波数が再生信号 1200aの周 波数にある程度近づくと、位相誤差値 (A)の鋸歯状の傾きは小さくなり、微分フィル タ出力値 (B)の絶対値も所定の閾値 Aを超える頻度が少なくなるため、符号の積算 値 (C)の絶対値は減少傾向を示すようになる。符号の積算値 (C)の絶対値の減少に 伴い、所定の閾値 Bを下回るようになると、分布の偏りが小さくなつたと判断されるた め分布検出結果 (D)は偏りがないことを示す値、例えば 0となり、位相誤差マスク器 3 041によるマスク処理が行われなくなり、位相誤差値 (A)がそのまま出力される。この 状態においては、再生信号 1200aとクロック信号 1400aの周波数誤差は PLLがキヤ プチヤできる範囲内にまで収まっているため、クロック周波数の制御信号 (F)は、再 生信号 1200aに大してクロック信号 1400aが位相同期する安定した状態に制御され ることが可能となる。
[0095] 以上述べたように、実施の形態 2によれば、 PLLが再生信号とクロック信号との周波 数誤差をキヤプチヤできて 、な 、状態を再生信号の品質が悪 、状態であっても正確 に検出することができ、検出結果に応じて周波数誤差がキヤプチャレンジ内におさま るようにクロック信号の周波数を制御することにより、その後安定したクロック信号を生 成することがでさるよう〖こなる。
[0096] また、位相誤差値の変位の分布を、位相誤差値の変位の符号を積算した積算値に より求めることにより、多数の位相誤差値を保持する必要がなぐ小規模な回路で高 精度な検出を実現することができる。
[0097] なお、クロック信号生成回路 1300の構成からオフセットキャンセラ 1302を省略して もよい。この場合には、位相誤差算出器 1303は、 AZD変 1301から出力される デジタル値に基づ 、て位相誤差値を算出するようにすればよ!、。
[0098] なお、クロック信号生成回路 1300の一部もしくは全部を単一の半導体チップ上に 形成してもよい。例えば、図 9に示されるクロック信号生成回路 1300の構成のうち、 オフセットキャンセラ 1302、位相誤差算出器 1303、ループフィルタ 1304および変 位分布検出器 1600を半導体集積回路として実現してもよい。
[0099] なお、クロック信号生成回路 1300の中に実施の形態 1で説明した同期判定器 600 の構成と同様の構成を有する同期判定器 600aを設け、同期判定器 600aを用いて 変位分布検出の有効、無効を制御するようにしてもよい。例えば、同期判定器 600a が再生信号とクロック信号とが同期状態にないと判定した場合には変位分布検出器 1500による検出を有効とし、同期判定器 600aが再生信号とクロック信号とが同期状 態にあると判定した場合には変位分布検出器 1500による検出を無効とすればよい。
[0100] また、同期判定器 600と同様に、同期判定器 600aが、エラーが検出された場合に は再生信号とクロック信号とが同期状態にないと判定するようにしてもよい。
[0101] さらに、同期判定器 600と同様に、同期判定器 600aが、再生信号とクロック信号と が同期状態にないと判定した場合にはオフセットキャンセラ 1302のゲインが高くなる ようにオフセットキャンセラ 1302を制御し、再生信号とクロック信号とが同期状態にあ ると判定した場合にはオフセットキャンセラ 1302のゲインが低くなるようにオフセットキ ヤンセラ 1302を制御するようにしてもょ 、。
[0102] (実施の形態 3)
図 16は、本発明の実施の形態 3におけるクロック信号生成装置の構成を示すプロ ック図である。図 16において、図 9に示す構成要素と同じ構成要素については同じ 参照符号を付し、説明を省略する。
[0103] AZD変^^ 1301から出力されるデジタル値 1301aの中心レベルがゼロになるよ うに制御するオフセットキャンセラ 1302は、ゼロレベル検出器 3021と、 2値化 DUTY 検出器 3022と、積算器 3023と、減算器 3025と、高域強調フイノレタ 3024とを備免る [0104] 高域強調フィルタ 3024は、オフセットキャンセル後デジタル値 1302aの高域成分 を増幅した高域強調フィルタ出力値 3024aを出力する。例えば、振幅が小さくなりや すい 2Tや 3Tなどの短マークあるいは短スペース部分を増幅させる。図 17に、高域 強調フィルタの構成例を示す。図 17に示す高域強調フィルタは、 5次の FIRフィルタ であり、遅延器 1701、 1702、 1703、 1704, 1705で入力されるデジタル値 1302a をクロック信号 1400aに同期して遅延させ、遅延器の値を乗算器 1706、 1707、 170 8、 1709、 1710にそれぞれ人力し、 5つの乗算値をカロ算器 1711にてカロ算した値 30 24aを出力する。 5つの乗算器の係数 P、 Q、 R、 S、 Tは、例えば P = 2、 Q=— 18、 R = 63、 S=— 18、 T= 2としてもよい。
[0105] ゼロレベル検出器 3021は、位相誤差算出器 1303と同様に、オフセットキャンセル 後デジタル値 1302aからゼロクロスポイントを抽出し、ゼロクロスポイントを挟む 2つの デジタル値のうち絶対値の小さ!/、側をゼロクロス位置と判定し、その値をゼロレベル 検出値 3021aとして出力する。
[0106] 2値ィ匕 DUTY検出器 3022は、高域強調フィルタ出力値 3024aを、絶対値が同じ である対極の値をとるように 2値ィ匕した 2値ィ匕検出値 3022aを出力する。例えば、高 域強調フィルタ出力値 3024aが正の値のときは + 1、負の値のときは— 1とする。
[0107] 積算器 3023は、ゼロレベル検出値 3021aと 2値化検出値 3022aを加算した値を 積算し、積算値を 2値ィ匕レベル値 3023aとして出力する。
[0108] 減算器 3025においてデジタル値 1301aから 2値化レベル値 3023aを減算する。
[0109] 以上のループ構成により、 2値化レベル値 3023aは徐々にゼロに近づくように制御 され、デジタル値 1301aに含まれる低域の変動成分を除去することができる。
[0110] 分布検出用位相誤差算出器 1305は、高域強調フィルタ出力値 3024aを入力とし て、位相誤差算出器 1303と同様の動作をし変位分布検出器 1500に対して、分布 検出用位相誤差算出値 1305aと、分布検出用位相誤差算出タイミング信号 1305b とを出力する。
[0111] 以上述べたように、実施の形態 3によれば、再生信号 1200aの高域成分の振幅が 小さく SZNが低い場合においても、高域強調フィルタ 3024により 2値ィ匕の精度ゃゼ 口クロスポイントの検出精度を向上させることができ、安定したオフセットキャンセル制 御と位相誤差分布検出が可能となる。
[0112] なお、実施の形態 3において、高域強調フィルタを 5次の FIRフィルタとした力 例え ば特許文献 5、特許文献 6に示すような波形等化器、あるいは特許文献 7に示すよう な最尤復号器でもよい。
[0113] (実施の形態 4)
図 18は、本発明の実施の形態 4におけるディスク装置の構成を示すブロック図であ る。図 18において、図 9に示す構成要素と同じ構成要素については同じ参照符号を 付し、説明を省略する。
[0114] ディスク装置は、光ディスク 1101にレーザ 1102aを照射する光ヘッド 1102、光ディ スク 1101を回転させるモータ 1103、モータ 1103と光ヘッド 1102を制御するサーボ 回路 1606、光ヘッド 1102によって得られた電気信号 1102b力 データ再生信号 1 200aとサーボ用再生信号 1200bを抽出するアナログ信号処理回路 1200、前述の 実施の形態 2から実施の形態 3で説明したクロック信号生成回路 1300、デジタル値 1 302aから再生データ 1601aを抽出するリードチャネル回路 1601、再生データ 1601 aの復調を行うデータ復調回路 1602、データ復調結果 1602aからアドレス情報 160 3aを抽出するアドレスデコーダ 1603、データ復調結果 1602aを格納するバッファメ モリ 1604、全体を制御する CPU1605、外部のホストコンピュータとのインターフエ一 ス回路 1607を備える。
[0115] 光ヘッド 1102から照射したレーザを光ディスク 1101のトラック上に集光し、トラック を走査しながら、光ディスク 1101からの反射光量を検出して電気信号 1102bを出力 する。アナログ信号処理回路 1200は、電気信号 1102bから、光ディスク 1101上に 記録されて！ヽる情報に応じた再生信号 1200aと、光ディスク 1101上に形成されて!ヽ るトラックに対する走査状態に応じたサーボ用再生信号 1200bとを抽出する。
[0116] サーボ回路 1606は、サーボ用再生信号 1200bを用いて、モータ 1103の回転数と 、光ヘッド 1102におけるレーザの集光状態、トラックの走査状態が最適な状態になる ように制御を行う。
[0117] クロック信号生成回路 1300は、再生信号 1200aに同期したクロック信号 1400aを 抽出し、クロック信号 1400aに同期して再生信号 1200aをサンプリングしたデジタル 値 1302aを出力する。
[0118] リードチャネル回路 1601は、デジタル値 1302aを 2値化した再生データ 1601aを 抽出し、さらにデータ復調回路 1602において再生データ 1601aを復調することによ り、光ディスク 1101に記録されて 、るデジタル情報を得ることができる。
[0119] アドレスデコーダ 1603は、復調結果 1602aに含まれるアドレス値 1603aを抽出し、
CPU1605へ伝送する。
[0120] CPU1605は、アドレス値 1603aを得ながら、再生動作を制御し、インターフェース
1607を介して、ホストコンピュータと情報の入出力を行う。
[0121] 以上述べたように、本実施の形態 4によれば、実施の形態 2から実施の形態 3に記 載のクロック信号生成回路で生成したクロック信号を用いることにより、光ディスク 110
1の品質や、光ヘッド 1102の性能の劣化によって再生信号の品質が悪くなつても、 安定してデジタル情報を再生することが可能となる。
[0122] なお、本発明のクロック信号生成装置は集積回路である LSIとして実現され得る。ク ロック信号生成装置が備える構成要素は個別に 1チップ化されてもよいし、一部また は全てを含むように 1チップ化されてもよ 、。
[0123] ここでは、集積回路を LSIと呼んだ力 集積度の違いにより、 IC、システム LSI、スー ノ ー LSI、ウノレ卜ラ LSIと呼称されることちある。
[0124] また、本発明の集積回路は LSIに限るものではなぐ専用回路または汎用プロセッ サで実現してもよい。 LSI製造後にプログラムすることが可能な FPGA (Field Progr ammable Gate Array)や、 LSI内部の回路セルの接続や設定を再構成可能なリ コンフィギユラブル ·プロセッサを利用してもよ 、。
[0125] さらには、半導体技術の進歩または派生する別技術により LSIに置き換わる集積回 路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積ィ匕を行って もよ 、。バイオ技術の適応等が可能性としてあり得る。
[0126] 以上のように、本発明の好ましい実施形態を用いて本発明を例示してきた力 本発 明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求 の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、 本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に 基づいて等価な範囲を実施することができることが理解される。本明細書において引 用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載さ れているのと同様にその内容が本明細書に対する参考として援用されるべきであるこ とが理解される。
産業上の利用可能性
[0127] 本発明は、入力される再生信号の周波数が急激に変化したり、再生信号が一時的 に振幅が小さくなるなど異常状態になっても、即座に同期したクロック信号を生成す ることができるという効果を有しており、光ディスク装置においてデータの再生に用い る PLL回路などとして有用である。
[0128] また、本発明は、再生信号とクロック信号との周波数が離れていて、かつ再生信号 の品質が悪い状態であっても、即座に同期したクロック信号を生成することができると V、う効果を有しており、光ディスク装置にお!、てデータの再生に用いるクロック信号生 成回路などとして有用である。

Claims

請求の範囲
[1] 情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生 成するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされ た再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成 する AZD変換手段と、
前記複数のデジタル値のそれぞれに基づ!、て、前記再生信号と前記クロック信号 との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づ 、て、前記クロック信号の周波数を制御する制御信号を出 力するループフィルタ手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロ ック発振手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定 する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、 前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判 定された場合には、前記ゼロクロスポイントの前後にある 2つのデジタル値のうちゼロ レベルに近 、側のデジタル値に基づ 、て前記位相誤差値を算出し、前記位相誤差 範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合 には、前記 2つのデジタル値のうちゼロレベルから遠!、側のデジタル値に基づ!/、て前 記位相誤差値を算出する、クロック信号生成装置。
[2] 前記位相誤差範囲判定手段は、前記位相誤差値を平滑化するローパスフィルタ手 段を含み、
前記位相誤差範囲判定手段は、前記ローパスフィルタ手段の出力値と所定の閾値 との比較結果に基づいて前記位相誤差が前記所定の範囲内にあるかどうかを判定 する、請求項 1に記載のクロック信号生成装置。
[3] 前記位相誤差範囲判定手段は、前記位相誤差が前記所定の範囲内にないと判定 した場合には、前記ループフィルタ手段のゲインが高くなるように前記ループフィルタ 手段を制御する、請求項 1に記載のクロック信号生成装置。
[4] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判 定した場合には前記位相誤差範囲判定手段による判定を有効とし、前記再生信号と 前記クロック信号とが同期状態にあると判定した場合には前記位相誤差範囲判定手 段による判定を無効とする、請求項 1に記載のクロック信号生成装置。
[5] 前記デジタル値を 2値ィ匕するレベルを検出し、前記レベルに基づいて前記デジタ ル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、 前記位相誤差算出手段は、前記オフセットキャンセル手段によってオフセットキャン セルされたデジタル値に基づいて、前記位相誤差値を算出する、請求項 1に記載の クロック信号生成装置。
[6] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判 定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセッ トキヤンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると 判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセ ットキャンセル手段を制御する、請求項 5に記載のクロック信号生成装置。
[7] 前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値よ り大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状 態にな！ヽと判定する、請求項 4に記載のクロック信号生成装置。
[8] 情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生 成するクロック信号生成装置において使用される半導体集積回路であって、 前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプ リングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数 のデジタル値を時系列に生成する AZD変換手段と、前記クロック信号を生成するク ロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づ!、て、前記再生信号と前記クロック信号 との位相誤差を示す位相誤差値を算出する位相誤差算出手段と、
前記位相誤差値に基づ 、て、前記クロック信号の周波数を制御する制御信号を出 力するループフィルタ手段と、
前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを判定 する位相誤差範囲判定手段と
を備え、
前記位相誤差算出手段は、前記複数のデジタル値のゼロクロスポイントを検出し、 前記位相誤差範囲判定手段によって前記位相誤差が前記所定の範囲内にあると判 定された場合には、前記ゼロクロスポイントの前後にある 2つのデジタル値のうちゼロ レベルに近 、側のデジタル値に基づ 、て前記位相誤差値を算出し、前記位相誤差 範囲判定手段によって前記位相誤差が前記所定の範囲内にないと判定された場合 には、前記 2つのデジタル値のうちゼロレベルから遠!、側のデジタル値に基づ!/、て前 記位相誤差値を算出し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロッ ク信号として生成する、半導体集積回路。
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生 成し、前記クロック信号に同期して前記再生信号をデジタルィ匕した再生データを出力 するデータ再生方法であって、
(a)前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリング された再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生 成するステップと、
(b)前記複数のデジタル値のそれぞれに基づ 、て、前記再生信号と前記クロック信 号との位相誤差を示す位相誤差値を算出するステップと、
(C)前記位相誤差値に基づ 、て、前記クロック信号の周波数を制御する制御信号 を出力するステップと、
(d)前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する ステップと、
(e)前記位相誤差値に基づいて、前記位相誤差が所定の範囲内にあるかどうかを 判定するステップと
を包含し、
前記ステップ (b)は、
前記複数のデジタル値のゼロクロスポイントを検出するステップと、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にあ ると判定された場合には、前記ゼロクロスポイントの前後にある 2つのデジタル値のう ちゼロレベルに近 、側のデジタル値に基づ 、て前記位相誤差値を算出するステップ と、
前記位相誤差範囲判定ステップにおいて前記位相誤差が前記所定の範囲内にな V、と判定された場合には、前記 2つのデジタル値のうちゼロレベル力 遠 、側のデジ タル値に基づいて前記位相誤差値を算出するステップと
を包含する、データ再生方法。
情報が記録されたディスクから再生された再生信号に同期したクロック信号を生成 するクロック信号生成装置であって、
前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリングされ た再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生成 する AZD変換手段と、
前記複数のデジタル値のそれぞれに基づ!、て、前記再生信号と前記クロック信号 との位相誤差を示す第 1の位相誤差値を算出する第 1の位相誤差算出手段と、 前記第 1の位相誤差値の変位の分布を検出する第 1の変位分布検出手段と、 前記第 1の位相誤差値と前記第 1の位相誤差値の変位の分布の検出結果とに基 づ ヽて、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ 手段と、
前記制御信号に応じた周波数を有する信号を前記クロック信号として生成するクロ ック発振手段と
を備え、
前記ループフィルタ手段は、前記第 1の位相誤差値の変位の分布の偏りが小さくな るように前記制御信号を生成する、クロック信号生成装置。
[11] 前記制御信号の振幅に基づ!、て、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判 定した場合には前記第 1の変位分布検出手段による検出を有効とし、前記再生信号 と前記クロック信号とが同期状態にあると判定した場合には前記第 1の変位分布検出 手段による検出を無効とする、請求項 10に記載のクロック信号生成装置。
[12] 前記デジタル値を所定の区間毎に積算する積算手段と、
前記積算手段による積算値を平均化する平均化手段と、
前記積算手段による積算値と前記平均化手段による平均値との差が所定の閾値よ り大きいときにエラー検出するエラー検出手段をさらに備え、
前記同期判定手段は、前記エラー検出手段によりエラー検出されたときは同期状 態にな!、と判定する、請求項 11に記載のクロック信号生成装置。
[13] 前記ループフィルタ手段は、前記分布の偏りが大きいときに、前記位相誤差値にお いて偏りが小さくなる極性の値のみ用いる、請求項 10に記載のクロック信号生成装 置。
[14] 前記変位分布検出手段は、前記変位の符号を積算することにより分布を検出する
、請求項 10に記載のクロック信号生成装置。
[15] 前記変位分布検出手段は、前記変位の絶対値が所定の値より大きいときのみ前記 変位の符号を積算する、請求項 14に記載のクロック信号生成装置。
[16] 前記変位分布検出手段は、前記変位の絶対値が所定の値より小さいときは、前記 変位の符号を積算した積算値の絶対値が小さくなる方向に前記積算値を増加あるい は減少させる、請求項 15に記載のクロック信号生成装置。 [17] 前記デジタル値の高域成分を強調する高域強調フィルタ手段と、
前記高域強調フィルタ手段の出力信号に基づいて前記再生信号と前記クロック信 号との位相誤差を示す第 2の位相誤差値を算出する第 2の位相誤差算出手段と、 前記第 2の位相誤差値の変位の分布を検出する第 2の変位分布検出手段と をさらに備え、
前記ループフィルタ手段は、前記第 2の位相誤差値の変位の分布の偏りが小さくな るように前記制御信号を生成する、請求項 10に記載のクロック信号生成装置。
[18] 前記デジタル値を 2値ィ匕するレベルを検出し、前記レベルに基づいて前記デジタ ル値のオフセット成分をキャンセルするオフセットキャンセル手段をさらに備え、 前記第 1の位相誤差算出手段は、前記オフセットキャンセル手段によってオフセット キャンセルされたデジタル値に基づいて前記第 1の位相誤差値を算出し、
前記高域強調フィルタ手段は、前記オフセットキャンセル手段に含まれている、請 求項 17に記載のクロック信号生成装置。
[19] 前記制御信号の振幅に基づいて、前記再生信号と前記クロック信号とが同期状態 にあるかどうか判定する同期判定手段をさらに備え、
前記同期判定手段は、前記再生信号と前記クロック信号とが同期状態にないと判 定した場合には前記オフセットキャンセル手段のゲインが高くなるように前記オフセッ トキヤンセル手段を制御し、前記再生信号と前記クロック信号とが同期状態にあると 判定した場合には前記オフセットキャンセル手段のゲインが低くなるように前記オフセ ットキャンセル手段を制御する、請求項 18に記載のクロック信号生成装置。
[20] 情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生 成するクロック信号生成装置において使用される半導体集積回路であって、 前記クロック信号生成装置は、前記クロック信号に応答して前記再生信号をサンプ リングし、前記サンプリングされた再生信号をデジタル値に変換することにより、複数 のデジタル値を時系列に生成する AZD変換手段と、前記クロック信号を生成するク ロック発振手段とを含み、
前記半導体集積回路は、
前記複数のデジタル値のそれぞれに基づ!、て、前記再生信号と前記クロック信号 との位相誤差を示す第 1の位相誤差値を算出する第 1の位相誤差算出手段と、 前記第 1の位相誤差値の変位の分布を検出する第 1の変位分布検出手段と、 前記第 1の位相誤差値と前記第 1の位相誤差値の変位の分布の検出結果とに基 づ 、て、前記クロック信号の周波数を制御する制御信号を生成するループフィルタ 手段と
を備え、
前記ループフィルタ手段は、前記第 1の位相誤差値の変位の分布の偏りが小さくな るように前記制御信号を生成し、
前記クロック発振手段は、前記制御信号に応じた周波数を有する信号を前記クロッ ク信号として生成する、半導体集積回路。
情報が記録された光ディスクから再生された再生信号に同期したクロック信号を生 成し、前記クロック信号に同期して前記再生信号をデジタルィ匕した再生データを出力 するデータ再生方法であって、
(a)前記クロック信号に応答して前記再生信号をサンプリングし、前記サンプリング された再生信号をデジタル値に変換することにより、複数のデジタル値を時系列に生 成するステップと、
(b)前記複数のデジタル値のそれぞれに基づ 、て、前記再生信号と前記クロック信 号との位相誤差を示す第 1の位相誤差値を算出するステップと、
(c)前記第 1の位相誤差値の変位の分布を検出するステップと、
(d)前記第 1の位相誤差値と前記第 1の位相誤差値の変位の分布の検出結果とに 基づ 、て、前記クロック信号の周波数を制御する制御信号を生成するステップと、
(e)前記制御信号に応じた周波数を有する信号を前記クロック信号として生成する ステップと
を包含し、
前記ステップ (d)は、前記第 1の位相誤差値の変位の分布の偏りが小さくなるように 前記制御信号を生成するステップを包含する、データ再生方法。
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