JP3944475B2

JP3944475B2 - 位相調整回路及び復調回路

Info

Publication number: JP3944475B2
Application number: JP2003329592A
Authority: JP
Inventors: 孝一永野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-09-22
Filing date: 2003-09-22
Publication date: 2007-07-11
Anticipated expiration: 2023-09-22
Also published as: CN1601644A; US20050063492A1; CN100444274C; US7142382B2; JP2005101699A

Description

本発明は、ウォブルグルーブにアドレス情報が記録された光ディスクの記録又は再生装置に関し、特に、アドレス復調のための復調回路に関する。

ＤＶＤ（digital versatile disk）＋ＲディスクやＤＶＤ＋ＲＷディスク等の光ディスクにおいては、正弦波状に蛇行した溝（ウォブルグルーブ）を利用して、アドレスが記録されている。このようにして記録されたアドレスは、ＡＤＩＰ（address in pre-groove）と呼ばれている。

光ディスクに照射され、反射された光を電気信号に変換して得られる信号は、ウォブルグルーブによって変調されたウォブル信号となっている。このウォブル信号を用いることにより、高精度なアドレス検出が可能となっている。

図１８は、ウォブル信号の波形の例を示すグラフである。図１８のように、ウォブル信号はＢＰＳＫ（binary phase shift keying）方式で位相変調されている。これを復調する復調回路が、例えば特許文献１，２，及び３に開示されている。

図１９は、従来の復調回路の構成の例を示すブロック図である。図１９の復調回路９００は、ＢＰＦ３と、乗算器４と、ＬＰＦ５と、２値化回路６と、位相調整回路９１０とを備えている。

ＬＰＦ１は、入力されたウォブル信号ＷＢから高周波のノイズを除去して出力し、Ａ／Ｄ変換器２はこれをデジタル信号に変換する。ＢＰＦ３は、Ａ／Ｄ変換器２の出力から更にノイズを除去して、得られたウォブル信号ＷＤＦを乗算器４及び位相調整回路９１０に出力する。また、位相調整回路９１０には、ＰＬＬによって生成された、ウォブル信号ＷＢと同一の周期を有する搬送波ＣＢが入力されている。位相調整回路９１０は、ウォブル信号ＷＤＦと搬送波ＣＢとの間の位相差を検出し、搬送波ＣＢの位相を、ウォブル信号ＷＤＦの位相と一致するように調整して、乗算器４に出力する。

乗算器４は、ＢＰＦ３の出力と、位相調整回路９１０の出力とを乗算してＬＰＦ５に出力する。ＬＰＦ５は、乗算器４の出力を平滑化し、２値化回路６は、ＬＰＦ５の出力としきい値との比較を行って、その結果を出力する。以上のようにして、ウォブルグルーブによって記録されたアドレスを復調することができる。
特公平６−１９８９８号公報特開平５−２６０４１３号公報特開２００１−１２６４１３号公報

図２０（ａ）は、搬送波ＣＢの位相がウォブル信号ＷＤＦの位相よりもわずかに進んでいる場合の、搬送波ＣＢとウォブル信号ＷＤＦとの関係を示すグラフである。図２０（ｂ）は、搬送波ＣＢの位相がウォブル信号ＷＤＦの位相よりもわずかに遅れている場合の、搬送波ＣＢとウォブル信号ＷＤＦとの関係を示すグラフである。

位相調整回路９１０は、ウォブル信号ＷＤＦが所定値を越えたときから、搬送波ＣＢが立ち上がるまでの時間を位相差として検出する。図２０（ａ）の場合には、位相調整回路９１０は、３６０°に近い値Ｐ１を位相差として検出する。図２０（ｂ）の場合には、搬送波ＣＢは図２０（ａ）の場合よりもわずかに遅れているだけであるが、位相調整回路９１０は、０°に近い小さな値Ｐ２を位相差として検出する。

このように、図１９の位相調整回路９１０に入力されるウォブル信号ＷＤＦと搬送波ＣＢとの間の位相差が小さいときには、オフセットばらつき、振幅ばらつき、ジッタ等の影響により、信号の位相がわずかに変動すると、検出される位相差が大きく変動する場合があった。すると、位相調整回路９１０は、この変動に追従することができないので、搬送波ＣＢの位相を適切に調整することができず、アドレスを復調することができなくなる、という問題があった。

本発明は、入力信号と搬送波との間の位相差の調整を安定して行う位相調整回路を提供すること、及び、入力信号の復調を安定して行う復調回路を提供することを目的とする。

前記課題を解決するため、請求項１の発明が講じた手段は、位相調整回路として、位相情報に応じて、入力された搬送波を遅延させて出力する搬送波遅延調整回路と、入力信号と前記遅延した搬送波との間の位相差を求め、これに応じた値を前記位相情報として出力し、前記遅延した搬送波を、その位相が前記入力信号の位相にほぼ一致するように調整して、位相調整後の搬送波として出力する位相差検出調整回路とを備え、前記位相差検出調整回路は、定常状態において、位相差があることを示す値を前記位相情報として出力するものである。

請求項１の発明によると、定常状態において、位相差があることを示す値が位相情報として出力されるので、位相差を常に零又は正の値で表す場合に、位相差が零付近の値になることと搬送波の１周期に近い値になることとを繰り返さないようにすることができる。したがって、位相が入力信号の位相にほぼ一致した搬送波を安定して出力することができる。

請求項２の発明は、請求項１に記載の位相調整回路において、前記遅延した搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、前記位相差検出調整回路は、前記搬送波形成回路の出力を用いて処理を行うものである。

請求項２の発明によると、搬送波の波形を復調に適した波形に変換することができる。このため、復調をより正確に行うことができるようになる。また、搬送波を遅延させた後に波形の変換を行うので、搬送波を遅延させる回路の規模が大きくならないようにすることができる。

請求項３の発明は、請求項１に記載の位相調整回路において、入力された搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、前記搬送波遅延調整回路は、前記搬送波形成回路の出力を用いて処理を行うものである。

請求項３の発明によると、搬送波の波形を復調に適した波形に変換することができる。

請求項４の発明では、請求項１に記載の位相調整回路において、前記搬送波遅延調整回路は、前記位相情報に基づいて、前記入力された搬送波に与える遅延を制御する遅延制御信号を生成して出力する遅延制御信号生成回路と、前記遅延制御信号に従って、前記入力された搬送波に遅延を与えて出力する遅延選択回路とを有するものである。

請求項５の発明では、請求項４に記載の位相調整回路において、前記遅延制御信号生成回路は、前記位相情報から第１の値を減算して出力する減算器と、前記減算器の出力を積分して出力する積分器と、前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである。

請求項６の発明では、請求項５に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力に係数を乗算して出力する乗算器を更に備え、前記積分器は、前記乗算器の出力を積分して出力するものである。

請求項６の発明によると、遅延制御信号生成回路における積分の時定数を適切にして、搬送波に遅延を与える制御の応答性を適切に設定することができる。

請求項７の発明では、請求項６に記載の位相調整回路において、前記乗算器は、入力された値を前記係数として用いるものである。

請求項７の発明によると、遅延制御信号生成回路における積分の時定数を容易に変更することができる。例えば、時定数を制御開始時には大きくし、一定時間経過後に小さくすることが容易にできる。

請求項８の発明では、請求項５に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力の正負を判定し、その結果を出力する正負判定回路を更に備え、前記積分器は、前記正負判定回路の出力を積分して出力するものである。

請求項８の発明によると、正負判定回路は正負の判定結果を出力するので、積分器等の回路規模を小さくすることができる。

請求項９の発明では、請求項５に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力に第１の係数を乗算して出力する第１の乗算器と、前記減算器の出力に第２の係数を乗算して出力する第２の乗算器と、前記減算器の出力と入力された制御信号の値とを比較し、その結果を出力する比較器と、前記比較器の出力に従って、前記第１又は第２の乗算器のいずれかの出力を選択するセレクタとを更に備え、前記積分器は、前記セレクタの出力を積分して出力するものである。

請求項９の発明によると、減算器の出力は、制御開始時には大きく、その後次第に小さくなるので、遅延制御信号生成回路における積分の時定数を切り換えることが容易にできる。

請求項１０の発明では、請求項４に記載の位相調整回路において、前記遅延制御信号生成回路は、前記位相情報と第１の値とを比較し、得られた比較結果を出力する比較器と、前記比較結果を積分して出力する積分器と、前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである。

請求項１０の発明によると、比較器を用いるので、減算器を用いる場合よりも回路規模を小さくすることができる。

請求項１１の発明では、請求項４に記載の位相調整回路において、前記遅延選択回路は、前記入力された搬送波に遅延を与えて、互いに異なる遅延が与えられた複数の搬送波を生成して出力する遅延回路と、前記遅延制御信号に従って、前記複数の搬送波から１つを選択して出力するセレクタとを有するものである。

請求項１２の発明では、請求項１１に記載の位相調整回路において、前記位相差検出調整回路は、前記遅延した搬送波に遅延を与えて、互いに異なる遅延を与えられた複数の搬送波を生成し、前記複数の搬送波から１つを選択して前記位相調整後の搬送波として出力するものであり、前記位相差検出調整回路が与える遅延の最大値は、前記遅延選択回路が与える遅延の最大値よりも小さいことを特徴とする。

請求項１３の発明は、復調回路として、請求項１に記載の位相調整回路と、前記入力信号と前記位相調整後の搬送波とを乗算する乗算器と、前記乗算器による乗算の結果としきい値とを比較し、その結果を出力する２値化回路とを備えるものである。

請求項１３の発明によると、位相が入力信号の位相にほぼ一致した搬送波を安定して出力することができる位相調整回路を備えているので、入力信号の復調を安定して行うことができる。したがって、入力信号がアドレス情報によって変調されている場合には、正確なアドレス情報を得ることができる。

請求項１４の発明は、位相調整回路として、位相情報に応じて、入力された搬送波を遅延させて出力する搬送波遅延調整回路と、入力信号と前記遅延した搬送波に応じた信号との間の位相差を求め、これに応じた値を前記位相情報として出力する位相差検出回路とを備え、前記位相差検出回路は、定常状態において、位相差があることを示す値を前記位相情報として出力するものであり、前記搬送波遅延調整回路は、前記遅延した搬送波、又はこれに基づいて生成された搬送波が、その位相が前記入力信号の位相にほぼ一致する位相調整後の搬送波として出力されるように、前記入力された搬送波を遅延させるものである。

請求項１４の発明によると、位相が入力信号の位相にほぼ一致した搬送波を安定して出力することができる。また、搬送波遅延調整回路においてのみ、搬送波に与える遅延を調整するようにしているので、回路規模を比較的小さくすることができる。

請求項１５の発明は、請求項１４に記載の位相調整回路において、前記遅延した搬送波を、異なる波形の搬送波に変換して、前記位相調整後の搬送波として出力する搬送波形成回路を更に備えるものである。

請求項１６の発明は、請求項１４に記載の位相調整回路において、入力された搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、前記搬送波遅延調整回路は、前記搬送波形成回路の出力を用いて処理を行い、前記遅延した搬送波を、前記位相調整後の搬送波として出力するものである。

請求項１７の発明は、請求項１４に記載の位相調整回路において、前記遅延した搬送波に更に遅延を与えて出力する遅延回路を更に備え、前記位相差検出回路は、前記入力信号と前記遅延回路の出力との間の位相差を求めるものである。

請求項１８の発明では、請求項１７に記載の位相調整回路において、前記遅延回路は、前記遅延した搬送波に与える遅延の大きさを制御することができるように構成されているものである。

請求項１９の発明では、請求項１４に記載の位相調整回路において、前記位相差検出回路は、求められた位相差にオフセットを付加して、前記位相情報として出力するものである。

請求項２０の発明では、請求項１４に記載の位相調整回路において、前記搬送波遅延調整回路は、前記位相情報に応じて、前記入力された搬送波に第１の遅延を与えて前記位相調整後の搬送波として出力し、かつ、前記入力された搬送波に前記第１の遅延とは所定の差を有する第２の遅延を与えて出力するものであり、前記位相差検出回路は、前記入力信号と前記第２の遅延を与えられた搬送波との間の位相差を求めるものである。

請求項２１の発明は、請求項１４に記載の位相調整回路において、前記遅延した搬送波に更に遅延を与えて、前記位相調整後の搬送波として出力する遅延回路を更に備えるものである。

請求項２２の発明では、請求項１４に記載の位相調整回路において、前記搬送波遅延調整回路は、前記位相情報に基づいて、前記入力された搬送波に与える遅延を制御する遅延制御信号を生成して出力する遅延制御信号生成回路と、前記遅延制御信号に従って、前記入力された搬送波に遅延を与えて出力する遅延選択回路とを有するものである。

請求項２３の発明では、請求項２２に記載の位相調整回路において、前記遅延制御信号生成回路は、前記位相情報から第１の値を減算して出力する減算器と、前記減算器の出力を積分して出力する積分器と、前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである。

請求項２４の発明では、請求項２３に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力に係数を乗算して出力する乗算器を更に備え、前記積分器は、前記乗算器の出力を積分して出力するものである。

請求項２５の発明では、請求項２４に記載の位相調整回路において、前記乗算器は、入力された値を前記係数として用いるものである。

請求項２６の発明では、請求項２３に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力の正負を判定し、その結果を出力する正負判定回路を更に備え、前記積分器は、前記正負判定回路の出力を積分して出力するものである。

請求項２７の発明では、請求項２３に記載の位相調整回路において、前記遅延制御信号生成回路は、前記減算器の出力に第１の係数を乗算して出力する第１の乗算器と、前記減算器の出力に第２の係数を乗算して出力する第２の乗算器と、前記減算器の出力と入力された制御信号の値とを比較し、その結果を出力する比較器と、前記比較器の出力に従って、前記第１又は第２の乗算器のいずれかの出力を選択するセレクタとを更に備え、前記積分器は、前記セレクタの出力を積分して出力するものである。

請求項２８の発明では、請求項２２に記載の位相調整回路において、前記遅延制御信号生成回路は、前記位相情報と第１の値とを比較し、得られた比較結果を出力する比較器と、前記比較結果を積分して出力する積分器と、前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである。

請求項２９の発明では、請求項２２に記載の位相調整回路において、前記遅延選択回路は、前記入力された搬送波に遅延を与えて、互いに異なる遅延を与えられた複数の搬送波を生成して出力する遅延回路と、前記遅延制御信号に従って、前記複数の搬送波から１つを選択して出力するセレクタとを有するものである。

請求項３０の発明は、復調回路として、請求項１４に記載の位相調整回路と、前記入力信号と前記位相調整後の搬送波とを乗算する乗算器と、前記乗算器による乗算の結果としきい値とを比較し、その結果を出力する２値化回路とを備えるものである。

請求項３０の発明によると、位相が入力信号の位相にほぼ一致した搬送波を安定して出力することができる位相調整回路を備えているので、入力信号の復調を安定して行うことができる。また、搬送波遅延調整回路においてのみ、搬送波に与える遅延を調整するようにしているので、回路規模を比較的小さくすることができる。

本発明によると、位相が入力信号の位相にほぼ一致した搬送波を安定して得ることができるので、この搬送波を用いて入力信号の復調を安定して行うことができる。したがって、アドレス情報によって変調されたウォブル信号を復調して、正確なアドレス情報を得ることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る復調回路の構成の例を示すブロック図である。図１の回路は、ＬＰＦ１と、Ａ／Ｄ変換器２と、復調回路１００とを備えている。復調回路１００は、ＢＰＦ（band-pass filter）３と、乗算器４と、ＬＰＦ（low-pass filter）５と、２値化回路６と、位相調整回路１０とを備えている。位相調整回路１０は、搬送波遅延調整回路１２と、位相差検出調整回路１４と、搬送波形成回路１６とを備えている。

例として、ＤＶＤ＋Ｒディスク及びＤＶＤ＋ＲＷディスクを用いる場合について説明を行う。この場合、図１８のように、ウォブル信号は、周期が３２Ｔ（Ｔはチャネルクロックの周期）となり、ＤＶＤ−Ｒディスク等の場合に比べて周波数が高い信号となる。以下では、位相情報ＰＨとして、位相差０〜３１Ｔを整数値０〜３１で表すこととする。位相情報ＰＨの値は、常に零又は正の値である。例えば位相差が小さくなっていくときには、位相情報ＰＨの値は、２，１，０，３１，３０，…と変化する。

光ピックアップ（図示せず）は、光ディスクに光ビームを照射し、反射された光を電気信号に変換して、得られたウォブル信号ＷＢを出力している。ウォブル信号ＷＢは、アドレス情報が記録されたウォブルグルーブによって変調されている。ウォブル信号ＷＢは、アドレス情報によってＢＰＳＫ方式で変調された信号となるので、ウォブル信号ＷＢを復調すれば、アドレス情報を得ることができる。

ＬＰＦ１は、アナログ信号であるウォブル信号ＷＢから高周波のノイズを除去して出力し、Ａ／Ｄ変換器２は、ＬＰＦ１の出力をデジタル信号に変換し、ディジタル化されたウォブル信号ＷＤを出力する。ＢＰＦ３は、Ａ／Ｄ変換器２から入力されたウォブル信号ＷＤのノイズを更に除去して、得られたウォブル信号ＷＤＦを乗算器４及び位相差検出調整回路１４に出力する。

搬送波遅延調整回路１２には、ウォブル信号ＷＢと同一の周期を有し、ＰＬＬ（phase locked loop）回路（図示せず）によって生成された搬送波ＣＢが入力されている。搬送波ＣＢはパルス信号であるので、その値は１ビットで表される。搬送波遅延調整回路１２は、位相差検出調整回路１４が出力する位相情報ＰＨに応じて搬送波ＣＢを遅延させ、遅延した搬送波ＤＣＢを搬送波形成回路１６に出力する。

搬送波形成回路１６は、搬送波ＤＣＢをこれと同一の周期を有する正弦波に変換して、搬送波ＤＣＲとして位相差検出調整回路１４に出力する。搬送波ＤＣＲは、その値が複数ビットで表される信号である。なお、搬送波形成回路は、搬送波ＤＣＢを、三角波等の他の波形を有する信号に変換するようにしてもよい。

位相差検出調整回路１４は、ウォブル信号ＷＤＦと遅延した搬送波ＤＣＲとの間の位相差を検出し、位相情報ＰＨとして搬送波遅延調整回路１２に出力する。また、位相差検出調整回路１４は、遅延した搬送波ＤＣＲを、その位相がウォブル信号ＷＤＦの位相と一致するように調整して、位相調整後の搬送波ＩＣＲを乗算器４に出力する。

乗算器４は、ＢＰＦ３が出力するウォブル信号ＷＤＦと、位相調整後の搬送波ＩＣＲとを乗算してＬＰＦ５に出力する。ＬＰＦ５は、乗算器４の出力を平滑化して出力する。２値化回路６は、ＬＰＦ５の出力としきい値との比較を行って、その結果を復調して得られたアドレス情報として出力する。

ここで、遅延した搬送波ＤＣＲとウォブル信号ＷＤＦとの間の位相差は、搬送波ＤＣＲ及びウォブル信号ＷＤＦの半周期、すなわち、１６Ｔに相当するようになっている。このため、定常状態においては、位相差検出調整回路１４は、位相差１６Ｔがあることを示す値“１６”を位相情報ＰＨとして出力する。

図２は、図１の搬送波遅延調整回路１２の構成の例を示すブロック図である。搬送波遅延調整回路１２は、遅延制御信号生成回路２２と、遅延選択回路２４とを備えている。遅延制御信号生成回路２２は、位相情報ＰＨに積分等の演算を行って、位相情報ＰＨに応じた遅延制御信号ＤＣＮを生成して、遅延選択回路２４に出力する。遅延選択回路２４は、入力された搬送波ＣＢに、遅延制御信号ＤＣＮに応じた遅延を与えた信号を、遅延した搬送波ＤＣＢとして出力する。

図３は、図２の遅延制御信号生成回路２２の構成の例を示すブロック図である。遅延制御信号生成回路２２は、減算器３２と、乗算器３４と、積分器３６と、加算器３８とを備えている。

減算器３２は、位相情報ＰＨから参照値ＶＡを減じて出力する。参照値ＶＡは、固定値であってもよいし、レジスタから供給されるようにしてもよい。ここでは、参照値ＶＡは“１６”であるとする。乗算器３４は、減算器３２の出力に係数を乗じて出力する。係数は、乗算器３４に入力された値ＣＣＮであってもよいし、予め定められた値であってもよい。積分器３６は、乗算器３４の出力を積分して出力する。加算器３８は、積分器３６の出力に参照値ＶＢを加え、遅延制御信号ＤＣＮとして出力する。参照値ＶＢは、固定値であってもよいし、レジスタから供給されるようにしてもよい。ここでは、参照値ＶＢは、参照値ＶＡと同じく“１６”であるとする。

図４は、図２の遅延選択回路２４の構成の例を示すブロック図である。遅延選択回路２４は、遅延回路４２と、セレクタ４４とを備えている。図５は、図４の遅延回路４２の構成の例を示す回路図である。

図５のように、遅延回路４２は、直列に接続された３１個のラッチ５４を備えている。ラッチ５４のそれぞれには、チャネルクロックが入力されており、ラッチ５４のそれぞれは、このクロックのパルスが入力される毎に、保持している値を次段のラッチに出力する。したがって、遅延回路４２は、搬送波ＣＢに互いに異なる遅延０〜３１Ｔが与えられた搬送波Ｓ０〜Ｓ３１を出力する。図４のセレクタ４４は、遅延制御信号ＤＣＮに応じて搬送波Ｓ０〜Ｓ３１のうちの１つを選択して、遅延した搬送波ＤＣＢとして出力する。

位相差検出調整回路１４が、ウォブル信号ＷＤＦに対する搬送波ＤＣＲの位相の遅れを位相情報ＰＨとして出力するものであるとすると、搬送波ＤＣＲの遅れが大きいときには、遅延制御信号ＤＣＮの値が大きくなる。そこで、遅延選択回路２４は、搬送波Ｓ０〜Ｓ３１のうち、遅延制御信号ＤＣＮの値が大きいほど、遅延がより小さい搬送波を選択するようにする。

このように、図１の位相調整回路１０によると、定常状態において、位相差があることを示す値“１６”が位相情報ＰＨとして出力されるので、位相差を常に零又は正の値で表す場合に、位相差が“０”等の零付近の値になることと搬送波の１周期に近い値“３１”等になることとを繰り返さないようにすることができる。したがって、位相がウォブル信号ＷＤＦの位相にほぼ一致した搬送波ＩＣＲを安定して出力することができる。このため、復調回路１００によると、ウォブル信号の復調を安定して行い、アドレスを確実に読み出すことができる。

図６は、本発明の第１の実施形態に係る復調回路の他の構成例を示すブロック図である。図６の復調回路２００は、図１の復調回路１００において、位相調整回路１０に代えて位相調整回路２１０を備えたものである。位相調整回路２１０は、搬送波遅延調整回路２１２と、位相差検出調整回路１４と、搬送波形成回路１６とを備えている。

図１の復調回路１００は、搬送波ＣＢに遅延を与えてから、正弦波等への波形の変換を行うが、図６の復調回路２００は、搬送波ＣＢを正弦波等に変換してから、遅延を与える点が異なっている。

搬送波形成回路１６には、ウォブル信号ＷＢと同一の周期を有する搬送波ＣＢが入力されている。搬送波形成回路１６は、搬送波ＣＢをこれと同一の周期を有する正弦波に変換して、搬送波ＣＲとして搬送波遅延調整回路２１２に出力する。搬送波ＣＲの値は複数ビットで表される。搬送波遅延調整回路２１２は、位相差検出調整回路１４が出力する位相情報ＰＨに応じて搬送波ＣＲを遅延させ、遅延した搬送波ＤＣＲを位相差検出調整回路１４に出力する。その他の点は、図１の復調回路と同様であるので、説明を省略する。

搬送波遅延調整回路２１２は、図１の搬送波遅延調整回路１２とほぼ同様に構成されているが、図２の遅延選択回路２４に代えて、複数ビットで表された搬送波ＣＲを遅延させて出力することができる遅延選択回路を備えている。すなわち、搬送波遅延調整回路２１２の遅延選択回路は、図５の遅延回路４２に代えて、これと同様の回路を複数並列に備えた遅延回路を備え、かつ、図４のセレクタ４４に代えて、複数ビットで表された複数の信号から１つの信号を選択するセレクタを備えるようにする必要がある。

このように、図６の復調回路２００によっても、図１の復調回路１００と同様に、ウォブル信号の復調を安定して行い、アドレスを確実に読み出すことができる。ただし、搬送波遅延調整回路が扱う搬送波のビット数が異なるので、図１の復調回路１００の方が、回路規模を小さくすることができる。

図７は、図２の遅延制御信号生成回路の他の構成例を示すブロック図である。図７の遅延制御信号生成回路１２２は、図３の遅延制御信号生成回路２２から乗算器３４を省いたものである。制御の時定数を細かく制御する必要がない場合には、図７のような遅延制御信号生成回路１２２を用いてもよい。

図８は、図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図８の遅延制御信号生成回路２２２は、図３の遅延制御信号生成回路２２において、乗算器３４に代えて正負判定回路３３を備えるものである。正負判定回路３３は、減算器３２の出力の正負を判定し、その結果を積分器３６に出力する。具体的には、正負判定回路３３は、減算器３２の出力が正である場合には“１”を、零である場合には“０”を、その他の場合には“−１”を出力する。正負判定回路３３を用いると、乗算器３４を用いる場合よりも回路規模を小さくすることができる。

図９は、図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図９の遅延制御信号生成回路３２２は、図３の遅延制御信号生成回路２２において、乗算器３４に代えて、第１及び第２の乗算器３４Ａ，３４Ｂと、セレクタ３７と、比較器３９とを備えるものである。

乗算器３４Ａ，３４Ｂは、それぞれ異なる係数を保持している。ここでは例として、乗算器３４Ａが保持している係数の方が、乗算器３４Ｂが保持している係数よりも大きいとする。乗算器３４Ａ，３４Ｂは、それぞれが保持している係数を減算器３２の出力に乗算し、得られた結果をセレクタ３７に出力する。比較器３９は、減算器３２の出力と、遅延制御信号生成回路４２２の外部から入力された制御信号ＣＳの値とを比較し、その結果をセレクタ３７に出力する。セレクタ３７は、比較器３９の出力に従って、乗算器３４Ａ，３４Ｂのうちのいずれかの出力を選択し、積分器３６に出力する。

減算器３２の出力の値は、制御開始時には大きく、その後、次第に零に近づいていく。そこで、セレクタ３７は、減算器３２の出力の方が制御信号ＣＳの値よりも大きい場合には、乗算器３４Ａの出力を選択し、その他の場合は乗算器３４Ｂの出力を選択する。すると、制御開始時には制御が定常状態にすばやく近づくようにし、制御が定常状態に近づいた後には安定した制御を行うようにすることができる。

図１０は、図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図１０の遅延制御信号生成回路４２２は、図７の遅延制御信号生成回路１２２において、減算器３２に代えて比較器３５を備えるものである。比較器３５は、入力された位相情報ＰＨの値と参照値ＶＡとを比較し、位相情報ＰＨの値の方が大きい場合には“１”を、両者が等しい場合には“０”を、その他の場合には“−１”を積分器３６に出力する。比較器３５を用いると、減算器３２を用いる場合よりも回路規模を小さくすることができる。

図１１は、図１の位相差検出調整回路１４が備える遅延回路６２の回路図である。位相差検出調整回路１４は、遅延した搬送波ＤＣＲを更に遅延させて出力する図１１のような遅延回路６２を備えている。遅延回路６２は、ラッチ５４が直列に接続された回路６４を複数備えている。回路６４は、遅延回路４２に類似しているが、回路６４におけるラッチ５４の数は遅延回路４２よりも少なく、例えば１７個である。

回路６４のそれぞれには搬送波ＤＣＲの各ビットが入力され、各ビットは、チャネルクロックに同期して次段のラッチ５４に出力される。信号Ｕ０〜Ｕ１７は、それぞれ搬送波ＤＣＲに対して０〜１７Ｔの遅延を有する信号である。同様に、信号Ｖ０〜Ｖ１７は、それぞれ搬送波ＤＣＲに対して０〜１７Ｔの遅延を有する信号である。これらの信号のうち、同一の遅延を与えられた複数の信号（例えば信号Ｕ１６，Ｖ１６等）が、１つの搬送波を構成する。したがって、遅延回路６２は、搬送波ＤＣＲに互いに異なる遅延０〜１７Ｔが与えられた複数の搬送波を出力する。位相差検出調整回路１４は、これらの複数の搬送波のうち、位相がウォブル信号ＷＤＦにほぼ等しいものを選択して、搬送波ＩＣＲとして出力する。

図１の復調回路１００は、搬送波ＤＣＲとウォブル信号ＷＤＦとの間の位相差が、搬送波ＤＣＲ及びウォブル信号ＷＤＦの半周期（すなわち、１６Ｔ）になるように制御を行うので、制御が定常状態になると、位相差検出調整回路１４は、１６個のラッチ５４を経由して出力される信号Ｕ１６，Ｖ１６等を選択し、出力する。このため、位相差検出調整回路１４は、遅延選択回路２４のように最大で３１Ｔの遅延を搬送波に与える必要はなく、これよりも小さな１６Ｔ程度の遅延を搬送波に与えることができればよい。

すなわち、位相差検出調整回路１４は、搬送波ＤＣＲの各ビットに関して、１６個よりもわずかに多い数のラッチ５４を備えていればよく、図５の遅延回路４２のように３１個のラッチ５４を備える必要はない。言い換えると、位相差検出調整回路１４は、搬送波ＤＣＲ及びウォブル信号ＷＤＦの１周期に相当する遅延を生じさせるために必要な数から１を減じた数（本実施形態では３１）よりも少ない数のラッチ５４を、搬送波ＤＣＲの各ビットに関して備えていればよい。なお、ラッチに代えて、複数ビットを格納するレジスタを用いるようにしてもよい。

（第２の実施形態）
図１２は、本発明の第２の実施形態に係る復調回路の構成の例を示すブロック図である。復調回路３００は、図１の復調回路１００において、位相調整回路１０に代えて位相調整回路３１０を備えたものである。位相調整回路３１０は、搬送波遅延調整回路１２と、搬送波形成回路１６と、位相差検出回路１８と、遅延回路１９とを備えている。

図１の復調回路１００と同様に、ＢＰＦ３には、ＬＰＦ１及びＡ／Ｄ変換器２を経由したウォブル信号ＷＤが入力されている。ＢＰＦ３は、ウォブル信号ＷＤのノイズを更に除去して、得られたウォブル信号ＷＤＦを乗算器４及び位相差検出回路１８に出力する。搬送波遅延調整回路１２及び搬送波形成回路１６は、図１を参照して説明したものと同様である。

搬送波遅延調整回路１２は、位相情報ＰＨに応じて搬送波ＣＢを遅延させ、遅延した搬送波ＤＣＢを搬送波形成回路１６に出力する。このとき、搬送波遅延調整回路１２は、搬送波形成回路１６で生じる遅延を考慮して、搬送波形成回路１６が遅延した搬送波ＤＣＢに基づいてウォブル信号ＷＤＦと同位相となるような搬送波ＤＣＢを生成するように、搬送波ＣＢを遅延させる。搬送波形成回路１６は、生成した搬送波ＤＣＲを、位相調整後の搬送波として乗算器４及び遅延回路１９に出力する。

遅延回路１９は、搬送波形成回路１６が出力する搬送波ＤＣＲに、ウォブル信号ＷＤの半周期（すなわち、１６Ｔ）の遅延を与えて、位相差検出回路１８に出力する。位相差検出回路１８は、ＢＰＦ３が出力するウォブル信号ＷＤＦと、遅延回路１９の出力との立ち上がりエッジに基づいて、両者間の位相差を検出し、位相情報ＰＨとして搬送波遅延調整回路１２に出力する。位相情報ＰＨの値は、０〜３１である。

ここで、定常状態において、搬送波ＤＣＲとウォブル信号ＷＤＦとは、同位相でなければならないので、遅延回路１９の出力とウォブル信号ＷＤＦとの間の位相差は、ウォブル信号ＷＤの半周期、すなわち、１６Ｔに近づくように制御される。このため、定常状態においては、位相差検出回路１８は、値“１６”を位相情報ＰＨとして出力する。

図３の遅延制御信号生成回路２２で用いられる参照値ＶＡは、定常状態において位相差検出回路１８が出力する位相情報ＰＨの値であり、図１２の搬送波遅延調整回路１２においては、“１６”である。参照値ＶＢは、定常状態において搬送波形成回路１６が出力する搬送波ＤＣＲがウォブル信号ＷＤＦと同位相となるような遅延制御信号ＤＣＮの値である。

図１の復調回路では、搬送波遅延調整回路１２及び位相差検出調整回路１４の双方において、それぞれが異なる遅延を与えられた複数の搬送波を生成し、これらから１つを選択するようにしていたが、図１２の復調回路では、搬送波遅延調整回路１２においてのみ、このような複数の搬送波の生成及び選択をする。したがって、図１２の復調回路によると、ラッチ、レジスタ等の数を少なくすることができ、回路規模を小さくすることができる。

（第２の実施形態の第１の変形例）
図１３は、本発明の第２の実施形態の第１の変形例に係る復調回路の構成の例を示すブロック図である。図１３の復調回路４００は、図１２の復調回路３００において、位相調整回路３１０に代えて位相調整回路４１０を備えたものである。位相調整回路４１０は、図１２の位相調整回路３１０において、位相差検出回路１８及び遅延回路１９に代えて、位相差検出回路４１８及び遅延回路４１９をそれぞれ備えたものである。

遅延回路４１９は、搬送波形成回路１６が出力する搬送波ＤＣＲではなく、搬送波遅延調整回路１２が出力する搬送波ＤＣＢを受け取り、これに所定の遅延を与えて位相差検出回路４１８に出力する。位相差検出回路４１８は、図１２の位相差検出回路１８と同様に、ＢＰＦ３が出力するウォブル信号ＷＤＦと、遅延回路４１９の出力との間の位相差を検出し、位相情報ＰＨとして搬送波遅延調整回路１２に出力する。遅延回路４１９で与えられる遅延が遅延回路１９と同じであるとすると、定常状態における位相情報ＰＨの値は、搬送波形成回路１６で生じる遅延だけ小さい値となる。

また、遅延回路４１９には、遅延制御信号ＤＬが入力されており、これに応じた遅延を搬送波ＤＣＢに与えることができる。このため、遅延制御信号ＤＬによって、位相情報ＰＨの値を制御することができ、定常状態における位相情報ＰＨの値が０以外の値となるようにすることが確実にできる。

遅延回路４１９は、１ビットで表される搬送波ＤＣＢを遅延させるように構成されていればよいので、複数ビットで表される搬送波ＤＣＲを遅延させる遅延回路１９よりも回路規模を小さくすることができる。

（第２の実施形態の第２の変形例）
図１４は、本発明の第２の実施形態の第２の変形例に係る復調回路の構成の例を示すブロック図である。図１４の復調回路５００は、図１３の復調回路４００において、位相調整回路４１０に代えて位相調整回路５１０を備えたものである。位相調整回路５１０は、図１３の位相調整回路４１０において、位相差検出回路４１８に代えて位相差検出回路５１８を備え、遅延回路４１９を備えないようにしたものである。

位相差検出回路５１８には、オフセット制御信号ＯＣが入力されている。位相差検出回路５１８は、ウォブル信号ＷＤＦと、搬送波遅延調整回路１２が出力する搬送波ＤＣＢとの間の位相差を検出し、これにオフセット制御信号ＯＣに応じた値を加算して、得られた値を位相情報ＰＨとして搬送波遅延調整回路１２に出力する。オフセット制御信号ＯＣは、定常状態において、位相情報ＰＨの値が１６になるような信号である。

図１４の復調回路５００によると、遅延回路４１９が不要であるので、図１３の復調回路４００よりも回路の小規模化を図ることができる。また、遅延回路４１９が制御ループの中にないので、制御の応答が速くなり、搬送波ＤＣＲの位相をより早くウォブル信号ＷＤＦに一致させることができる。

（第２の実施形態の第３の変形例）
図１５は、本発明の第２の実施形態の第３の変形例に係る復調回路の構成の例を示すブロック図である。図１５の復調回路６００は、図１３の復調回路４００において、位相調整回路４１０に代えて位相調整回路６１０を備えたものである。位相調整回路６１０は、図１３の位相調整回路４１０において、搬送波遅延調整回路１２に代えて搬送波遅延調整回路６１２を備え、遅延回路４１９を備えないようにしたものである。

搬送波遅延調整回路６１２は、搬送波遅延調整回路１２と同様に搬送波ＤＣＢを搬送波形成回路１６に出力する他、これとは異なる遅延を与えた搬送波ＤＣＢ２を位相差検出回路４１８に出力する。搬送波ＤＣＢ２は、搬送波形成回路１６で生じる遅延を考慮して、搬送波ＤＣＲとの間の位相差が１６Ｔとなるような信号であって、搬送波ＤＣＢとの間の位相差は一定である。

図１５の復調回路６００によると、遅延回路４１９が不要であるので、図１３の復調回路４００よりも回路の小規模化を図ることができる。

（第２の実施形態の第４の変形例）
図１６は、本発明の第２の実施形態の第４の変形例に係る復調回路の構成の例を示すブロック図である。図１６の復調回路７００は、図１２の復調回路３００において、位相調整回路３１０に代えて位相調整回路７１０を備えたものである。位相調整回路７１０は、図１２の位相調整回路３１０において、遅延回路１９の出力を位相差検出回路１８ではなく乗算器４に与え、搬送波形成回路１６の出力を位相差検出回路１８に与えるようにしたものである。

位相調整回路７１０は、搬送波形成回路１６が出力する搬送波ＤＣＲとウォブル信号ＷＤＦとの間の位相差が１６Ｔとなるように制御を行う。図１６の復調回路７００によると、遅延回路１９が制御ループの外にあるので、制御の応答が速くなり、遅延回路１９が出力する搬送波の位相をより早くウォブル信号ＷＤＦに一致させることができる。

なお、図３の加算器３８に与える参照値ＶＢを変化させるようにしてもよい。この場合、搬送波遅延調整回路１２が出力する搬送波ＤＣＢに与えられる遅延が変化し、乗算器４に与えられる搬送波の遅延を制御することができる。

また、参照値ＶＢに応じて、遅延回路１９が搬送波ＤＣＲに与える遅延を変更するようにすれば、乗算器４に与えられる搬送波とウォブル信号ＷＤＦとの間の位相を一致させたまま、搬送波遅延調整回路１２及び遅延回路１９で与える遅延を変化させることができる。

（第２の実施形態の第５の変形例）
図１７は、本発明の第２の実施形態の第５の変形例に係る復調回路の構成の例を示すブロック図である。図１７の復調回路８００は、図１２の復調回路３００において、位相調整回路３１０に代えて位相調整回路８１０を備えたものである。位相調整回路８１０は、図１２の位相調整回路３１０において、搬送波遅延調整回路１２に代えて、搬送波遅延調整回路２１２を備えている。

図１２の復調回路３００は、搬送波ＣＢに遅延を与えてから、正弦波等への波形の変換を行うが、図１７の復調回路８００は、搬送波ＣＢを正弦波等に変換してから、遅延を与える点が異なっている。

搬送波遅延調整回路２１２が、遅延した搬送波ＤＣＲを位相調整後の搬送波として遅延回路１９及び乗算器４に出力する点の他は、搬送波形成回路１６及び搬送波遅延調整回路２１２は、図６を参照して説明したものと同様である。また、その他の点は、図１２の復調回路３００と同様であるので、詳細な説明は省略する。

このように、図１７の復調回路８００によっても、図１２の復調回路３００と同様に、ウォブル信号の復調を安定して行い、アドレスを確実に読み出すことができる。ただし、搬送波遅延調整回路が扱う搬送波のビット数が異なるので、図１２の復調回路３００の方が、回路規模を小さくすることができる。

なお、図１２〜図１７の復調回路においては、図３の遅延制御信号生成回路２２を有する搬送波遅延調整回路１２，２１２を用いる場合について説明したが、遅延制御信号生成回路２２に代えて、図７〜図１０の遅延制御信号生成回路１２２，２２２，３２２，４２２のいずれかを有する搬送波遅延調整回路を用いるようにしてもよい。

また、定常状態において、位相差検出調整回路１４や位相差検出回路１８が出力する位相情報ＰＨの値が１６であるように制御が行われる場合について主に説明したが、定常状態において０以外の他の値が位相情報ＰＨとして出力されるようにしてもよい。

また、以上の実施形態において、搬送波形成回路１６を備えないようにしてもよい。この場合、乗算器４は、搬送波遅延調整回路１２，２１２が出力する搬送波ＤＣＢ，ＤＣＲと、ウォブル信号ＷＤＦとの間で乗算を行う。

本発明に係る位相調整回路及び復調回路は、アドレス情報によって変調されたウォブル信号を復調して、正確なアドレス情報を得ることができ、ウォブルグルーブにアドレス情報が記録された光ディスクの記録又は再生装置等に有用である。

本発明の第１の実施形態に係る復調回路の構成の例を示すブロック図である。図１の搬送波遅延調整回路の構成の例を示すブロック図である。図２の遅延制御信号生成回路の構成の例を示すブロック図である。図２の遅延選択回路の構成の例を示すブロック図である。図４の遅延回路の構成の例を示す回路図である。本発明の第１の実施形態に係る復調回路の他の構成例を示すブロック図である。図２の遅延制御信号生成回路の他の構成例を示すブロック図である。図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図２の遅延制御信号生成回路の更に他の構成例を示すブロック図である。図１の位相差検出調整回路が備える遅延回路の回路図である。本発明の第２の実施形態に係る復調回路の構成の例を示すブロック図である。本発明の第２の実施形態の第１の変形例に係る復調回路の構成の例を示すブロック図である。本発明の第２の実施形態の第２の変形例に係る復調回路の構成の例を示すブロック図である。本発明の第２の実施形態の第３の変形例に係る復調回路の構成の例を示すブロック図である。本発明の第２の実施形態の第４の変形例に係る復調回路の構成の例を示すブロック図である。本発明の第２の実施形態の第５の変形例に係る復調回路の構成の例を示すブロック図である。ウォブル信号の波形の例を示すグラフである。従来の復調回路の構成の例を示すブロック図である。（ａ）は、搬送波の位相がウォブル信号の位相よりもわずかに進んでいる場合の、搬送波とウォブル信号との関係を示すグラフである。（ｂ）は、搬送波の位相がウォブル信号の位相よりもわずかに遅れている場合の、搬送波とウォブル信号との関係を示すグラフである。

符号の説明

３ＢＰＦ
４乗算器
５ＬＰＦ
６２値化回路
１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０位相調整回路
１２，２１２，６１２搬送波遅延調整回路
１４位相差検出調整回路
１６搬送波形成回路
１８，４１８，５１８位相差検出回路
１９，４１９遅延回路
２２，１２２，２２２，３２２，４２２遅延制御信号生成回路
２４遅延選択回路
３２減算器
３３正負判定回路
３４，３４Ａ，３４Ｂ乗算器
３５比較器
３６積分器
３７セレクタ
３８加算器
３９比較器
１００，２００，３００，４００，５００，６００，７００，８００復調回路

Claims

位相情報に応じて、入力された搬送波を遅延させて出力する搬送波遅延調整回路と、
入力信号と前記遅延した搬送波との間の位相差を求め、これに応じた値を前記位相情報として出力し、前記遅延した搬送波を、その位相が前記入力信号の位相にほぼ一致するように調整して、位相調整後の搬送波として出力する位相差検出調整回路とを備え、
前記位相差検出調整回路は、
定常状態において、位相差があることを示す値を前記位相情報として出力するものである
位相調整回路。
請求項１に記載の位相調整回路において、
前記遅延した搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、
前記位相差検出調整回路は、
前記搬送波形成回路の出力を用いて処理を行うものである
ことを特徴とする位相調整回路。
請求項１に記載の位相調整回路において、
入力された搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、
前記搬送波遅延調整回路は、
前記搬送波形成回路の出力を用いて処理を行うものである
ことを特徴とする位相調整回路。
請求項１に記載の位相調整回路において、
前記搬送波遅延調整回路は、
前記位相情報に基づいて、前記入力された搬送波に与える遅延を制御する遅延制御信号を生成して出力する遅延制御信号生成回路と、
前記遅延制御信号に従って、前記入力された搬送波に遅延を与えて出力する遅延選択回路とを有するものである
ことを特徴とする位相調整回路。
請求項４に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記位相情報から第１の値を減算して出力する減算器と、
前記減算器の出力を積分して出力する積分器と、
前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである
ことを特徴とする位相調整回路。
請求項５に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力に係数を乗算して出力する乗算器を更に備え、
前記積分器は、
前記乗算器の出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項６に記載の位相調整回路において、
前記乗算器は、
入力された値を前記係数として用いるものである
ことを特徴とする位相調整回路。
請求項５に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力の正負を判定し、その結果を出力する正負判定回路を更に備え、
前記積分器は、
前記正負判定回路の出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項５に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力に第１の係数を乗算して出力する第１の乗算器と、
前記減算器の出力に第２の係数を乗算して出力する第２の乗算器と、
前記減算器の出力と入力された制御信号の値とを比較し、その結果を出力する比較器と、
前記比較器の出力に従って、前記第１又は第２の乗算器のいずれかの出力を選択するセレクタとを更に備え、
前記積分器は、
前記セレクタの出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項４に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記位相情報と第１の値とを比較し、得られた比較結果を出力する比較器と、
前記比較結果を積分して出力する積分器と、
前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである
ことを特徴とする位相調整回路。
請求項４に記載の位相調整回路において、
前記遅延選択回路は、
前記入力された搬送波に遅延を与えて、互いに異なる遅延が与えられた複数の搬送波を生成して出力する遅延回路と、
前記遅延制御信号に従って、前記複数の搬送波から１つを選択して出力するセレクタとを有するものである
ことを特徴とする位相調整回路。
請求項１１に記載の位相調整回路において、
前記位相差検出調整回路は、
前記遅延した搬送波に遅延を与えて、互いに異なる遅延を与えられた複数の搬送波を生成し、前記複数の搬送波から１つを選択して前記位相調整後の搬送波として出力するものであり、
前記位相差検出調整回路が与える遅延の最大値は、前記遅延選択回路が与える遅延の最大値よりも小さい
ことを特徴とする位相調整回路。
請求項１に記載の位相調整回路と、
前記入力信号と前記位相調整後の搬送波とを乗算する乗算器と、
前記乗算器による乗算の結果としきい値とを比較し、その結果を出力する２値化回路とを備える
復調回路。
位相情報に応じて、入力された搬送波を遅延させて出力する搬送波遅延調整回路と、
入力信号と前記遅延した搬送波に応じた信号との間の位相差を求め、これに応じた値を前記位相情報として出力する位相差検出回路とを備え、
前記位相差検出回路は、
定常状態において、位相差があることを示す値を前記位相情報として出力するものであり、
前記搬送波遅延調整回路は、
前記遅延した搬送波、又はこれに基づいて生成された搬送波が、その位相が前記入力信号の位相にほぼ一致する位相調整後の搬送波として出力されるように、前記入力された搬送波を遅延させるものである
位相調整回路。
請求項１４に記載の位相調整回路において、
前記遅延した搬送波を、異なる波形の搬送波に変換して、前記位相調整後の搬送波として出力する搬送波形成回路を更に備える
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
入力された搬送波を、異なる波形の搬送波に変換して出力する搬送波形成回路を更に備え、
前記搬送波遅延調整回路は、
前記搬送波形成回路の出力を用いて処理を行い、前記遅延した搬送波を、前記位相調整後の搬送波として出力するものである
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
前記遅延した搬送波に更に遅延を与えて出力する遅延回路を更に備え、
前記位相差検出回路は、
前記入力信号と前記遅延回路の出力との間の位相差を求めるものである
ことを特徴とする位相調整回路。
請求項１７に記載の位相調整回路において、
前記遅延回路は、
前記遅延した搬送波に与える遅延の大きさを制御することができるように構成されているものである
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
前記位相差検出回路は、
求められた位相差にオフセットを付加して、前記位相情報として出力するものである
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
前記搬送波遅延調整回路は、
前記位相情報に応じて、前記入力された搬送波に第１の遅延を与えて前記位相調整後の搬送波として出力し、かつ、前記入力された搬送波に前記第１の遅延とは所定の差を有する第２の遅延を与えて出力するものであり、
前記位相差検出回路は、
前記入力信号と前記第２の遅延を与えられた搬送波との間の位相差を求めるものである
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
前記遅延した搬送波に更に遅延を与えて、前記位相調整後の搬送波として出力する遅延回路を更に備える
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路において、
前記搬送波遅延調整回路は、
前記位相情報に基づいて、前記入力された搬送波に与える遅延を制御する遅延制御信号を生成して出力する遅延制御信号生成回路と、
前記遅延制御信号に従って、前記入力された搬送波に遅延を与えて出力する遅延選択回路とを有するものである
ことを特徴とする位相調整回路。
請求項２２に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記位相情報から第１の値を減算して出力する減算器と、
前記減算器の出力を積分して出力する積分器と、
前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである
ことを特徴とする位相調整回路。
請求項２３に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力に係数を乗算して出力する乗算器を更に備え、
前記積分器は、
前記乗算器の出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項２４に記載の位相調整回路において、
前記乗算器は、
入力された値を前記係数として用いるものである
ことを特徴とする位相調整回路。
請求項２３に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力の正負を判定し、その結果を出力する正負判定回路を更に備え、
前記積分器は、
前記正負判定回路の出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項２３に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記減算器の出力に第１の係数を乗算して出力する第１の乗算器と、
前記減算器の出力に第２の係数を乗算して出力する第２の乗算器と、
前記減算器の出力と入力された制御信号の値とを比較し、その結果を出力する比較器と、
前記比較器の出力に従って、前記第１又は第２の乗算器のいずれかの出力を選択するセレクタとを更に備え、
前記積分器は、
前記セレクタの出力を積分して出力するものである
ことを特徴とする位相調整回路。
請求項２２に記載の位相調整回路において、
前記遅延制御信号生成回路は、
前記位相情報と第１の値とを比較し、得られた比較結果を出力する比較器と、
前記比較結果を積分して出力する積分器と、
前記積分器の出力に第２の値を加算して、前記遅延制御信号として出力する加算器とを有するものである
ことを特徴とする位相調整回路。
請求項２２に記載の位相調整回路において、
前記遅延選択回路は、
前記入力された搬送波に遅延を与えて、互いに異なる遅延を与えられた複数の搬送波を生成して出力する遅延回路と、
前記遅延制御信号に従って、前記複数の搬送波から１つを選択して出力するセレクタとを有するものである
ことを特徴とする位相調整回路。
請求項１４に記載の位相調整回路と、
前記入力信号と前記位相調整後の搬送波とを乗算する乗算器と、
前記乗算器による乗算の結果としきい値とを比較し、その結果を出力する２値化回路とを備える
復調回路。