JP3803641B2 - デジタルａｇｃ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＶＤ（digital versatile disk）ディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるデジタルＡＧＣ（automatic gain control）回路技術に関するものである。
【０００２】
【従来の技術】
様々な規格のＤＶＤディスクのうち、追記型のＤＶＤ＋Ｒディスク、書き換え可能なＤＶＤ＋ＲＷディスクなどでは、ＡＤＩＰ（address in pre-groove）と呼ばれるように、グルーブを正弦波状に蛇行させたウォブル信号によりアドレス情報が記録されており、このウォブル信号を検出することにより、高精度なアドレス検出が可能となっている。
【０００３】
ＤＶＤディスクにおけるウォブル信号はＢＰＳＫ（binary phase shift keying）により２相位相変調されており、アドレス情報復調回路において搬送波生成回路中のＢＰＦ（band pass filter）による位相変化（遅延）を補正する技術が知られている（特許文献１参照）。
【０００４】
また、ＢＰＳＫ復調用ＡＧＣ回路のデジタル化技術が知られている。これは、入力ＢＰＳＫ信号を互いに４分の１周期位相の異なる位置でサンプリングしてデジタル信号に変換し、各々のピークツーピーク値を比較し、大きい方のピークツーピーク値から入力ＢＰＳＫ信号のゲインを算出してフィードバックすることにより、入力ＢＰＳＫ信号のピークツーピーク値が所定値になるように制御するものである（特許文献２参照）。
【０００５】
【特許文献１】
特開２００１−１２６４１３号公報
【特許文献２】
特開平８−３３５９５７号公報
【０００６】
【発明が解決しようとする課題】
ＤＶＤディスクから入力されるウォブル信号は振幅のばらつきがある場合が多く、従来はアナログ回路における時定数の大きいゲイン調整を行っても振幅のばらつきが残るという問題があった。
【０００７】
本発明の目的は、ＤＶＤディスクのウォブル信号の振幅をゲイン調整し、以て高精度なアドレス情報の復調を可能にするデジタルＡＧＣ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る第１のデジタルＡＧＣ回路は、ＤＶＤディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるものであって、デジタル化されたウォブル信号を入力としかつ当該ウォブル信号の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、当該検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、前記デジタル化されたウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたフィードフォワード構成を採用したものである。
【０００９】
また、本発明に係る第２のデジタルＡＧＣ回路は、当該デジタルＡＧＣ回路の出力を入力としかつ当該出力の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、当該検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、デジタル化されたウォブル信号を入力としかつ当該ウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたフィードバック構成を採用したものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
図１は、ＤＶＤディスクのアドレス情報復調回路の構成例を示している。図１において、１はアナログＬＰＦ（low pass filter）、２はＡＤＣ（analog-to-digital converter）、３はデジタルＬＰＦ、４は本発明に係るデジタルＡＧＣ回路、５は搬送波生成回路、６は位相調整回路、７は乗算器、８はＬＰＦ、９はレベル検出回路である。
【００１２】
図１のアドレス情報復調回路では、入力ウォブル信号からアナログＬＰＦ１を用いて高周波のノイズを除去し、ＡＤＣ２でデジタル信号に変換する。そして、デジタルＬＰＦ３を通過させることで更にノイズを除去する。デジタルＡＧＣ回路４は、デジタルＬＰＦ３の出力振幅のばらつきを補正し、この振幅を一定に保つようにゲインを調整する。一方、入力ウォブル信号から搬送波生成回路５によって生成された搬送波の位相を位相調整回路６によって調整し、デジタルＡＧＣ回路４の出力と乗算器７によって乗算する。その後、ＬＰＦ８で平滑化し、レベル検出回路９によりアドレス情報を得る。
【００１３】
図２は、図１のアドレス情報復調回路における入力ウォブル信号の位相変調波形を示している。チャネルクロックの１周期をＴとするとき、ウォブル信号の１周期は３２チャネルクロックである。
【００１４】
図３は、図１のアドレス情報復調回路における入力ウォブル信号の振幅ばらつきの例を示している。入力ウォブル信号は振幅のばらつきがある場合が多く、アナログ回路における時定数の大きいゲイン調整を行っても振幅のばらつきが残る。そこで、図１中のデジタルＡＧＣ回路４によりウォブル信号の振幅のばらつきを補正し、この振幅を一定に保つようにゲインを調整するのである。
【００１５】
図４は、本発明に係るデジタルＡＧＣ回路４の第１の構成例を示している。図４において、１０はピーク検出回路、２０はゲイン算出回路、３０はリミッタ、４０は遅延器、５０は乗算器である。図３に示すようにウォブル信号の振幅の大きさは短時間で大きく変動するため、図４のデジタルＡＧＣ回路４はフィードフォワード型としている。
【００１６】
ピーク検出回路１０は、図１中のデジタルＬＰＦ３から与えられたウォブル信号を入力とし、かつ当該ウォブル信号の２分の１周期以上の期間におけるピーク値を検出する。この期間内には、ウォブル信号の正のピーク値と負のピーク値とのいずれかが必ず存在ので、ピーク値の検出が可能である。ゲイン算出回路２０は、ピーク検出回路１０で検出されたピーク値からゲイン調整係数を算出し、このゲイン調整係数を乗算器５０へ供給する。リミッタ３０は、ゲイン算出回路２０から乗算器５０へ供給されるゲイン調整係数を一定範囲内に制限するものである。遅延器４０は、ゲイン調整係数の算出のために発生したデジタル的な遅延を調整するため、デジタルＬＰＦ３から与えられたウォブル信号を遅延させて乗算器５０へ供給する。乗算器５０は、遅延器４０から供給されたウォブル信号にゲイン調整係数を乗算し、その結果を図１中の乗算器７へ送る。
【００１７】
ゲイン算出回路２０の出力はゲイン調整係数であり、ウォブル信号の振幅を増減する。ゲイン調整の必要がない場合、ゲイン調整係数は１である。このゲイン調整係数が極端に大きくなったり小さくなったりすることは、ゲイン調整として好ましくない。そこで、ゲイン算出回路２０の後段にゲイン調整係数の上限と下限を制限するためのリミッタ３０を設ける。これにより、短時間での急激なゲインの増減がなくなる。ただし、このリミッタ３０は省略可能である。
【００１８】
図４中の遅延器４０も省略可能である。ゲイン調整係数の算出のために発生するデジタル的な遅延は１周期から２周期程度であり、遅延器４０で遅延調整をしなくても、ある程度のゲイン制御は可能である。ただし、ゲインが短時間で大きく変化するような場合は好ましくない。
【００１９】
図５は、本発明に係るデジタルＡＧＣ回路４の第２の構成例を示している。図５において、１０は当該デジタルＡＧＣ回路４の出力を入力とするピーク検出回路、２０はゲイン算出回路、３５は積分器、５０は乗算器である。図５中のピーク検出回路１０、ゲイン算出回路２０の各々の動作については、図４で説明したものと同一である。図４との違いは、ゲイン調整の制御方式がフィードバック型であるということである。図５中の乗算器５０は、フィードバックによりゲイン算出回路２０で算出されたゲイン調整係数をウォブル信号（デジタルＬＰＦ３の出力）に乗じる。フィードバック型を用いることで図４の場合よりもゲイン調整のタイミングが遅れるが、その遅れは１周期から２周期程度であり、ゲイン調整の制御には大きな影響を与えない。
【００２０】
図５ではゲイン算出回路２０の後段に積分器３５を更に設け、この積分器３５によりゲイン調整係数を積分することで、細やかなゲイン制御が可能となっている。ただし、積分器３５は省略可能である。
【００２１】
図６は、図４及び図５中のピーク検出回路１０の第１の構成例を示している。図６において、１１ａは１周期カウンタ、１２は最大値検出回路である。１周期カウンタ１１ａは図２に示すウォブル信号の１周期分である３２チャネルクロックをカウントする。この３２クロック内でのウォブル信号には正のピーク値と負のピーク値とが必ず存在し、それらのピーク値のうち正のピーク値を最大値検出回路１２で検出する。そして、この最大値検出回路１２の出力に応じてゲイン算出回路２０でゲイン調整係数が算出されるのである。
【００２２】
図７は、図４及び図５中のピーク検出回路１０の第２の構成例を示している。図７において、１１ａは１周期カウンタ、１３は最小値検出回路、１４は絶対値回路である。最小値検出回路１３は、ウォブル信号の１周期における負のピーク値を検出する。この最小値検出回路１３の出力の絶対値を絶対値回路１４で算出し、絶対値回路１４の出力に応じてゲイン調整係数が算出される。
【００２３】
図８は、図４及び図５中のピーク検出回路１０の第３の構成例を示している。図８において、１１ａは１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１５ａはセレクタである。最大値検出回路１２は３２クロック内での最大値である正のピーク値を検出し、最小値検出回路１３は３２クロック内での最小値である負のピーク値を検出する。セレクタ１５ａは、最大値検出回路１２の出力か最小値検出回路１３の出力かのいずれか１つを選択して出力する。ゲイン調整のためには、正のピーク値か負のピーク値かのいずれか１つが得られればよい。
【００２４】
図９は、図４及び図５中のピーク検出回路１０の第４の構成例を示している。図９において、１１ａは１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１６は差分回路である。最大値検出回路１２及び最小値検出回路１３の各々の動作は、先に説明したものと同一である。差分回路１６は、最大値検出回路１２の出力と最小値検出回路１３の出力との差分を算出して出力する。最大値検出回路１２の出力は正のピーク値であり、最小値検出回路１３の出力は負のピーク値であるため、差分回路１６の出力はウォブル信号のピークツーピーク値に等しくなる。
【００２５】
図１０は、図４及び図５中のピーク検出回路１０の第５の構成例を示している。図１０において、１１ｂは２分の１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１７は加算器、１５ｂはセレクタである。図２に示すようにウォブル信号の１周期の期間には、正のピーク値と負のピーク値とが必ず存在する。それゆえ、ウォブル信号の２分の１周期の間には、正のピーク値か負のピーク値かのいずれかが存在することになる。ゲイン調整のためには正のピーク値か負のピーク値かのいずれかがあれば十分なので、２分の１周期カウンタ１１ｂを用いてもゲイン調整が可能である。
【００２６】
図１０において、最大値検出回路１２及び最小値検出回路１３の各々の動作は、先に説明したものと同一である。図１０の構成では、加算器１７により最大値検出回路１２の出力と最小値検出回路１３の出力とを加算する。加算器１７の出力の符号は、正のピーク値と負のピーク値との絶対値の大小関係に応じて変わり、正のピーク値の方が大きい場合には正の符号に、負のピーク値の方が大きい場合には負の符号になる。そこで、加算器１７の出力の符号に応じてセレクタ１５ｂを切り換え、最大値検出回路１２か最小値検出回路１３かのいずれか出力絶対値の大きい方を選択する。そして、セレクタ１５ｂの出力を用いてゲイン調整係数が算出される。
【００２７】
図１１は、図４及び図５中のゲイン算出回路２０の構成例を示している。図１１において、２１は前段のピーク検出回路１０の出力（ピーク値）で参照値を除算するための除算器である。この除算の結果がゲイン調整係数である。
【００２８】
なお、図１１中の除算器２１は、ビットシフト除算を行うためのビットシフト回路で構成することも可能である。デジタル信号のビット列をビットシフトすることによって通常の除算と同様の効果が得られる。したがって、除算の精度が悪くなるが、回路規模の削減が可能となる。
【００２９】
【発明の効果】
以上説明してきたとおり、本発明によれば、ウォブル信号の２分の１周期以上かつ１周期以下の期間におけるピーク値を利用したフィードフォワード構成又はフィードバック構成のデジタルＡＧＣ回路を採用したことにより、高精度なアドレス情報の復調が可能になる。
【図面の簡単な説明】
【図１】本発明に係るデジタルＡＧＣ回路を用いたＤＶＤディスクのアドレス情報復調回路の構成例を示すブロック図である。
【図２】図１のアドレス情報復調回路における入力ウォブル信号の位相変調波形図である。
【図３】図１のアドレス情報復調回路における入力ウォブル信号の振幅ばらつきの例を示す波形図である。
【図４】本発明に係るデジタルＡＧＣ回路の第１の構成例を示すブロック図である。
【図５】本発明に係るデジタルＡＧＣ回路の第２の構成例を示すブロック図である。
【図６】図４及び図５中のピーク検出回路の第１の構成例を示すブロック図である。
【図７】図４及び図５中のピーク検出回路の第２の構成例を示すブロック図である。
【図８】図４及び図５中のピーク検出回路の第３の構成例を示すブロック図である。
【図９】図４及び図５中のピーク検出回路の第４の構成例を示すブロック図である。
【図１０】図４及び図５中のピーク検出回路の第５の構成例を示すブロック図である。
【図１１】図４及び図５中のゲイン算出回路の構成例を示すブロック図である。
【符号の説明】
１ アナログＬＰＦ
２ ＡＤＣ
３ デジタルＬＰＦ
４ デジタルＡＧＣ回路
５ 搬送波生成回路
６ 位相調整回路
７ 乗算器
８ ＬＰＦ
９ レベル検出回路
１０ ピーク検出回路
１１ａ １周期カウンタ
１１ｂ １／２周期カウンタ
１２ 最大値検出回路
１３ 最小値検出回路
１４ 絶対値回路
１５ａ，１５ｂ セレクタ
１６ 差分回路
１７ 加算器
２０ ゲイン算出回路
２１ 除算器
３０ リミッタ
３５ 積分器
４０ 遅延器
５０ 乗算器
【発明の属する技術分野】
本発明は、ＤＶＤ（digital versatile disk）ディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるデジタルＡＧＣ（automatic gain control）回路技術に関するものである。
【０００２】
【従来の技術】
様々な規格のＤＶＤディスクのうち、追記型のＤＶＤ＋Ｒディスク、書き換え可能なＤＶＤ＋ＲＷディスクなどでは、ＡＤＩＰ（address in pre-groove）と呼ばれるように、グルーブを正弦波状に蛇行させたウォブル信号によりアドレス情報が記録されており、このウォブル信号を検出することにより、高精度なアドレス検出が可能となっている。
【０００３】
ＤＶＤディスクにおけるウォブル信号はＢＰＳＫ（binary phase shift keying）により２相位相変調されており、アドレス情報復調回路において搬送波生成回路中のＢＰＦ（band pass filter）による位相変化（遅延）を補正する技術が知られている（特許文献１参照）。
【０００４】
また、ＢＰＳＫ復調用ＡＧＣ回路のデジタル化技術が知られている。これは、入力ＢＰＳＫ信号を互いに４分の１周期位相の異なる位置でサンプリングしてデジタル信号に変換し、各々のピークツーピーク値を比較し、大きい方のピークツーピーク値から入力ＢＰＳＫ信号のゲインを算出してフィードバックすることにより、入力ＢＰＳＫ信号のピークツーピーク値が所定値になるように制御するものである（特許文献２参照）。
【０００５】
【特許文献１】
特開２００１−１２６４１３号公報
【特許文献２】
特開平８−３３５９５７号公報
【０００６】
【発明が解決しようとする課題】
ＤＶＤディスクから入力されるウォブル信号は振幅のばらつきがある場合が多く、従来はアナログ回路における時定数の大きいゲイン調整を行っても振幅のばらつきが残るという問題があった。
【０００７】
本発明の目的は、ＤＶＤディスクのウォブル信号の振幅をゲイン調整し、以て高精度なアドレス情報の復調を可能にするデジタルＡＧＣ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る第１のデジタルＡＧＣ回路は、ＤＶＤディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるものであって、デジタル化されたウォブル信号を入力としかつ当該ウォブル信号の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、当該検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、前記デジタル化されたウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたフィードフォワード構成を採用したものである。
【０００９】
また、本発明に係る第２のデジタルＡＧＣ回路は、当該デジタルＡＧＣ回路の出力を入力としかつ当該出力の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、当該検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、デジタル化されたウォブル信号を入力としかつ当該ウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたフィードバック構成を採用したものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
図１は、ＤＶＤディスクのアドレス情報復調回路の構成例を示している。図１において、１はアナログＬＰＦ（low pass filter）、２はＡＤＣ（analog-to-digital converter）、３はデジタルＬＰＦ、４は本発明に係るデジタルＡＧＣ回路、５は搬送波生成回路、６は位相調整回路、７は乗算器、８はＬＰＦ、９はレベル検出回路である。
【００１２】
図１のアドレス情報復調回路では、入力ウォブル信号からアナログＬＰＦ１を用いて高周波のノイズを除去し、ＡＤＣ２でデジタル信号に変換する。そして、デジタルＬＰＦ３を通過させることで更にノイズを除去する。デジタルＡＧＣ回路４は、デジタルＬＰＦ３の出力振幅のばらつきを補正し、この振幅を一定に保つようにゲインを調整する。一方、入力ウォブル信号から搬送波生成回路５によって生成された搬送波の位相を位相調整回路６によって調整し、デジタルＡＧＣ回路４の出力と乗算器７によって乗算する。その後、ＬＰＦ８で平滑化し、レベル検出回路９によりアドレス情報を得る。
【００１３】
図２は、図１のアドレス情報復調回路における入力ウォブル信号の位相変調波形を示している。チャネルクロックの１周期をＴとするとき、ウォブル信号の１周期は３２チャネルクロックである。
【００１４】
図３は、図１のアドレス情報復調回路における入力ウォブル信号の振幅ばらつきの例を示している。入力ウォブル信号は振幅のばらつきがある場合が多く、アナログ回路における時定数の大きいゲイン調整を行っても振幅のばらつきが残る。そこで、図１中のデジタルＡＧＣ回路４によりウォブル信号の振幅のばらつきを補正し、この振幅を一定に保つようにゲインを調整するのである。
【００１５】
図４は、本発明に係るデジタルＡＧＣ回路４の第１の構成例を示している。図４において、１０はピーク検出回路、２０はゲイン算出回路、３０はリミッタ、４０は遅延器、５０は乗算器である。図３に示すようにウォブル信号の振幅の大きさは短時間で大きく変動するため、図４のデジタルＡＧＣ回路４はフィードフォワード型としている。
【００１６】
ピーク検出回路１０は、図１中のデジタルＬＰＦ３から与えられたウォブル信号を入力とし、かつ当該ウォブル信号の２分の１周期以上の期間におけるピーク値を検出する。この期間内には、ウォブル信号の正のピーク値と負のピーク値とのいずれかが必ず存在ので、ピーク値の検出が可能である。ゲイン算出回路２０は、ピーク検出回路１０で検出されたピーク値からゲイン調整係数を算出し、このゲイン調整係数を乗算器５０へ供給する。リミッタ３０は、ゲイン算出回路２０から乗算器５０へ供給されるゲイン調整係数を一定範囲内に制限するものである。遅延器４０は、ゲイン調整係数の算出のために発生したデジタル的な遅延を調整するため、デジタルＬＰＦ３から与えられたウォブル信号を遅延させて乗算器５０へ供給する。乗算器５０は、遅延器４０から供給されたウォブル信号にゲイン調整係数を乗算し、その結果を図１中の乗算器７へ送る。
【００１７】
ゲイン算出回路２０の出力はゲイン調整係数であり、ウォブル信号の振幅を増減する。ゲイン調整の必要がない場合、ゲイン調整係数は１である。このゲイン調整係数が極端に大きくなったり小さくなったりすることは、ゲイン調整として好ましくない。そこで、ゲイン算出回路２０の後段にゲイン調整係数の上限と下限を制限するためのリミッタ３０を設ける。これにより、短時間での急激なゲインの増減がなくなる。ただし、このリミッタ３０は省略可能である。
【００１８】
図４中の遅延器４０も省略可能である。ゲイン調整係数の算出のために発生するデジタル的な遅延は１周期から２周期程度であり、遅延器４０で遅延調整をしなくても、ある程度のゲイン制御は可能である。ただし、ゲインが短時間で大きく変化するような場合は好ましくない。
【００１９】
図５は、本発明に係るデジタルＡＧＣ回路４の第２の構成例を示している。図５において、１０は当該デジタルＡＧＣ回路４の出力を入力とするピーク検出回路、２０はゲイン算出回路、３５は積分器、５０は乗算器である。図５中のピーク検出回路１０、ゲイン算出回路２０の各々の動作については、図４で説明したものと同一である。図４との違いは、ゲイン調整の制御方式がフィードバック型であるということである。図５中の乗算器５０は、フィードバックによりゲイン算出回路２０で算出されたゲイン調整係数をウォブル信号（デジタルＬＰＦ３の出力）に乗じる。フィードバック型を用いることで図４の場合よりもゲイン調整のタイミングが遅れるが、その遅れは１周期から２周期程度であり、ゲイン調整の制御には大きな影響を与えない。
【００２０】
図５ではゲイン算出回路２０の後段に積分器３５を更に設け、この積分器３５によりゲイン調整係数を積分することで、細やかなゲイン制御が可能となっている。ただし、積分器３５は省略可能である。
【００２１】
図６は、図４及び図５中のピーク検出回路１０の第１の構成例を示している。図６において、１１ａは１周期カウンタ、１２は最大値検出回路である。１周期カウンタ１１ａは図２に示すウォブル信号の１周期分である３２チャネルクロックをカウントする。この３２クロック内でのウォブル信号には正のピーク値と負のピーク値とが必ず存在し、それらのピーク値のうち正のピーク値を最大値検出回路１２で検出する。そして、この最大値検出回路１２の出力に応じてゲイン算出回路２０でゲイン調整係数が算出されるのである。
【００２２】
図７は、図４及び図５中のピーク検出回路１０の第２の構成例を示している。図７において、１１ａは１周期カウンタ、１３は最小値検出回路、１４は絶対値回路である。最小値検出回路１３は、ウォブル信号の１周期における負のピーク値を検出する。この最小値検出回路１３の出力の絶対値を絶対値回路１４で算出し、絶対値回路１４の出力に応じてゲイン調整係数が算出される。
【００２３】
図８は、図４及び図５中のピーク検出回路１０の第３の構成例を示している。図８において、１１ａは１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１５ａはセレクタである。最大値検出回路１２は３２クロック内での最大値である正のピーク値を検出し、最小値検出回路１３は３２クロック内での最小値である負のピーク値を検出する。セレクタ１５ａは、最大値検出回路１２の出力か最小値検出回路１３の出力かのいずれか１つを選択して出力する。ゲイン調整のためには、正のピーク値か負のピーク値かのいずれか１つが得られればよい。
【００２４】
図９は、図４及び図５中のピーク検出回路１０の第４の構成例を示している。図９において、１１ａは１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１６は差分回路である。最大値検出回路１２及び最小値検出回路１３の各々の動作は、先に説明したものと同一である。差分回路１６は、最大値検出回路１２の出力と最小値検出回路１３の出力との差分を算出して出力する。最大値検出回路１２の出力は正のピーク値であり、最小値検出回路１３の出力は負のピーク値であるため、差分回路１６の出力はウォブル信号のピークツーピーク値に等しくなる。
【００２５】
図１０は、図４及び図５中のピーク検出回路１０の第５の構成例を示している。図１０において、１１ｂは２分の１周期カウンタ、１２は最大値検出回路、１３は最小値検出回路、１７は加算器、１５ｂはセレクタである。図２に示すようにウォブル信号の１周期の期間には、正のピーク値と負のピーク値とが必ず存在する。それゆえ、ウォブル信号の２分の１周期の間には、正のピーク値か負のピーク値かのいずれかが存在することになる。ゲイン調整のためには正のピーク値か負のピーク値かのいずれかがあれば十分なので、２分の１周期カウンタ１１ｂを用いてもゲイン調整が可能である。
【００２６】
図１０において、最大値検出回路１２及び最小値検出回路１３の各々の動作は、先に説明したものと同一である。図１０の構成では、加算器１７により最大値検出回路１２の出力と最小値検出回路１３の出力とを加算する。加算器１７の出力の符号は、正のピーク値と負のピーク値との絶対値の大小関係に応じて変わり、正のピーク値の方が大きい場合には正の符号に、負のピーク値の方が大きい場合には負の符号になる。そこで、加算器１７の出力の符号に応じてセレクタ１５ｂを切り換え、最大値検出回路１２か最小値検出回路１３かのいずれか出力絶対値の大きい方を選択する。そして、セレクタ１５ｂの出力を用いてゲイン調整係数が算出される。
【００２７】
図１１は、図４及び図５中のゲイン算出回路２０の構成例を示している。図１１において、２１は前段のピーク検出回路１０の出力（ピーク値）で参照値を除算するための除算器である。この除算の結果がゲイン調整係数である。
【００２８】
なお、図１１中の除算器２１は、ビットシフト除算を行うためのビットシフト回路で構成することも可能である。デジタル信号のビット列をビットシフトすることによって通常の除算と同様の効果が得られる。したがって、除算の精度が悪くなるが、回路規模の削減が可能となる。
【００２９】
【発明の効果】
以上説明してきたとおり、本発明によれば、ウォブル信号の２分の１周期以上かつ１周期以下の期間におけるピーク値を利用したフィードフォワード構成又はフィードバック構成のデジタルＡＧＣ回路を採用したことにより、高精度なアドレス情報の復調が可能になる。
【図面の簡単な説明】
【図１】本発明に係るデジタルＡＧＣ回路を用いたＤＶＤディスクのアドレス情報復調回路の構成例を示すブロック図である。
【図２】図１のアドレス情報復調回路における入力ウォブル信号の位相変調波形図である。
【図３】図１のアドレス情報復調回路における入力ウォブル信号の振幅ばらつきの例を示す波形図である。
【図４】本発明に係るデジタルＡＧＣ回路の第１の構成例を示すブロック図である。
【図５】本発明に係るデジタルＡＧＣ回路の第２の構成例を示すブロック図である。
【図６】図４及び図５中のピーク検出回路の第１の構成例を示すブロック図である。
【図７】図４及び図５中のピーク検出回路の第２の構成例を示すブロック図である。
【図８】図４及び図５中のピーク検出回路の第３の構成例を示すブロック図である。
【図９】図４及び図５中のピーク検出回路の第４の構成例を示すブロック図である。
【図１０】図４及び図５中のピーク検出回路の第５の構成例を示すブロック図である。
【図１１】図４及び図５中のゲイン算出回路の構成例を示すブロック図である。
【符号の説明】
１ アナログＬＰＦ
２ ＡＤＣ
３ デジタルＬＰＦ
４ デジタルＡＧＣ回路
５ 搬送波生成回路
６ 位相調整回路
７ 乗算器
８ ＬＰＦ
９ レベル検出回路
１０ ピーク検出回路
１１ａ １周期カウンタ
１１ｂ １／２周期カウンタ
１２ 最大値検出回路
１３ 最小値検出回路
１４ 絶対値回路
１５ａ，１５ｂ セレクタ
１６ 差分回路
１７ 加算器
２０ ゲイン算出回路
２１ 除算器
３０ リミッタ
３５ 積分器
４０ 遅延器
５０ 乗算器
Claims (12)
- ＤＶＤディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるデジタルＡＧＣ回路であって、
デジタル化されたウォブル信号を入力とし、かつ当該ウォブル信号の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、
前記検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、
前記デジタル化されたウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１記載のデジタルＡＧＣ回路において、
前記ウォブル信号を遅延させて前記乗算器へ供給するための遅延器を更に備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１又は２に記載のデジタルＡＧＣ回路において、
前記ゲイン算出回路から前記乗算器へ供給されるゲイン調整係数を一定範囲内に制限するためのリミッタを更に備えたことを特徴とするデジタルＡＧＣ回路。 - ＤＶＤディスク中にウォブル信号の位相変調により記録されたアドレス情報を復調するためのアドレス情報復調回路に用いられるデジタルＡＧＣ回路であって、
前記デジタルＡＧＣ回路の出力を入力とし、かつ当該出力の２分の１周期以上かつ１周期以下の期間におけるピーク値を検出するためのピーク検出回路と、
前記検出されたピーク値からゲイン調整係数を算出するためのゲイン算出回路と、
デジタル化されたウォブル信号を入力とし、かつ当該ウォブル信号に前記ゲイン調整係数を乗算するための乗算器とを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項４記載のデジタルＡＧＣ回路において、
前記ゲイン算出回路から与えられたゲイン調整係数を積分して前記乗算器へ供給するための積分器を更に備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜５のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ピーク検出回路は、
前記ウォブル信号の１周期をカウントするための１周期カウンタと、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最大値を正のピーク値として検出し、該検出した最大値を前記ゲイン算出回路へ供給するための最大値検出回路とを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜５のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ピーク検出回路は、
前記ウォブル信号の１周期をカウントするための１周期カウンタと、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最小値を負のピーク値として検出するための最小値検出回路と、
前記検出された負のピーク値の絶対値を算出し、該算出した絶対値を前記ゲイン算出回路へ供給するための絶対値回路とを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜５のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ピーク検出回路は、
前記ウォブル信号の１周期をカウントするための１周期カウンタと、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最大値を正のピーク値として検出するための最大値検出回路と、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最小値を負のピーク値として検出するための最小値検出回路と、
前記検出された正のピーク値か負のピーク値かのいずれかを選択し、該選択したピーク値を前記ゲイン算出回路へ供給するためのセレクタとを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜５のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ピーク検出回路は、
前記ウォブル信号の１周期をカウントするための１周期カウンタと、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最大値を正のピーク値として検出するための最大値検出回路と、
前記１周期カウンタの出力に応じて前記ウォブル信号の１周期の期間における最小値を負のピーク値として検出するための最小値検出回路と、
前記検出された正のピーク値と負のピーク値との差を算出し、該算出した差を前記ゲイン算出回路へ供給するための差分回路とを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜５のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ピーク検出回路は、
前記ウォブル信号の２分の１周期をカウントするための２分の１周期カウンタと、
前記２分の１周期カウンタの出力に応じて前記ウォブル信号の２分の１周期の期間における最大値を正のピーク値として検出するための最大値検出回路と、
前記２分の１周期カウンタの出力に応じて前記ウォブル信号の２分の１周期の期間における最小値を負のピーク値として検出するための最小値検出回路と、
前記検出された正のピーク値と負のピーク値とを加算するための加算器と、
前記検出された正のピーク値か負のピーク値かのいずれかを前記加算器の出力に応じて選択し、該選択したピーク値を前記ゲイン算出回路へ供給するためのセレクタとを備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１〜１０のいずれか１項に記載のデジタルＡＧＣ回路において、
前記ゲイン算出回路は、前記ピーク検出回路で検出されたピーク値で参照値を除算するための除算器を備えたことを特徴とするデジタルＡＧＣ回路。 - 請求項１１記載のデジタルＡＧＣ回路において、
前記除算器は、ビットシフト除算を行うためのビットシフト回路で構成されたことを特徴とするデジタルＡＧＣ回路。
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