JP4783319B2 - ダイナミックレンジスケール回路 - Google Patents

Description

本発明は、ビット幅ａ（ａは２以上の整数）をもつディジタル信号から有効なビットのみを抽出し、ビット幅ｂ（ｂは２以上の整数で、ａ≧ｂ）をもつディジタル信号に変換して出力するダイナミックレンジスケール回路に関する。

ディジタル信号のビット幅は、信号の最大振幅が表現可能な範囲を超えないように設定される。ここで、表現可能な値の範囲をダイナミックレンジという。

ノイズ等を含む最大振幅の大きなディジタル信号から希望信号のみをフィルタによって取り出すと、最大振幅の小さなディジタル信号が得られる。すなわち、有効ビット幅の大きなディジタル信号から有効ビット幅の小さいディジタル信号が得られる。ダイナミックレンジが両者で同じと仮定すると、有効ビット幅が小さくなった分だけ、フィルタによって最大振幅が小さくなったディジタル信号は無効ビットが多くなり、後段の演算処理コストが高くなる。このため、フィルタの出力段にダイナミックレンジスケール回路を配置し、有効ビット幅の小さいディジタル信号に見合ったより小さいダイナミックレンジを割り当てる処理が行われている。

特許文献１の「自動利得制御装置」には、除算回路を用いるダイナミックレンジスケール回路が記載されている。ここでは、ある期間中の最大サンプル値をもって入力信号レベルを決定し、次にある期間中に続く全ての入力信号のサンプル値に、この最大サンプル値の逆数を利得係数として掛け合わせる。この結果、大きな入力信号には小さな利得係数が掛け合わされ、小さな入力信号には大きな利得係数が掛け合わされる。このように入力信号に掛け合わせる利得係数を調整することにより、入力信号のダイナミックレンジを一定の範囲に制限するようになっている。

図１０は、従来のダイナミックレンジスケール回路の構成例を示す。図において、フィルタ２０の出力段にダイナミックレンジスケール回路１０が接続される。フィルタ２０の入力部をＡ、フィルタ２０の出力部およびダイナミックレンジスケール回路１０の入力部をＢ、ダイナミックレンジスケール回路１０の出力部をＣとする。Ａ，Ｂ，Ｃにおける多ビットディジタルデータの波形とダイナミックレンジとの関係を図１１に示す。

波形Ａは、入力データの最大値がダイナミックレンジの上限（２^a-1 −１）に近い状態を示す。波形Ｂは、波形Ａの入力データがフィルタ２０を通過することによりノイズ等が除去され、データの最大値が波形Ａよりも小さくなっている状態を示す。波形Ｃは、ダイナミックレンジスケール回路１０によりダイナミックレンジの上限を（２^a-1 −１）から（２^b-1 −１）に低減し、表現できるデータの上限を下げた状態を示す。

ダイナミックレンジスケール回路１０の入力データの系列をｘ(i) とする。ここで、ｉは時系列のインデックスである。ダイナミックレンジスケール回路１０では、ビット幅ａの入力データｘ(i) を絶対値回路１１、最大値モニタ１２、定数値判定回路１３を介して得られる信号と、入力データｘ(i) を遅延回路１４で遅延させた信号とを乗算回路１５で乗算し、その出力データの系列をｙ(i) とする。絶対値回路１１は、入力データｘ(i) の絶対値｜ｘ(i) ｜を求めて出力する。最大値モニタ１２は、連続するＭ個の入力データの絶対値｜ｘ(i) ｜ごとに最大値ｘ_m(i)を求めて出力する。なお、最大値の更新はＭサンプルごとであるが、最大値モニタ１２は各サンプルごとに最大値ｘ_m(i)を出力する。定数値判定回路１３は、次の関数を適用して入力データに乗算すべき定数値ｆ_scale(ｘ_m(i)) を求める。
ｆ_scale(ｘ_m(i))＝（２^b-1−１)／ｘ_m(i) …(1)
ここで、最大値ｘ_m(i)と定数値ｆ_scale(ｘ_m(i)) は、図１１に示すように連続的な関係になる。なお、ダイナミックレンジスケール回路において、ダイナミックレンジの補正対象となるディジタル信号は、ある範囲の振幅をもつことを想定している。したがって、過去のＭサンプルの最大値ｘ_m(i)が所定値以下となる場合には、このデータそのものを無効と判断し、定数値ｆ_scale(ｘ_m(i)) をゼロとする。

一方、遅延回路１４は、Ｍ個の入力データｘ(i) を記憶する段数をもつシフトレジスタであり、入力データｘ(i) をＭサンプル遅延させた遅延データｘ(i−Ｍ）を出力する。乗算回路１５は、遅延データｘ(i−Ｍ）と定数値ｆ_scale(ｘ_m(i)) を乗算し、ビット幅ａの出力データｙ(i) として出力する。この出力データｙ(i) はビット幅変換器１６に入力され、出力データｙ(i) のＭＳＢ側のｂビットを有効ビットとして抽出し、ビット幅ｂの出力データとして出力する。なお、ディジタルデータは全て２の補数表現されているものとする。
特公平７−３９５０号公報

図１０に示す従来のダイナミックレンジスケール回路では、定数値ｆ_scale(ｘ_m(i)) を求める定数値判定回路１３として除算回路が用いられる。また、定数値ｆ_scale(ｘ_m(i)) と遅延データｘ(i−Ｍ）を乗算するために乗算回路１５が必要であった。一般に除算回路と乗算回路は回路規模が大きいため、ハードウェア化する際に占有面積や消費電力の観点からコストが高くなる問題があった。

また、特許文献１では、従来のダイナミックレンジ制限手法の問題点として除算が効率的に実行されないことが指摘され、これを解決するために加算演算のオーバーフローを利用する手法が提案されている。しかし、依然として乗算回路を多用する必要があり、ハードウェア化する際に占有面積や消費電力の観点からコストが高くなる問題は解決されていない。

本発明は、乗算回路や除算回路を用いない演算処理を実現し、小さな回路規模で対応することができるダイナミックレンジスケール回路を提供することを目的とする。

第１の発明は、時系列ディジタル信号である第１のビット幅をもつ入力データの絶対値を検出し、所定のサンプル期間における入力データの絶対値の最大値を出力する最大値出力手段と、最大値に対して所定の関係にある定数値を出力する定数値判定手段と、入力データを所定のサンプル期間だけ遅延させて出力する遅延手段と、遅延手段で遅延させた入力データと定数値とを乗算する乗算手段と、乗算手段の出力の符号ビット側から第２のビット幅で指定されるビット数を抽出し、第２のビット幅をもつ時系列ディジタル信号として出力するビット幅変換手段とを備えたダイナミックレンジスケール回路において、第２のビット幅に応じた２の羃乗値を規定値として設定し、定数値判定手段および乗算手段を次のように構成する。なお、図９(1) を参照して具体的数値例を以下のカッコ内に記す。ここでは、規定値を2⁵とする。

定数値判定手段は、最大値（３／64）と２の羃乗値（…，１／2⁵，１／2⁴，１／2³，…）の大小を比較し、最大値に等しいか最大値より大きい２の羃乗値の中の最小値の逆数（2⁴）と規定値（2⁵）とを乗算した値を２の羃乗値で表される定数値（2⁹) として出力する構成である。

乗算手段は、２の羃乗値で表される定数値と遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により行う構成である。

第２の発明は、第１の発明と同様のダイナミックレンジスケール回路において、第２のビット幅に応じた２の羃乗値を規定値として設定し、定数値判定手段および乗算手段を次のように構成する。なお、図９(2) を参照して具体的数値例を以下のカッコ内に記す。ここでは、規定値を2⁵とする。

定数値判定手段は、最大値（１／24または３／64）と２の羃乗値（…，１／2⁵，１／2⁴，１／2³，…）および２の羃乗値を３で除した値（…，１／(3*2³)，１／(3*2²)，…) の大小を比較し、２の羃乗値であって最大値に等しいか最大値より大きい値（１／2⁴，１／2³，…）および２の羃乗値を３で除した値であって最大値に等しいか最大値より大きい値（１／(3*2³)，１／(3*2²)，…）の最小値の逆数（3*2³または2⁴）と規定値（2⁵）とを乗算した値を、２の羃乗値の加算値または２の羃乗値で表される定数値(2⁹+2⁸または2⁹）として出力する構成である。

乗算手段は、定数値が２の羃乗値の加算値で表される場合には定数値と遅延手段で遅延させた入力データとの乗算処理をビットシフト処理と加算処理とにより行う構成である。また、定数値が２の羃乗値で表される場合には定数値と遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により行う構成である。

第３の発明は、第１の発明と同様のダイナミックレンジスケール回路において、第２のビット幅に応じた２の羃乗値を規定値として設定し、定数値判定手段および乗算手段を次のように構成する。なお、図９(3) を参照して具体的数値例を以下のカッコ内に記す。ここでは、規定値を2⁵とする。

定数値判定手段は、最大値（１／16または１／24）と２の羃乗値（…，１／2⁵，１／2⁴，１／2³，…）および２の羃乗値に３を乗じた値（…，３／2⁶，３／2⁵，…) の大小を比較し、２の羃乗値であって最大値に等しいか最大値より大きい値（１／2⁴，１／2³，…）および２の羃乗値に３を乗じた値であって最大値に等しいか最大値より大きい値（３／2⁶，３／2⁵，…) の最小値（１／16または３／64）が、２の羃乗値であればその逆数（2⁴）と規定値（2⁵）とを乗じた値を２の羃乗値で表される定数値（2⁹）とし、該最小値が２の羃乗値に３を乗じた値であれば２の羃乗値を３で除した値で最大値に最も近い値の逆数（3*2³）と規定値（2⁵）とを乗算した値を２の羃乗値の加算値で表される定数値（2⁹+2⁸ ）として出力する構成である。

乗算手段は、定数値が２の羃乗値の加算値で表される場合には定数値と遅延手段で遅延させた入力データとの乗算処理をビットシフト処理と加算処理とにより行う構成である。また、定数値が２の羃乗値で表される場合には定数値と遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により行う構成である。

また、第１〜第３の発明のダイナミックレンジスケール回路において、規定値は、第２のビット幅から１を減じた値を指数とする２の羃乗値としてもよい。

本発明のダイナミックレンジスケール回路は、入力データに乗算する定数値を入力データに応じて離散的に変化させ、その変化点を入力データの絶対値の最大値が２の羃乗値、２の羃乗値を３で除した値、２の羃乗値に３を乗じた値とすることにより、定数値判定手段を減算回路に代えて比較回路で構成することができる。特に、離散値を２の羃乗値または２の羃乗値に３を乗じた値とすることにより、比較回路の構成を簡単にすることができる。また、入力データに乗算する定数値として、２の羃乗値または２の羃乗値の加算値で表すことが可能になるので、乗算処理をビットシフト、またはビットシフトと加算処理の組み合わせで実現することができる。

以上の構成により、ディジタル信号処理におけるダイナミックレンジ切り替えのための回路規模の削減が可能になり、占有面積および消費電力がともに小さなダイナミックレンジスケール回路を実現することができる。

（第１の実施形態）
図１は、本発明のダイナミックレンジスケール回路の第１の実施形態を示す。
本実施形態のダイナミックレンジスケール回路の基本的な構成は、図１０に示す従来構成と同様である。すなわち、ダイナミックレンジスケール回路１０は、絶対値回路１１、最大値モニタ１２、除算回路に代えて比較回路を用いる定数値判定回路１３Ａ、遅延回路１４、乗算回路に代えてシフトレジスタを用いるビットシフト回路１５Ａ、ビット幅変換器１６により構成される。

本実施形態の特徴は、定数値判定回路１３Ａを簡易な比較回路で構成するために、定数値ｆ_scale(ｘ_m(i)) が変化する入力データ（２の補数表現）の最大値ｘ_m(i)の離散値を２の羃乗とするところにある。

さらに、本実施形態の特徴は、定数値ｆ_scale(ｘ_m(i)) の離散値が２の羃乗となることにより、遅延データｘ(i−Ｍ）と定数値ｆ_scale(ｘ_m(i)) の乗算処理を、シフトレジスタを用いたビットシフト回路１５Ａで実現するところにある。

図３および表１は、ｘ_m(i) とｆ_scale(ｘ_m(i))の関係の一例を示す。なお、ｘ_m(i)の範囲を表す [ｓ，ｔ] はｓ≦ｘ_m(i)≦ｔ、 (ｓ，ｔ] はｓ＜ｘ_m(i)≦ｔとする。また、第２のビット幅ｂに応じた２の羃乗値で表される規定値を2⁵とする。

本発明のダイナミックレンジスケール回路において、従来構成と同様に過去のＭサンプルの入力データｘ(i) の絶対値の最大値ｘ_m(i)が所定値以下となる場合には、このデータそのものを無効と判断し、入力データｘ(i）に乗算する定数値ｆ_scale(ｘ_m(i)) をゼロとして乗算結果ゼロを出力する。表１の場合は、最大値ｘ_m(i)が 2^-6（１／64）以下の場合は、それに対応する定数値ｆ_scale(ｘ_m(i)) をゼロとする。

本実施形態では、定数値ｆ_scale(ｘ_m(i)) が変化する入力データの最大値ｘ_m(i)の離散値を２の羃乗としているが、この離散値が２の羃乗か否かで定数値判定回路１３Ａを構成する比較回路の違いを図４に示す。図４(1) は、離散値が２の羃乗の場合にその値を１／４としたときの判定処理を示し、図４(2) は、離散値が２の羃乗でない場合にその値を２／３としたときの判定処理を示す。

２の補数表現されるｘ_m(i)を十進数で表すと、a₇を符号ビットとして、
ｘ_m(i)＝−a₇＋2^-1a₆＋2^-2a₅＋2^-3a₄＋2^-4a₃＋2^-5a₂＋2^-6a₁＋2^-7a₀
となる。ｘ_m(i)が１／４の場合には、a₆が１か否か、a₅が１か否かの最大２回の比較演算によりｘ_m(i)が１／４未満か１／４以上であるかを判定できる。これに対して、ｘ_m(i)が２／３の場合には、最大７回の比較演算が必要になる。平均すれば後者の演算回数が多くなることは明らかであり、ｘ_m(i)を２の羃乗で表すことにより定数値判定回路１３Ａの比較回路の構成を簡素化できることがわかる。

また、本実施形態では、図１における入力データｘ(i) のビット幅ａを８、出力データｙ(i) のビット幅ｂを６とし、入力データｘ(i) 、出力データｙ(i) のそれぞれの表示範囲を以下のように設定する。
−１≦ｘ(i) ≦１−２^-(a-1)
−２^b-1 ≦ｙ(i) ≦２^b-1 −１
ここで、ある期間中の入力データｘ(i) の絶対値の最大値ｘ_m(i)が３／32であった場合は１／16＜３／32＜１／８なので、対応する定数値ｆ_scale(ｘ_m(i)) は2³*2⁵ となる。この期間中のある入力データｘ(i) ＝１／16に対するビットシフト回路１５Ａの出力データｙ(i) は
ｙ(i) ＝(1／16)＊2⁸＝2⁴＝010000（２進数）
となる。

また、ある期間中の入力データｘ(i) の絶対値の最大値ｘ_m(i)が１／８であった場合は１／16＜１／８≦１／８なので、対応する定数値ｆ_scale(ｘ_m(i)) は2³*2⁵ となる。この期間中のある入力データｘ(i) ＝１／８に対するビットシフト回路１５Ａの出力データｙ(i) は
ｙ(i) ＝(1／８)＊2⁸＝2⁵＝100000（２進数）
となってオーバーフローになる。この場合には、出力データｙ(i) を正の最大値である
2⁵−１＝011111
に飽和させることにする。

図２は、第１の実施形態の動作例を示すタイミングチャートである。ここでは、ダイナミックレンジスケール回路１０の入力データｘ(i) 、最大値モニタ１２で得られるＭサンプルの最大値ｘ_m(i)、定数値判定回路１３Ａで得られる定数値ｆ_scale(ｘ_m(i))／2⁵ 、ビットシフト回路１５Ａの出力データｙ(i)／2⁵ の時間変化を示す。なお、ここに示す動作例は、以下に示す第２の実施形態および第３の実施形態においても同様である。

（第２の実施形態）
図５は、本発明のダイナミックレンジスケール回路の第２の実施形態を示す。
本実施形態のダイナミックレンジスケール回路の構成は、図１に示す第１の実施形態と同様であり、ダイナミックレンジスケール回路１０は、絶対値回路１１、最大値モニタ１２、除算回路に代えて比較回路を用いる定数値判定回路１３Ｂ、遅延回路１４、乗算回路に代えてシフトレジスタと加算回路を用いるビットシフト・加算回路１５Ｂ、ビット幅変換器１６により構成される。

本実施形態の定数値判定回路１３Ｂは、定数値ｆ_scale(ｘ_m(i)) が変化する入力データ（２の補数表現）の最大値ｘ_m(i)の離散値を２の羃乗とその中間値とする。２の羃乗の中間値は１／(3＊２^k-1)で表される値であり、これに対応する定数値ｆ_scale(ｘ_m(i)) は
３＊2^k-1＊2^hであり、
3＊2^k-1＊2^h＝(2＋1)＊2^k-1+h＝2^k+h＋2^k-1+h
と示されるように、２の羃乗の加算値に変形される。ここで、ｋ，ｈは整数値であり、2^hは第２のビット幅ｂに応じて２の羃乗値で表される規定値とする。

さらに、本実施形態の特徴は、定数値ｆ_scale(ｘ_m(i)) が２の羃乗または２の羃乗の加算値として表されることにより、遅延データｘ(i−Ｍ）と定数値ｆ_scale(ｘ_m(i)) の乗算処理を、シフトレジスタと加算回路を用いたビットシフト・加算回路１５Ｂで実現可能になるところにある。

図６および表２は、ｘ_m(i) とｆ_scale(ｘ_m(i))の関係の一例を示す。なお、ｘ_m(i)の範囲を表す [ｓ，ｔ] はｓ≦ｘ_m(i)≦ｔ、 (ｓ，ｔ] はｓ＜ｘ_m(i)≦ｔとする。また、第２のビット幅ｂに応じた２の羃乗値で表される規定値を2⁵とする。

本実施形態は、図６に示すように、定数値ｆ_scale(ｘ_m(i)) が変化する入力データの最大値ｘ_m(i)の離散値として２の羃乗の中間値１／(3＊２^k-1)を増やすことにより、定数値判定回路１３Ｂで算出される定数値ｆ_scale(ｘ_m(i)) の変化を図１１に示す従来の連続的な変化に近づくように滑らかにしている。ただし、第１の実施形態で図４を参照して説明したように、定数値判定回路１３Ｂは比較回路で構成できるものの、その構成は第１の実施形態のように簡単にならない。本実施形態の利点は、従来の乗算回路１５に代えて、シフトレジスタと加算回路を用いたビットシフト・加算回路１５Ｂの利用が可能なことである。

また、本実施形態では、図５における入力データｘ(i) のビット幅ａを８、出力データｙ(i) のビット幅ｂを６とし、入力データｘ(i) 、出力データｙ(i) のそれぞれの表示範囲を以下のように設定する。
−１≦ｘ(i) ≦１−２^-(a-1)
−２^b-1 ≦ｙ(i) ≦２^b-1 −１
ここで、ある期間中の入力データｘ(i) の絶対値の最大値ｘ_m(i)が１／32であった場合は１／48＜１／32≦１／32なので、対応する定数値ｆ_scale(ｘ_m(i)) は2⁵*2⁵ となる。この期間中のある入力データｘ(i) ＝１／64に対するビットシフト回路１５Ｂの出力データｙ(i) は
ｙ(i) ＝(1／64)＊2¹⁰ ＝2⁴＝010000（２進数）
となる。

また、ある期間中の入力データｘ(i) の絶対値の最大値ｘ_m(i)が１／32であった場合は１／48＜１／32≦１／32なので、対応する定数値ｆ_scale(ｘ_m(i)) は2⁵*2⁵ となる。この期間中のある入力データｘ(i) ＝１／32に対するビットシフト回路１５Ｂの出力データｙ(i) は
ｙ(i) ＝(1／32)＊2¹⁰ ＝2⁵＝100000（２進数）
となってオーバーフローになる。この場合には、出力データｙ(i) を正の最大値である
2⁵−１＝011111
に飽和させることにする。

（第３の実施形態）
第３の実施形態は、第２の実施形態における定数値判定回路１３Ｂを構成する比較回路の構成を簡単するものであり、ダイナミックレンジスケール回路の構成は図５に示す第２の実施形態と同様である。

本実施形態の定数値判定回路１３Ｂは、定数値ｆ_scale(ｘ_m(i)) が変化する入力データ（２の補数表現）の最大値ｘ_m(i)の離散値を２の羃乗とその中間値とする。２の羃乗の中間値は３／２^k+2 で表される値とするが、第２の実施形態と同様にこれに対応する定数値ｆ_scale(ｘ_m(i)) は３＊2^k-1＊2^hであり、
3＊2^k-1＊2^h＝(2＋1)＊2^k-1+h＝2^k+s＋2^k-1+h
と示されるように、２の羃乗の加算値に変形される。ここで、ｋ，ｈは整数値であり、2^hは第２のビット幅ｂに応じて２の羃乗値で表される規定値とする。

なお、定数値ｆ_scale(ｘ_m(i)) が２の羃乗または２の羃乗の加算値として表されることにより、遅延データｘ(i−Ｍ）と定数値ｆ_scale(ｘ_m(i)) の乗算処理を、シフトレジスタと加算回路を用いたビットシフト・加算回路１５Ｂで実現可能とするところは、第２の実施形態と同様である。

図７および表３は、ｘ_m(i) とｆ_scale(ｘ_m(i))の関係の一例を示す。なお、ｘ_m(i)の範囲を表す [ｓ，ｔ] はｓ≦ｘ_m(i)≦ｔ、 (ｓ，ｔ] はｓ＜ｘ_m(i)≦ｔとする。また、第２のビット幅ｂに応じた２の羃乗値で表される規定値を2⁵とする。

本実施形態では、定数値ｆ_scale(ｘ_m(i)) が変化する入力データの最大値ｘ_m(i)の離散値を２の羃乗とその中間値３／２^k+2 としているが、この中間値を判定する定数値判定回路１３Ｂの比較回路の違いを図８に示す。図８(1) は、ｘ_m(i)が２の羃乗の中間値である３／４としたときの判定処理を示し、図８(2) は、ｘ_m(i)が２／３としたときの判定処理を示す。

２の補数表現されるｘ_m(i)を十進数で表すと、a₇を符号ビットとして、
ｘ_m(i)＝−a₇＋2^-1a₆＋2^-2a₅＋2^-3a₄＋2^-4a₃＋2^-5a₂＋2^-6a₁＋2^-7a₀
となる。ｘ_m(i)が２の羃乗の中間値３／４（２進数表示で「01100000」) の場合には、a₆が１か否か、a₅が１か否かの最大２回の比較演算によりｘ_m(i)が３／４未満か３／４以上であるかを判定できる。これに対して、ｘ_m(i)が２／３（２進数表示で「01010101」) の場合には、最大７回の比較演算が必要になる。平均すれば後者の演算回数が多くなることは明らかであり、ｘ_m(i)を２の羃乗および２の羃乗の中間値３／２^k+2 で判定することにより、定数値判定回路１３Ｂの比較回路の構成を簡素化できることがわかる。

なお、本実施形態では、入力データに定数値を乗じた結果がオーバーフローすることがある。その場合は、乗算結果を出力データとして表現可能な範囲内に飽和させることにする。

また、第２の実施形態と第３の実施形態における定数値判定回路１３Ｂの特性について、特性曲線と対数ｘ軸が囲む面積によって評価すると次のようになる。面積をｘ_m(i)の区間 ２^-n，１] で求めると、第１の実施形態（図３）のｎ／２に対して、第２の実施形態（図６）は7n／12、第３の実施形態（図７）は5n／８となり、
5n／８＞7n／12＞ｎ／２
であるので、第３の実施形態の構成がこの中では最も特性がよいといえる。

本発明の第１の実施形態の構成例を示す図。 本発明の第１の実施形態の動作例を示す図。 第１の実施形態の定数値判定回路１３Ａの入出力例を示す図。 第１の実施形態の定数値判定回路１３Ａの処理例を示すフローチャート。 本発明の第２の実施形態の構成例を示す図。 第２の実施形態の定数値判定回路１３Ｂの入出力例を示す図。 第３の実施形態の定数値判定回路１３Ｂの入出力例を示す図。 第３の実施形態の定数値判定回路１３Ｂの処理例を示すフローチャート。 本発明のダイナミックレンジスケール回路の定数値判定動作例を示す図。 従来のダイナミックレンジスケール回路の構成例を示す図。 ダイナミックレンジスケール回路の動作例を示す図。 従来の定数値判定回路１３の入出力例を示す図。

符号の説明

１０ ダイナミックレンジスケール回路
１１ 絶対値回路
１２ 最大値モニタ
１３ 定数値判定回路
１３Ａ，１３Ｂ 定数値判定回路（比較回路）
１４ 遅延回路
１５ 乗算回路
１５Ａ ビットシフト回路
１５Ｂ ビットシフト・加算回路
１６ ビット幅変換回路
２０ フィルタ

Claims (4)

1. 時系列ディジタル信号である第１のビット幅をもつ入力データの絶対値を検出し、所定のサンプル期間における入力データの絶対値の最大値を出力する最大値出力手段と、
   前記最大値に対して所定の関係にある定数値を出力する定数値判定手段と、
   前記入力データを前記所定のサンプル期間だけ遅延させて出力する遅延手段と、
   前記遅延手段で遅延させた入力データと前記定数値とを乗算する乗算手段と、
   前記乗算手段の出力の符号ビット側から第２のビット幅で指定されるビット数を抽出し、第２のビット幅をもつ時系列ディジタル信号として出力するビット幅変換手段と
   を備えたダイナミックレンジスケール回路において、
   前記第２のビット幅に応じた２の羃乗値を規定値として設定し、
   前記定数値判定手段は、前記最大値と２の羃乗値の大小を比較し、前記最大値に等しいか前記最大値より大きい２の羃乗値の中の最小値の逆数と前記規定値とを乗算した値を、２の羃乗値で表される前記定数値として出力する構成であり、
   前記乗算手段は、２の羃乗値で表される前記定数値と前記遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により行う構成である
   ことを特徴とするダイナミックレンジスケール回路。
2. 時系列ディジタル信号である第１のビット幅をもつ入力データの絶対値を検出し、所定のサンプル期間における入力データの絶対値の最大値を出力する最大値出力手段と、
   前記最大値に対して所定の関係にある定数値を出力する定数値判定手段と、
   前記入力データを前記所定のサンプル期間だけ遅延させて出力する遅延手段と、
   前記遅延手段で遅延させた入力データと前記定数値とを乗算する乗算手段と、
   前記乗算手段の出力の符号ビット側から第２のビット幅で指定されるビット数を抽出し、第２のビット幅をもつ時系列ディジタル信号として出力するビット幅変換手段と
   を備えたダイナミックレンジスケール回路において、
   前記第２のビット幅に応じた２の羃乗値を規定値として設定し、
   前記定数値判定手段は、前記最大値と２の羃乗値および２の羃乗値を３で除した値の大小を比較し、２の羃乗値であって前記最大値に等しいか前記最大値より大きい値および２の羃乗値を３で除した値であって前記最大値に等しいか前記最大値より大きい値の最小値の逆数と前記規定値とを乗算した値を、２の羃乗値の加算値または２の羃乗値で表される前記定数値として出力する構成であり、
   前記乗算手段は、前記定数値が２の羃乗値で表される場合には前記定数値と前記遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により、また前記定数値が２の羃乗値の加算値で表される場合には前記定数値と前記遅延手段で遅延させた入力データとの乗算処理をビットシフト処理と加算処理とにより行う構成である
   ことを特徴とするダイナミックレンジスケール回路。
3. 時系列ディジタル信号である第１のビット幅をもつ入力データの絶対値を検出し、所定のサンプル期間における入力データの絶対値の最大値を出力する最大値出力手段と、
   前記最大値に対して所定の関係にある定数値を出力する定数値判定手段と、
   前記入力データを前記所定のサンプル期間だけ遅延させて出力する遅延手段と、
   前記遅延手段で遅延させた入力データと前記定数値とを乗算する乗算手段と、
   前記乗算手段の出力の符号ビット側から第２のビット幅で指定されるビット数を抽出し、第２のビット幅をもつ時系列ディジタル信号として出力するビット幅変換手段と
   を備えたダイナミックレンジスケール回路において、
   前記第２のビット幅に応じた２の羃乗値を規定値として設定し、
   前記定数値判定手段は、前記最大値と２の羃乗値および２の羃乗値に３を乗じた値の大小を比較し、２の羃乗値であって前記最大値に等しいか前記最大値より大きい値および２の羃乗値に３を乗じた値であって前記最大値に等しいか前記最大値より大きい値の最小値が、２の羃乗値であればその逆数と前記規定値とを乗じた値を２の羃乗値で表される前記定数値とし、該最小値が２の羃乗値に３を乗じた値であれば２の羃乗値を３で除した値で前記最大値に最も近い値の逆数と前記規定値とを乗算した値を２の羃乗値の加算値で表される前記定数値として出力する構成であり、
   前記乗算手段は、前記定数値が２の羃乗値で表される場合には前記定数値と前記遅延手段で遅延させた入力データとの乗算処理をビットシフト処理により、また前記定数値が２の羃乗値の加算値で表される場合には前記定数値と前記遅延手段で遅延させた入力データとの乗算処理をビットシフト処理と加算処理とにより行う構成である
   ことを特徴とするダイナミックレンジスケール回路。
4. 請求項１〜請求項３のいずれかに記載のダイナミックレンジスケール回路において、
   前記規定値は、前記第２のビット幅から１を減じた値を指数とする２の羃乗値であることを特徴とするダイナミックレンジスケール回路。

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