KR940007927B1 - 디지탈 필터의 곱셈회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 필터의 곱셈회로

제 1 도는 아날로그 입출력을 갖는 디지탈 연산 시스템의 블록 구성도.

제 2 도는 디지탈 필터의 신호 흐름을 나타내는 예시도.

제 3 도는 단위 연산으로 나누어진 제 2 도의 연산 알고리즘도.

제 4 도는 연상 제어기의 연산 데이타의 형태도.

제 5 도는 연산 데이타와 입력 신호의 데이타 형태의 관계도.

제 6 도는 연산 데이타 형태와 필터 계수 데이타 형태의 관계도.

제 7 도는 연산 데이타 형태와 출력 신호의 데이타 형태의 관계도.

제 8 도는 종래의 곱셈기의 블록 구성도.

제 9 도는 종래의 곱셈기의 입 ㆍ출력 비트의 표시도.

제10도는 본 발명 디지탈 필터의 곱셈회로에 따른 블록 구성도.

제11도는 쉬프트량 판별기의 기능도.

제12도는 제 1 배럴 쉬프터의 구성도.

제13도는 제 2 배럴 쉬프터의구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : A/D 변환기 2 : 가감산부

3 : 곱셈부 4 : 연산 제어기

5 : D/A 변환기 6, 8, 9, 11 : 승산기

7, 10 : 지연소자 12 : 가산기

13 : 감산기 15 : 쉬프트량 판별기

16 : 제 1 배럴 쉬프터 17 : 제 2 배럴 쉬프터

본 발명은 디지탈 필터링 동작에 필요한 곱셈장치에 관한 것으로, 특히 고정 소숫점 연산 기능을 갖는 곱셈기에 간단한 회로를 부가하여 오차가 적은 디지탈 필터링 동작이 수행되도록 한 디지탈 필터의 곱셈회로에 관한 것이다.

제 1 도는 아날로그 입력과 출력을 갖는 디지탈 연산 시스템으로서, 아날로그신호를 디지탈적으로 처리하고자 할 때 필요한 시스템이다.

제 1 도에서 A/D 변환기(1)는 입력되는 아날로그 신호를 디지탈 신호로 변환하는 장치이며, 가감산부(2)는 곱셈부(3)와 함께 연산 제어기(4)의 통제를 받아서 소정의 계산을 하며, D/A 변환기(5)는 처리된 디지탈 정보를 아날로그 신호로 바꾸어주는 장치이다. 여기서 상기 연산 제어기(4)는 외부에서 예를 들면, 마이컴이나 데이타 입력장치로부터 입력된 디지탈 신호를 처리하는데 필요한 연산 정보를 받아서 이에 따라 가감산부(2)와 곱셈부(3)를 제어하는 구성이다.

제 1 도에서 가간산부(2)와 곱셈부(3), 그리고 연산 제어기(4)는 시스템의 동작 주파수가 매우 빠르지 않으면 범용의 디지탈 신호 처리 집적회로 하나로 처리를 할 수 있으나, 동작 주파수가 높으면 처리속도에 한계가 있어서 제 1 도와 같이 전용의 가감산 기능과 곱셈기능을 하는 하드웨어를 설계하여 이용하는 것이 일반적이다.

제 2 도는 제 1 도와 같은 구성으로 구현할 수 있는 디지탈 필터 신호 흐름도의 한가지를 예로 든 것으로, 4개의 승산기(6,8,9,11)는 승산기 심벌에 표시된 계수값(S₂,S₂,C₁,C₂)을 각각에 입력된 신호에 곱하여 출력하며 가산기와 감산기(12,13)는 입력된 신호를 서로 더하거나 빼서 출력하고, 지연소자(7,10)는 입력된 신호를 디지탈 필터의 샘플링 주기만큼 지연시켜 출력하는 것으로 제 2 도와 같은 디지탈 필터는 전달 함수를 H(Z)라고 할 때 다음과 같은 식으로 표현된다.

여기에서 S₁,S₂,C₁,C₂는 필터의 계수로서 외부에서 공급하는 것이다.

상기와 같은 식을 제 1 도와 같은 구성으로 표현하려면 제 1 도의 연산 제어기(4)가 연산의 한 스텝에 한가지의 단위연산 즉, 가감산 또는 곱셈을 하도록 제어한다고 할 때 제 3 도와 같은 일련의 연산 알고리즘을 이용하면 구현이 가능하다.

이때 제 3 도에서 TEMP1, TEMP2는 계산과정에서 일시적으로 이용되는 메모리이며 REG1,REG2는 제 2 도에서 지연소자(7,10)에 각각 대응되는 메모리이다.

여기에서, 디지탈 필터 연산을 하는 하드웨어로 할 경우에 연산 데이타의 비트수를 제한해야 하므로 제 4 도와 같이 2의 보수 형태의 연산 데이타 형태를 정하고, 데이타의 비트수는 M비트, 그리고 소숫점의 위치는 최하위 비트부터 N번째 비트 다음에 위치한다고 하면 제 4 도에 나타낸 표현가능 범위로 나타낼 수 있는 수가 제한되며 이때 M=16, N=8의 경우를 나타낸 것이다.

제 5 도는 연산 데이타 형태와 디지탈 필터에 입력되는 신호의 데이타 형태가 어떤 관계인가를 보여주는 한 예이다.

예를 들어, 디지탈 필터에 입력되는 비트수가 L이라고 하면, 필터 연산 처리후 데이타가 오버플로우가 되지 않는 최대 증폭률은 다음과 같다.

이득=20ㆍLOG(2^m-n-1)dB

따라서 제 5 도에서와 같이 L=5, M=16, N=8인 경우 위의 식에 따르면 약 18dB의 증폭률을 가질 수 있으므로 위의 식을 바탕으로 역으로 필요한 데이타 비트수 L,M,N을 구할 수 있다.

제 6 도는 연산 데이타 형태와 필터계수 데이타 형태의 관계를 보이는 예로서, 필터 계수가 Q비트를 갖는다고 하고 필터 계수의 절대값이 1보다 작도록 정규화했다면 Q=8이라고 했을 때 제 6 도와 같이 표현된다.

제 7 도는 연산 데이타 형태와 최종적으로 출력되는 OUT 신호의 데이타 형태의 관계를 보이는 것이며, 제 8 도는 제 1 도에서 곱셈부(3)에 해당하는 종래의 곱셈기의 입ㆍ출력을 나타낸 것으로, 곱셈기(14)의 두개입력에 각각 P비트, Q비트의 입력이 들어오고 결과로서 M비트를 출력하는 것이다.

제 9 도는 종래의 곱셈기(14)의 입ㆍ출력 비트 표현을 보인 것으로, 곱셈기 A입력에는 필터의 계산도중에 생성되는 M비트의 신호중에 상위 P비트가 입력되고 곱셈기 B의 입력에는 필터 계수가 입력된다고 가정한것이다.

이때 이상적인 경우라면 곱셈기 A의 입력에는 M비트가 입력되어야 하지만 대개의 경우 곱셈기의 입력비트가 늘어나면 가격이 올라가고 부피도 커지므로 계산과정에서 인정할 수 있는 오차의 범위내에서 하위비트들을 버리고 상위 비트들을 이용하게 된다.

한편, P비트 입력과 Q비트 입력을 곱하면 출력이 P+Q비트만큼 생기는데, 앞에서의 가정처럼 필터 계수의 절대값이 1보다 작으면 2의 보수형태의 출력비트에서 최상위비트를 버리더라도 문제가 생기지 않으며, 곱셈의 결과를 M비트로 조정하는 단계에서 최하위 비트도 버려지게 되어 제 9 도의 수정된 곱셈의 결과처럼 표현된다.

상기와 같은 종래의 디지탈 필터에 대하여 그 동작 및 문제점을 상세히 설명하면 다음과 같다.

먼저, 디지탈 필터를 구현하고자 할 때에는 자연계의 대부분의 물리량이 아날로그 형태이므로 제 1 도와 같이 A/D 변환기와 D/A 변환기를 사용하고 그 사이에 연산을 담당하는 회로로서 여러가지 장치를 이용할수 있지만 고집적의 주문형 반도체등을 이용하여 연산회로를 꾸민다면 그 회로의 구성은 제 1 도에서처럼 가감산기(2)와 곱셈기(3), 그리고 연산제어기(4)가 필수적이 된다.

연산 제어기(4)는 A/D 변환기(10)의 출력을 받아서 가감산 동작 또는 곱셈동작이 필요한 경우에 계산에 필요한 인수를 각 블록에 출력하고 그 계산 결과를 받는 동작을 반복하여 디지탈 필터동작을 구현하게 된다.

이 경우 연산 과정에 이용되는 데이타 비트의 표현방법은 크게 나누어 부동 소숫점 방식과 고정 소숫점 방식의 두가지가 있는데, 부동 소숫점 방식은 하드웨어가 복잡해지고 코스트가 올라가므로 일반적인 고정 소숫점 연산을 하는 경우가 많다.

이러한 고정 소숫점 연산을 분류해보면 크게 가산, 감산, 곱셈등으로 나눌 수 있는데, 예를 들은 것이 제 2 도와 같은 디지탈 필터의 신호 흐름도를 제 3 도에서 처럼 단위 연산으로 나누어서 이때의 단위 연산을 고정 소숫점 방식으로 하는 예를 들은 것이 제 4 도, 제 5 도, 제 6 도, 제 7 도 및 제 9 도의 설명이다.

제 4 도는 계산과정에서 이용되는 연산 데이타의 형태를 보인 것으로, 대부분의 연산 시스템이 2의 보수 형태를 취하므로 최상위가 부호비트이며, M=16인 경우에는 표현의 범위가 +32767~32768인데, 이때 소숫점의 위치를 N=8로 하면 결국 +32767/256~-32768/256이 표현범위가 된다.

제 5 도는 연산 제어기(4)에 입력되는 신호 IN이 계산과정에서 이용되는 연산데이타와 어떤 관계로 되는가를 보인 것으로, 편의상 입력신호 IN은 5비트의 정수 형태를 생각하여 소숫점의 위치의 앞 쪽에 관계되는 것을 예로 들은 것이다.

따라서 디지탈 연산 과정을 거듭하면서 5비트로 입력된 신호는 제 5 도에 따르면 최대 8비트까지 커질 수 있어서, 결국 계산과정에서 생길 수 있는 최대 증폭률은 20ㆍLOG(2⁸/2⁵)=20ㆍLOG(2³)≒18dB이 된다.

제 6 도는 필터계수가 정규화되어 필터 계수의 절대값이 1보다 작은 경우에 연산 데이타의 형태와 어떤 관계가 있는가를 보인 것으로, 필터 계수의 비트수가 K=8이면 표현의 범위는 원래 +127~-128까지인데 절대값이 1보다 작다는 필터 계수의 정규화에 따라 표현의 범위는 +127/128~-128/128로 제한된다.

즉, 필터 계수의 범위를 2진수로 나타내면 01111111(=127/128)~10000001(=-127/128)이 된다.

제 7 도는 연산 과정을 거쳐 최종적으로 출력되는 신호 OUT의 데이타 형태를 보인 것이다.

지금까지의 데이타 형태에 관한 설명은 고정 소숫점 연산을 할 경우에 데이타 표현을 어떻게 할 수 있는가에 대한 것이다.

제 8 도는 종래의 곱셈기(14)의 입출력관계를 보인 것으로 일반적으로는 P비트 데이타와 Q비트 데이타를 곱하면 P+Q비트가 계산결과가 되지만 연산 시스템에서 사용하는 데이타 비트수를 초과하면 최하위 비트를 없애 버리고 사용한다.

그러나, 상기와 같은 디지탈 필터는 많은 문제점을 가지고 있는데 이를 설명하면 다음과 같다.

종래의 기술은 고정 소숫점 방식을 하드웨어가 간단하고 구성이 편리하다는 등의 잇점때문에 많이 이용해 왔지만 계산성의 오차가 생기는 것을 감수해야 하고 또한 곱셈부(3)의 연산 비트수를 늘리면 곱셈부(3)의 구성이 복잡해지고 부피가 커지는 단점이 있어, 데이타 연산 비트수가 m비트라면 m비트보다 작은 비트를 최상위 비트부터 취하여 작은 연산 비트를 갖는 곱셈기를 이용하여 계산하기 때문에 오차가 더욱 발생하게 된다.

이와 같은 내용을 다음의 예를 통해 설명하면 다음과 같다.

즉, m=16인 16비트 연산 데이타가 00010000.01110000B이고 필터의 계수는 8비트로서 0.1111111B일 때 10비트 *8비트 연산을 하게 되면

여기에서(D는 십진수를 의미하며, B는 2진수를 의미한다.)

그리고 상기의 식에서 실제의 오차없는 계산에 의한 결과는 16.30908로서 오차는 0.18799이다.

이와 같이 종래의 소정 소숫점 방식은 많은 오차가 발생하게 된다.

이에따라 본 발명은 상기와 같은 기존의 디지탈 필터에 따르는 결함을 감안하여 촤향 배럴 쉬프트와 쉬프트량 판별기를 이용하여 입력되는 신호를 증폭하여 곱셈을 하고 곱셈의 결과를 원래의 스케일로 감쇄시키는 산숙적 우향 배럴 쉬프터를 사용함으로써 고정 소숫점 방식의 곱셈기를 사용하면서도 연산의 오차를 줄이도록 창안된 것으로, 이를 상세히 설명하면 다음과 같다.

제10도는 본 발명에 따른 곱셈 블록도를 나타낸 것으로, 쉬프트량 판별기(15)는 입력된 신호로부터 입력 신호를 몇 비트나 쉬프트시킬 것인가를 판별하는 장치이며, 판별된 출력은 제 1 배럴 쉬프트(16)에 쉬프트 제어신호로서 공급되고 상기 배럴 쉬프터(16)는 입력신호를 쉬프트량 판별기(15)의 출력에 따라 좌로 쉬프트시켜 곱셈기(14)에 입력시킨다.

곱셈기(14)는 제 1 배럴 쉬프터(16)의 출력 p비트와 q비트의 다른 입력을 곱하여 출력하며, 제 2 배럴 쉬프터(17)는 쉬프트량 판별기(15)의 출력에 따라 입력된 곱셈 결과를 우로 쉬프트하여 출력하는 구성이다.

본 발명의 기본 원리는 곱셈기(14)에 입력되는 신호가 작을 경우 쉬프트량 판별기(15)가 얼마나 입력신호를 증폭시켜 곱셈기(14)에 입력시킬 것 인가를 결정하고 이에 따라 제 1 배럴 쉬프터(16)로 입력신호를 증폭시키며, 곱셈기(14)와 연산 결과를 출력하면 제 1 배럴 쉬프터(16)로 증폭된 양만큼 제 2 배럴 쉬프터(17)가 감쇄시키는 역활을 함으로써 연산 과정의 오차를 줄이는 것이다.

제11도는 쉬프트량 판별기(15)의 기능을 나타내는 표로서, 입력되는 신호의 절대값의 크기가 작으면 쉬프트를 많이, 그리고 크기가 크면 쉬프트를 적게 하도록 쉬프트량을 출력하는 것을 보이고 있다.

제12도는 제 1 배럴 쉬프터(16)의 구성을 보인 것으로, 종래 기술의 설명에서와 같이 m=16, P=10, N=8, L=5인 경우를 보면 13비트 입력중에서 연속되는 10비트를 선택하는 기능을 갖는다.

제13도는 제 2 배럴 쉬프터(17)의 구성을 보인것으로, M=16의 경우 16비트를 입력하여 16비트를 출력하지만 오른쪽으로 쉬프트하면서 부호 비트자리의 데이타는 변하지 않는 산술적 우향 배럴 쉬프터를 나타낸다.

한편, 제10도에서 쉬프트량 판별기(15)는 입력된 신호를 검사하여 입력된 신호 비트를 몇 비트나 좌로 쉬프트시키는 것이 가능한 가를 판별하는 것으로, 제11도에서 처럼 입력신호가 양수인 경우에는 쉬프트량은 최상위부터 계산하여 m-n-1+1개의 비트중에서 최상위 비트에 연속하는 0개의 갯수를 추출하여 이것에서 1을 뺀 것을 출력하고 입력신호가 음수인 경우에는 쉬프트량은 최상위 비트에서부터 계산하여 m-n-1+1개의 비트중에서 최상위 비트에 연속하는 1개의 갯수를 추출하여 이것에서 1을 뺀 것을 출력하는 것으로, 결국 2의 보수 형태의 데이타 비트에서 부호 비트가 바뀌지 않는 최대의 좌향 쉬프트량을 출력하는 것이다.

제 1 배럴 쉬프터(16)는 쉬프트량 판별기(15)의 출력을 제어신호로 하여 입력되는 신호를 좌향 쉬프트시켜서 곱셈기(14)에 출력한다.

그리고 상기 곱셈기(14)는 상기 제 1 배럴 쉬프터(16)의 출력과 계수 입력 q비트를 곱하여 출력하며, 제 2 배럴 쉬프터(17)는 제 1 배럴 쉬프터(16)가 좌포 쉬프트시킨 양만큼 우로 쉬프트시켜서 출력하는 동작이다.

제 1 배럴 쉬프터(16)는 입력되는 비트 수가 출력되는 비트 수보다 많아서 입력비트중에서 출력되는 비트수만큼 연속되는 비트를 선택하여 출력하는 기능을 하고, 제 2 배럴 쉬프터(17)는 입력되는 비트를 오른쪽으로 쉬프트시키지만 부호 비트는 변하지 않는 특징이 있다.

여기에서 위와 같은 동작에 따라 종래 기술의 설명에서 인용한 연산 데이타와 필터계수를 이용하여 계산을 하면 다음과 같다.

조건 : 연산 데이타=0001000001110000B

필터 계수=01111111B

쉬프트량 판별기(15)의 출력=K₁K₀=10_B(=2_D)

제 1 배럴 쉬프터(16)의 출력 : 0100000111B

곱셈기(14)의 출력 : 0100000100111100B

제 2 배럴 쉬프터(17)의 출력 : 0001000001001111B

여기에서 제 2 배럴 쉬프터(17)의 출력은 십진수를 환산해보면 16.30859로서, 원래의 값과의 오차는 0.00049이며 종래의 기술에 의한 오차 0.18799보다 대폭 향상된 것을 알 수 있다.

이상에서와 같이 본 발명은 좌향 배럴 쉬프트와 쉬프트량 판별기를 이용하여 입력되는 신호를 증폭하여 곱셈을 하고 곱셈결과를 다시 원래의 스케일로 감쇄시키는 산술적 우향 배럴 쉬프터를 사용함으로써 고정 소숫점 방식의 곱셈기를 이용하면서도 연산 오차가 작은 이점이 있고 디지탈 필터링등의 연산회로에 특히 유용하여 성능의 개선 효과를 얻을 수 있다.

Claims (4)

1. 2의 보수형태인 입력신호를 검사하여 쉬프트량 제어신호를 출력하는 쉬프트량 판별기(15)와, 상기 입력신호를 상기 쉬프트량 판별기(15)의 출력에 따라서 좌로 쉬프트되는 양을 조절하는 제 1 배럴 쉬프터(16)와, 상기 제 1 배럴 쉬프터(16)의 출력과 외부로부터 입력되는 다른 입력신호를 곱셈하는 곱셈기(14)와, 상기 곱셈기(14)의 출력을 상기 쉬프트량 판별기(15)의 출력에 따라서 우로 쉬프트되는 양을 조절하는 제 2 배럴 쉬프터(17)로 구성한 것을 특징으로 하는 디지탈 필터의 곱셈회로.
2. 제 1 항에 있어서, 상기 쉬프트량 판별기(15)는 상기 입력신호를 검사하여 부호 비트가 바뀌지 않는 최대의 좌형 쉬프트량을 출력하는 것을 특징으로 하는 디지탈 필터의 곱셈회로.
3. 제 1 항에 있어서, 상기 제 1 배럴 쉬프터(16)는 상기 쉬프트량 판별기(15)의 출력에 따라 상기 입력신호를 좌로 쉬프트시켜 상기 곱셈기(14)의 입력 비트 수에 알맞는 비트를 출력하는 것을 특징으로 하는 디지탈 필터의 곱셈회로.
4. 제 1 항에 있어서, 상기 제 2 배럴 쉬프터(17)는 상기 쉬프트량 판별기(15)의 출력에 따라 상기 곱셈기(14)의 출력신호의 비트를 우로 쉬프트시켜 출력하면서 부호 비트인 최상위 비트는 변하지 않게하는 것을 특징으로 하는 디지탈 필터의 곱셈회로.