JP2947990B2

JP2947990B2 - 利得制御装置及びその方法

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Publication number: JP2947990B2
Application number: JP23151091A
Authority: JP
Inventors: 達也矢口; 孝一田中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-11
Filing date: 1991-09-11
Publication date: 1999-09-13
Anticipated expiration: 2014-09-13
Also published as: US5623521A; JPH05110363A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、変復調装置（モデム）
等における利得制御（ＡＧＣ）装置及びその方法に関す
るものである。

【０００２】

【従来の技術】従来の変復調装置、例えば、ＣＣＩＴＴ
勧告Ｖ．２９，Ｖ２７ｔｅｒ等で規定されている変復調
装置における信号処理部は、通常、デイジタル・シグナ
ル・プロセッサ（ＤＳＰ）のソフトウェアで構成されて
いる。一般に、通信回線から受信側モデムに入力される
信号レベルは、通信する毎に異なる。そこでＤＳＰの限
られたダイナミックレンジを有効に使って信号処理の精
度を高めるためには、信号レベルが常に一定になるよう
に増幅する必要がある。そうしないと信号処理の精度が
低いためにデータ誤り率が増大することになるからであ
る。

【０００３】そのため、モデムには受信信号レベルに追
従して増幅利得を調節する自動利得制御装置（ＡＧＣ）
が内蔵されている。上記Ｖ．２９，Ｖ．２７ｔｅｒモデ
ムにおいては、データ伝送に先立って受信側モデムの各
信号処理部を初期設定するためにトレーニング信号シー
ケンスが伝送される。特に、このトレーニング信号シー
ケンスの中のＰＮセグメントは、適応等化器を初期設定
するための信号である。よって、ＰＮセグメントが正し
く復調されていないと適応等化器を初期設定することが
できないため、ＰＮセグメントより前に等化器以外の信
号処理部の初期設定を終了し、正しい復調信号を得る必
要がある。そこで、ＡＧＣの利得はＰＮセグメントの前
に収束していなければならない。つまり、できるだけ初
期応答の速いＡＧＣが求められる。

【０００４】ところで、最近はＤＳＰの性能が向上し、
扱う信号のビット長や演算速度が増大してきた。そのた
め、信号処理の精度や演算時間の制約から、従来ＤＳＰ
外部で行なっていた信号処理をＤＳＰ内部で実行できる
ようになっている。また、ＡＧＣの場合も、従来はアナ
ログ方式のＡＧＣ回路をＤＳＰの外部に設けていたもの
を、現在ではデイジタル方式のＡＧＣをＤＳＰのソフト
ウェアで構成するのが一般的である。

【０００５】図１３は、従来のフィードバック型デイジ
タルＡＧＣの構成を示すブロツク図である。尚、ここで
δは定正数、Ｐ₀ は設定パワーであり、ｒ₀ （ｎ），ｒ
₀ ´（ｎ），Ｐ₀ （ｎ），ｅ₀ （ｎ），ｇ₀ （ｎ）は、
サンプル時刻ｎにおける後述する各部の信号値であり、
それぞれ入力信号、出力信号、出力の平均パワー信号、
誤差信号、そして利得信号を表わす。

【０００６】図１３において、乗算器２１にて、１サン
プル前に決定されて遅延器２２に収納されている利得信
号ｇ₀ （ｎ−１）を入力信号ｒ₀ （ｎ）に乗じて出力信
号ｒ ₀ ´（ｎ）を得る。即ち、ｒ₀ ´（ｎ）＝ｇ₀ （ｎ−１）・ｒ₀ （ｎ） …（１）である。そして、この出力信号ｒ₀ （ｎ）を自乗器２７
で２乗し、さらにロー・パス・フィルタ（ＬＰＦ）２６
で平均化して平均パワー信号Ｐ₀ （ｎ）を得る。即ち、Ｐ₀ （ｎ）＝Ｅ（ｒ₀ ´（ｎ）² ） …（２）但し、Ｅは平均を表わすである。次に、パワー誤差計算
器２５にて上記平均パワー信号Ｐ₀ （ｎ）と設定パワー
Ｐ₀ との誤差信号ｅ₀ （ｎ）ｅ₀ （ｎ）＝Ｐ₀ −Ｐ₀ （ｎ） …（３）を算出する。この誤差信号ｅ₀ （ｎ）は、上記（３）式
から明らかなように、出力信号ｒ₀ ´（ｎ）の平均パワ
ーが設定パワーより大きいときには負になり、小さいと
きは正になる。そして、定数乗算器２４で誤差信号ｅ₀
（ｎ）を定数倍してから加算器２３と遅延器２２を用い
て累積加算する。

【０００７】遅延器２２に収納された利得信号は、ｇ₀ （ｎ）＝ｇ₀ （ｎ−１）＋δ・ｅ₀ （ｎ）＝ｇ₀ （ｎ−１）＋δ［Ｐ₀ −Ｐ₀ （ｎ）］ …（４）であり、サンプル時刻ｎ＋１における利得として用いら
れる。また、（４）式から分かるように、従来のＡＧＣ
回路では、出力信号の平均パワーＰ₀ （ｎ）が設定パワ
ーＰ₀ より大きいときには利得を減少させ、それが小さ
いときには利得を増加させるように動作する。即ち、こ
のＡＧＣ方式では、出力信号の平均パワーＰ₀ （ｎ）と
設定パワーＰ₀ との誤差ｅ₀ （ｎ）を０に近づけるよう
に利得を逐時修正するアルゴリズムに従う。そして、正
定数δの値を適当に選んでおけば、この動作を繰り返す
ことで最終的に出力信号の平均パワーＰ ₀ （ｎ）は設定
パワーＰ₀ に収束する。

【０００８】このとき、（３）式からｅ₀ （ｎ）＝０と
なり、さらに（４）式からｇ₀ （ｎ）＝ｇ₀ （ｎ−１）
となることが分かるので、利得も一定値に収束してい
る。このＡＧＣの利得の追従性は、定正数δと関係があ
る。つまり、上記（４）式から、一回の演算での利得の
変化分は、｜ｇ₀ （ｎ）−ｇ₀ （ｎ−１）｜＝δ｜ｅ₀ （ｎ）｜ …（５）なので、δを大きい値にするとそれが増加し、利得の追
従性が速まる。

【０００９】上述のようにＡＧＣにはできるだけ初期応
答が速く、しかもＰＮセグメント以後は、復調信号が誤
らないよう利得が不必要に振動しない特性が求められ
る。そのため、一般に定正数δを変化させてＰＮセグメ
ントより前は追従性を速くし、それ以後は追従性を遅く
している。

【００１０】

【発明が解決しようとしている課題】しかしながら、上
記従来のフィードバック型デイジタルＡＧＣでは、追従
性を速めるために定数δを大きくすると利得が変化しや
すくなるので大きな振動が現れ、最悪の場合は発散して
しまう。即ち、従来のフィードバック型デイジタルＡＧ
Ｃは、利得を逐時修正しているので初期応答性を速める
にも限界がある。そのため、信号のレベルが非常に大き
い場合には利得の収束がＰＮセグメントまでに間に合わ
ず、適応等化器を正しく初期設定できないことが起こり
得るという問題がある。

【００１１】

【課題を解決するための手段】本発明は上述の課題を解
決することを目的として成されたもので、上述の課題を
解決する一手段として、以下の構成を備える。即ち、請
求項１に記載の発明は、入力信号の平均パワーを正規化
して正規化パワー信号を得る第１の演算手段と、前記正
規化パワー信号から利得修正信号を得る第２の演算手段
と、入力信号に、前記第１の演算手段による正規化演算
に対応する演算を実行して、増幅信号を得る第３の演算
手段と、前記増幅信号と前記利得修正信号に応じて出力
信号を得る第４の演算手段とを備えることを特徴とす
る。

【００１２】また、請求項２に記載の発明は、入力信号
の平均振幅をもとに入力信号に応じた増幅信号を生成す
る第１の利得制御手段と、前記増幅信号の平均パワーを
もとに該増幅信号に応じた出力信号を生成する第２の利
得制御手段とを備え、前記第１の利得制御手段は、平均
振幅を正規化して正規化振幅を得る正規化手段と、入力
信号に、前記正規化手段による正規化演算に対応する処
理を実行して、中間信号を生成する手段と、前記中間信
号を、前記正規化振幅で等価的に除算して、前記増幅信
号を生成する手段とを備えることを特徴とする。

【００１３】さらに、請求項３に記載の発明は、入力信
号の平均振幅をもとに入力信号に応じた増幅信号を生成
する第１の利得制御手段と、前記増幅信号の平均パワー
をもとに該増幅信号に応じた出力信号を生成する第２の
利得制御手段とを備え、前記第２の利得制御手段は、増
幅信号の平均パワーを計算する手段と、増幅信号を前記
平均パワーの１／２乗で等価的に除算し、所定の実効値
を有する出力信号を生成する手段とを備えることを特徴
とする。

【００１４】

【作用】以上の構成において、入力信号の平均パワーを
正規化した正規化パワー信号から得られる利得修正信号
と、入力信号に、正規化演算に対応する演算を実行して
得られる増幅信号とに応じて出力信号を得るように機能
する。

【００１５】

【実施例】図１に、デイジタル利得制御装置（以下、装
置という）における信号処理を示す。同図に示すよう
に、本装置は自乗器１１、ロー・パス・フィルタ（ＬＰ
Ｆ）１２、任意の正数ｘに対して、ｘ^-1/2を計算する演
算装置１３、定数乗算器１４、そして乗算器１５にて構
成される。また、図中のＶ₀ は設定実効値、ｒ（ｎ），
ｒ´（ｎ），Ｐ_i （ｎ），ｇ（ｎ）はサンプル時刻ｎに
おける各部の信号の値であり、それぞれ入力信号、出力
信号、入力の平均パワー信号、及び利得信号を表わす。
尚、本装置は、その信号処理のためすべて浮動小数点型
ＤＳＰのソフトウェアで構成する。

【００１６】入力信号ｒ（ｎ）を自乗器１１で自乗し、
さらにＬＰＦ１２で平均化することで平均パワー信号Ｐ
_i （ｎ）、即ち、Ｐ_i （ｎ）＝Ｅ（ｒ（ｎ）² ） …（６）を得る。次に、平均パワー信号Ｐ_i （ｎ）を演算装置１
３に入力し、ここでＰ_i（ｎ）^-1/2を計算する。この演
算装置１３から出力されたＰ_i （ｎ）^-1/2に、定数乗算
器１４で設定実効値Ｖ₀ を乗じて利得信号ｇ（ｎ）を求
める。即ち、

【００１７】

【数７】となる。尚、上記（７）式の分母、Ｅ（ｒ（ｎ）² ）の
２乗根は、入力信号ｒ（ｎ）の実効値を表している。こ
のようにして求めた利得信号ｇ（ｎ）を乗算器１５で入
力信号ｒ（ｎ）に乗じて出力信号ｒ´（ｎ）を得る。即
ち、

【００１８】

【数８】である。ここで、上記（８）式を使い、出力信号ｒ´
（ｎ）の実効値を計算すると、

【００１９】

【数９】となるので、出力信号の実効値は、設定実効時Ｖ₀ に一
致することが分かる。以下、図２に示すフローチャート
に従い、本装置を構成する演算装置１３における内部処
理を具体的に説明する。同図において、ａ，ｂ，ｃ，
ｄ，ｄｅ，ｄｆは、それぞれＤＳＰのａ，ｂ，ｃ，ｄ，
ｄｅ，ｄｆレジスタに置かれている数値を表わす。ま
た、ｄレジスタは、図３に示すように、符号ビットＳ、
Ｍビットの指数部ｄｅ，Ｎビットの仮数部ｄｆから成
る。そして、ｄｅレジスタは０〜２^M−１の整数を表わ
し、ｄｆレジスタは０〜１−２^-Nの小数を表わしてい
る。尚、これらは、それぞれ独立のレジスタとして扱う
こともできる。

【００２０】また、本装置で用いるＤＳＰにおいては、ｄ＝（−１）^S ×（１＋ｄｆ）×２^de-K …（１０）という関係が成立している。但し、Ｋは０〜２^M −１の
定整数であり、ａ，ｂレジスタについても、図３に示し
たレジスタ構造や（１０）式にて示される関係が成立す
る。

【００２１】まず、演算装置１３への入力信号をｄレジ
スタに置く。このとき、入力信号の値を、ｄ₀ ＝（−１）⁰ ×（１＋ｄｆ₀ ）×２^de0-K …（１１）とする。この値の仮数部（１＋ｄｆ₀ ）と指数部２
^de0-k をそれぞれ−１／２乗してから乗算するのが演算
装置１３の基本原理である。尚、以下に述べる処理手順
において、ステツプＳ２〜Ｓ９が仮数部に関する演算で
あり、それ以外は指数部に関する演算である。

【００２２】図２−１において、ステツプＳ１では、ス
テツプＳ１０以降の指数部の演算に備え、ｄｅ＝ｄｅ₀
をメモリのＭ０番地へ退避する。そして、ステツプＳ２
で定整数Ｋをｄｅに置く。このときのｄをｄ₂ とする
と、ｄ₂ ＝（１＋ｄｆ₀ ）×２^K-K ＝（１＋ｄｆ₀ ） …（１２）となり、仮数部のみが現れる。

【００２３】ここで０≦ｄｆ₀ ≦１−２^-N …（１３）なので、１≦ｄ₂ ≦２−２^-N …（１４）である。そこで、仮数部に関しては、ｄ₂ を１〜２の範
囲で−１／２乗した値ｄ ₂ ^-1/2 を求めればよい。そのた
めに、まず、ｄ₂ ^-1/2 の近似値を近似多項式で計算し、
それを初期値として反復法で真値へ収束させる。

【００２４】ステツプＳ３では、後の処理での利用のた
めに、ｄ＝ｄ₂ をａレジスタへ退避する。そして、ステ
ツプＳ４では、近似多項式ｆ（ｘ）≒ｘ^-1/2 （１≦ｘ≦２） …（１５）を用いてｄ₂ ^-1/2 の近似値ｆ（ｄ₂ ）を計算し、ｄレジ
スタに置く。ここでは、ａを壊さないようにしておく。

【００２５】ステツプＳ４終了時のｄをｄ₄ とすると、ｄ₄ ＝ｆ（ｄ₂ ）≒ｄ₂ ^-1/2 …（１６）となる。ここで使う近似多項式は、次数がなるべく低く
て近似精度の良いものが演算量の点で望ましい。そのた
めに、ｆ（ｘ）がｘ^-1/2のチェビシェフ近似となるよう
に多項式ｆ（ｘ）の係数を決めておけばよい。これを具
体的に述べると、固定したｐに対して、

【００２６】

【数１７】を最小にするように、ｐ次多項式ｆ（ｘ）の係数を決め
るということである。ステツプＳ５〜Ｓ８では、ｄ₄ ≒
ｄ₂ ^-1/2 を初期値として反復法でｄ₂ ^-1/2 の真値を計算
する。つまり、ステツプＳ５では、反復回数Ｒをリピー
トカウンタＣに置き、ステツプＳ６では、二変数関数ｇ
（ｘ，ｙ）を用いてｄを更新する。ここでもａを壊さな
いようにしておく。

【００２７】なお、漸化式ｘ₀ ≒α^-1/2 ｘ_n+1 ＝ｇ（ｘ_n ，α）（α＞０、ｎ＝０，１，２…） …（１８）で定義される数列｛Ｘ_n ｝が、

【００２８】

【数１９】となるように、関数ｇ（ｘ，ｙ）を決めておく。ステツ
プＳ７，Ｓ８では、リピート・カウンタＣが１でないと
きにＣをデクリメントして、ステツプＳ６へ戻る。この
処理ループに入るとき、ａ＝ｄ₂ であり、ｄ＝ｄ₄ ≒ｄ
₂ ^-1/2 であるから、ステツプＳ６（ｇ（ｄ，ａ）→ｄ）
でｄの更新を繰り返すと、ｄはａ^-1/2＝ｄ₂ ^-1/2 に近づ
いて行く。

【００２９】ステツプＳ６の処理をＲ回反復したとき、
Ｃ＝１となるので、上記処理ループから抜ける。このと
きのｄをｄ₈ とする。反復終了時の誤差｜ｄ₈ −ｄ₂
^-1/2 ｜がＤＳＰの数値精度より小さくなるように反復
回数Ｒを選んでおけば、ｄ₈ がｄ₂ ^-1/2 の真値とみなせ
る。故に、（１２）式より、ｄ₈ ＝ｄ₂ ^-1/2 ＝（１＋ｄｆ₀ ）^-1/2 …（２０）となり、ｄ₀ の仮数部の−１／２乗が求められる。

【００３０】図２−２のステツプＳ９では、後の処理で
の利用のためにｄ＝ｄ₈ をａレジスタへ退避する。そし
て、ステツプＳ１０では、ステツプＳ１でＭ０番地に退
避させていたｄｅ＝ｄｅ₀ をレジスタへ戻してから、Ｎ
ＯＴ（反転）演算を行ない、それを再びＭ０番地に退避
する。このとき、Ｍ０番地の内容（Ｍ０）は、

【００３１】

【数２１】である。ステツプＳ１１では、ｄｅ＝（ｄｅ₀ の論理反
転）を使って、

【００３２】

【数２１−１】を計算し、それをｂレジスタに置く。ここで［ｘ］は、
ｘを越えない最大の整数を表わす。ステツプＳ１１で
は、ａを壊さないようにしておく。また、ステツプＳ１
１処理終了時でのｂは、

【００３３】

【数２２】である。ステツプＳ１２では、ステツプＳ９で退避した
ａ＝ｄ₈ にステツプＳ１１で計算したｂを乗じて、その
結果をａレジスタに置く。このとき、上記（２０），
（２２）式より

【００３４】

【数２３】となる。そして、ステツプＳ１３では、ステツプＳ１０
でＭ０番地に退避していたｄｅ＝（ｄｅ₀ の論理反転）
をレジスタへ戻してから１／２倍し、その整数部［（ｄ
ｅ₀ の論理反転）／２］を求める。また、ｄｆをクリア
する。このときのｄをｄ₁₃とすると、

【００３５】

【数２４】である。ステツプＳ１４では、それぞれステツプＳ１
２，Ｓ１３で得られたａとｄを乗じて、ｄレジスタに置
く。このときのｄをｄ₁₄とすると、（２３），（２４）
式より、

【００３６】

【数２５】となる。ここで、上記（２５）式に（２１）式を代入す
ると、

【００３７】

【数２６】となり、指数部も−１／２乗されたことになる。ここで
（１１）式を使うと、

【００３８】

【数２７】であるから、図２−２の処理を終了したときのｄは、処
理開始時のｄの−１／２乗になっている。

【００３９】このようにして、演算装置１３を浮動少数
点型ＤＳＰのソフトウエアで構成する。以上説明したよ
うに、本装置によれば、入力信号の実効値の逆数を計算
し、これに設定実効値を乗じた値を利得として入力信号
に乗じて出力信号を得ることで、デイジタル利得制御装
置にてフイードバツクループを使わずに入力信号の実効
値から直接、現時点での最適な利得を計算することがで
きるという効果がある。

【００４０】また、従来のフイードバツク型のＡＧＣに
比べて初期応答性が速くなるので、信号レベルに依ら
ず、ＰＮセグメントの前に利得を収束させることができ
るという効果がある。次に、上記装置の変形例について
説明する。

【００４１】＜変形例の説明＞図４に、本変形例に係る
ＤＳＰのｄレジスタの構造を示す。ｄレジスタはＭビツ
トの指数部ｄｅ、Ｎビツトの仮数部ｄｆから成り、ｄ＝｛（−１）^S ×１／２＋ｄｆ｝×２^de …（１０−１）という関係が成立する。尚、仮数部におけるＳは符号ビ
ツトであり、ｄｅ，ｄｆのフオーマツトはいずれも２の
補数である。ここでは、ｄｅは−２^M-1 〜２^M-1−１の
整数を表わし、ｄｆは−２^-1〜２^-1−２^-Nの小数を表わ
している。また、演算装置１３への入力信号値を、ｄ₀ ＝（１／２＋ｄｆ₀ ）×２^de0 （ｄ₀ ≧０） …（１１−１）とする。この値の仮数部（１／２＋ｄｆ₀ ）と指数部２
^de0 をそれぞれ−１／２乗してから乗算するのが、演算
装置１３の基本原理である。

【００４２】本変形例の処理手順では、図２−１に示し
た処理において、ステツプＳ２での処理でｄｅレジスタ
をクリアすると、ｄ₂ は、ｄ₂ ＝（１／２＋ｄｆ₀ ）×２⁰ ＝１／２＋ｄｆ₀ …（１２−１）となる。ここで、入力信号ｄ₀ は０以上であるから、０≦ｄｆ₀ ≦２^-1−２^-N …（１３−１）なので、２^-1≦ｄ₂ ≦１−２^-N …（１４−１）である。そこで、仮数部に関しては、２^-1〜１の範囲で
−１／２乗した値ｄ₂ ^-1/ ² を求めればよい。

【００４３】よつて、近似多項式としてｆ（ｘ）≒ｘ^-1/2 （２^-1≦ｘ≦１） …（１５−１）を用いてｄ₂ ^-1/2 の近似値ｆ（ｄ₂ ）を計算し、ｄレジ
スタに置く。ここでの多項式ｆ（ｘ）は、具体的には、
固定したｐに対して、

【００４４】

【数１７−１】を最小にするような係数を持つｐ次多項式である。ま
た、図２−１のステツプＳ６〜８でｄの更新を繰り返す
ことにより、（１２−１）式より、このループを抜けた
ときのｄの値ｄ₈ は、ｄ₈ ＝ｄ₂ ^-1/2 ＝（１／２＋ｄｆ₀ ）^-1/2 …（２０−１）となり、ｄ₀ の仮数部の−１／２乗が求められる。本変
形例における図２−２のステツプＳ１１に相当する処理
では、ｄｅ＝（ｄｅ₀ の論理反転）を使って、

【００４５】

【数２１−２】を計算し、それをｂレジスタに置く。従って、この処理
終了時のｂは、

【００４６】

【数２２−１】となる。また、ステツプＳ１２において、上記（２０−
１），（２２−１）式より、

【００４７】

【数２３−１】が得られる。さらに本変形例では、ステツプＳ１３終了
時のｄの値、ｄ₁₃は、

【００４８】

【数２４−１】となる。得られたａとｄ＝ｄ₁₃を乗じると、このときの
ｄの値、ｄ₁₄は、（２３−１），（２４−１）式より、

【００４９】

【数２５−１】となる。ここで、ｄｅ₀ の論理反転値に１を加えたもの
は−ｄｅ₀ であるから、ｄ₁₄は、

【００５０】

【数２６−１】となり、指数部も−１／２乗されたことになる。尚、
（１１−１）式を使うと、

【００５１】

【数２７−１】であるから、処理終了後のｄは、処理開始時の−１／２
乗になっている。

【００５２】＜第１実施例＞以下、本発明に係る第１の実施例を説明する。図５は、
第１の実施例に係るデイジタル自動利得制御装置（以
下、装置という）の構成を示すブロツク図である。。同
図に示す装置は、自乗器３１、ロー・パス・フィルタ
（ＬＰＦ）３２、２のべき乗を乗ずる乗算器３３、１／
２≦ｘ＜１に対してｘ^-1/2を計算する演算装置３４、絶
対値が１以上の数を乗ずる乗算器３５、絶対値が１より
小さい数を乗じる乗算器３６、そして定数乗算器３７，
３８にて構成される。尚、図中のＶ₀ は設定実効値であ
る。

【００５３】また、ｒ₂ （ｎ），ｒ´₂ （ｎ），ｓ₂
（ｎ），ｔ₂ （ｎ），Ｐ_i2（ｎ），ｑ ₂ （ｎ），Ｋ
（ｎ）は、サンプル時刻ｎにおける各部の信号の値で、
Ｋ（ｎ）は整数であり、それ以外は絶対値が１より小さ
い小数である。尚、ここでは、図５の装置はすべて固定
小数点ＤＳＰのソフトウェアで構成する。図６は、本実
施例で用いるＤＳＰの固定小数点フォーマットであり、
同図においてＳは符号ビット、黒丸・は小数点、Ｎは総
ビット数を表わしている。また、Ｍは入力信号ｒ₂
（ｎ）の総ビット数であり、図６のフォーマットを持つ
レジスタの上位Ｍビットに置かれる。但し、（Ｍ−１）
×２≦Ｎ−１を満たすものとする。

【００５４】図５に示す装置にて、まず入力信号ｒ₂
（ｎ）を自乗器３１で自乗し、さらにＬＰＦ３２で平均
化して平均パワー信号Ｐ_i2（ｎ）を得る。即ち、Ｐ_i2（ｎ）＝Ｅ（ｒ₂ （ｎ）² ） …（２８）となる。次に、乗算器３３では、Ｋ（ｎ）＝−［ｌｏｇ₂ Ｐ_i2（ｎ）］ …（２９）を計算すると共に、平均パワー信号Ｐ_i2（ｎ）を２
^K(n)-1倍して正規化パワー信号ｑ₂ （ｎ）を得る。但
し、ここでは、［ｘ］はｘを越えない最大の整数を表わ
す。この乗算器３３は、ｑ₂ （ｎ），Ｋ（ｎ）をそれぞ
れ演算装置３４、乗算器３５へ出力する。

【００５５】ここで、（２９）式から、

【００５６】

【数３０】となり、 −１≦log₂Ｐ_i2（ｎ）−［log₂Ｐ_i2（ｎ）］−１＜０ …（３０−１）なので、正規化パワー信号ｑ₂ （ｎ）は、２^-1≦ｑ₂ （ｎ）＜１ …（３０−２）を満たすことが分かる。

【００５７】演算装置３４では利得修正信号（１／２）
ｑ₂ （ｎ）^-1/2を計算し、また、乗算器３５では、乗算
器３３から入力されたＫ（ｎ）に基づいて、入力信号ｒ
₂ （ｎ）を増幅し、増幅信号ｓ₂ （ｎ）を得る。即ち、

【００５８】

【数３１】である。この増幅信号ｓ₂ （ｎ）に、乗算器３６にて利
得修正信号（１／２）ｑ ₂ （ｎ）^-1/2乗じてｔ₂ （ｎ）
にする。ここで、上記（３０），（３１）式を使うと、
ｔ₂ （ｎ）は、

【００５９】

【数３２】となる。さらに、定数乗算器３７，３８で、それぞれｔ
₂ （ｎ）に設定実効値Ｖ₀ ，８を乗じて出力信号ｒ´₂
（ｎ）を得る。即ち、

【００６０】

【数３３】であるから、利得は、

【００６１】

【数３４】となる。ところで、平均パワー信号Ｐ_i2（ｎ）が一定値
になっている場合には、出力信号ｒ´₂ （ｎ）の実効値
は、上記（２８），（３３）式により、

【００６２】

【数３５】となり、設定実効値Ｖ₀ に一致する。次に、図７に示す
フローチャートに従い、乗算器３３での内部処理を具体
的に説明する。同図において、ステツプＳ２１で、乗算
器３３への入力信号である平均パワー信号Ｐ_i2（ｎ）を
ＤＳＰのｄレジスタに置く。そして、ステツプＳ２２
で、ＤＳＰのｌレジスタに整数値１を置く。

【００６３】ステツプＳ２３では、ｄレジスタの値によ
って処理を分枝させる。即ち、１／２≦ｄ＜１のときに
はステツプＳ２７へ、それ以外のときはステツプＳ２４
へ処理を進める。また、ステツプＳ２４では、ｌレジス
タの値によって処理を分枝させる。つまり、ｌレジスタ
の値を整数値とみて、それが２Ｍ−２以上ならばステツ
プＳ２６へ、それ以外の値であればステツプＳ２５へ分
枝する。

【００６４】ステツプＳ２５では、ｄレジスタの値を２
倍し、さらにｌレジスタの値を整数値とみて１だけ増加
させる。即ち、１／２≦ｄ＜１、またはｌ≧２Ｍ−２が
成立するまで、ステツプＳ２３，Ｓ２４，Ｓ２５を繰り
返す。そこで、ステツプＳ２３への処理にｊ回目に至つ
たときのｄ，ｌレジスタの値をそれぞれｄ_j ，ｌ_j とす
ると、図７に示すフローチャートから、ｄ_j は初項がＰ
_i2（ｎ）で公比が２の等比数列となることは明らかであ
る。故に、ｄ_j ＝Ｐ_i2（ｎ）２^j-1 （ｊ≧１） …（３６）である。また、ｌ_j は初項が１で公差が１の等差数列で
ある。即ち、ｌ_j ＝１＋（ｊ−１）×１＝ｊ（ｊ≧１） …（３７）となる。上記（３６），（３７）式から、ｄ_j ＝Ｐ_i2（ｎ）２^lj-1 …（３８）が成立する。つまり、ステツプＳ２３への処理に至ると
きのｄ，ｌの値をそれぞれｄ_A ，ｌ_A とすると、

【００６５】

【数３９】という関係が成立する。ところで、ステツプＳ２３，Ｓ
２４，Ｓ２５のループから抜けるときに、ステツプＳ２
６を通過する（図中、Ｄを通過する）場合と通過しない
（図中、Ｂを通過する）場合とがある。このＢを通過す
るときのｄ，ｌの値をそれぞれｄ_B ，ｌ _B とすると、図
中、Ａを通過する場合とＢを通過する場合とでは、ｄ，
ｌの値に差はないので、（３９）式と同様に、

【００６６】

【数４０】が成り立つ。また、フローチャートから明らかに、１／２≦ｄ_B ＜１ …（４１）が成立するので、（４０）式から、

【００６７】

【数４２】つまり、−１≦log₂Ｐ_i2（ｎ）＋ｌ_B −１＜０ …（４２−１） ∴−ｌ_B ≦log₂Ｐ_i2（ｎ）＜−（ｌ_B −１） …（４２−２）となる。即ち、−ｌ_B は、log₂Ｐ_i2（ｎ）を越えない最
大の整数なので、 −ｌ_B ＝［log₂Ｐ_i2（ｎ）］ …（４３）と表現できる。よって、（２９），（４３）式から、ｌ_B ＝−［log₂Ｐ_i2（ｎ）］＝Ｋ（ｎ） …（４４）となる。また、（４０）式に上記（４４）式を代入し、
（３０）式から、ｄ_B ＝Ｐ_i2（ｎ）^K(n)-1＝ｑ₂ （ｎ） …（４５）が示される。故に、Ｂにおけるｄ，ｌをそのままステツ
プＳ２７でｑ₂ （ｎ），Ｋ（ｎ）として出力すればよ
い。

【００６８】一方、（４２−２）式から、２^-lB ≦Ｐ_i2（ｎ） …（４６）であり、フローチャートから、ｌ_B ≦２Ｍ−２ …（４７−１） ∴２^-lB ≧２^-2(M-1) …（４７−２）となる。よって、（４６），（４７−２）式から、Ｂを
通過する場合、Ｐ_i2（ｎ）≧２^-2(M-1) …（４８−１）が成立していることが分かる。即ち、Ｂを通過する→Ｐ_i2（ｎ）≧２^-2(M-1) …（４８−２）である。このことの対偶をとると、Ｐ_i2（ｎ）＜２^-2(M-1) →Ｂを通過しない …（４８−３）となる。

【００６９】また、ステツプＳ２３，Ｓ２４，Ｓ２５の
ループは、無限ループにならないことは明らかなので、
処理は必ずＢ，Ｄのいずれかを通過する。よって、Ｂを通過しない⇔Ｄを通過する …（４９）Ｄを通過しない⇔Ｂを通過する …（５０）が成立する。故に、Ｐ_i2（ｎ）＜２^-2(M-1) →Ｄを通過する …（５１）が言える。

【００７０】ところで、ループを回っている間に、ｌ／
２≦ｄ＜１が成立しないうちに、ｌ≧２Ｍ−２が成立し
てしまった場合には、図中のＤへ分枝してループから抜
ける。このときのｄ，ｌをｄ_D ，ｌ_D とすると、フロー
チヤートからｄ_A ＝ｄ_D 、ｌ _A ＝ｌ_d となるので、（３
９）式と同様、

【００７１】

【数５２】が成立する。また、ステツプＳ２３での判断がＮＯで、
ステツプＳ２４での判断がＹＥＳである場合、処理がス
テツプＳ２６に分枝することと、固定小数点フォーマッ
トからｄ＜１であることを合わせるとｄ_D ＜１／２ …（５３）ｌ_D ＝２Ｍ−２ …（５４）となる。従って、（５２），（５３），（５４）式から
図中のＤを通過する場合、

【００７２】

【数５５】となり、Ｐ_i2（ｎ）×２^2M-3＜２^-1 …（５５−１） ∴Ｐ_i2（ｎ）＜２^-2(M-1) …（５５−２）が成立していることが分かる。即ち、Ｄを通過する→Ｐ_i2（ｎ）＜２^-2(M-1) …（５６）である。そして、これの対偶をとり、上記の（５０）を
使うと、Ｐ_i2（ｎ）≧２^-2(M-1) →Ｂを通過する …（５７）が示される。結局、（４８−２），（５７）から、Ｐ_i2（ｎ）≧２^-2(M-1) ⇔Ｂを通過する …（５８）（５１），（５６）から、Ｐ_i2（ｎ）＜２^-2(M-1) ⇔Ｄを通過する …（５９）であることが分かる。

【００７３】上記（５９）から、Ｄを通過した場合、入
力信号ｒ₂ （ｎ）の実効値は、

【００７４】

【数６０】を満たしている。そして、入力信号ｒ₂ （ｎ）は、符号
を含めてＭビットの小数であるから、（６０）式が成立
している場合には、入力信号を０とみなすことができ
る。このとき、（２９），（３０）式の定義に従えば、
Ｋ（ｎ）は無限大、ｑ₂ （ｎ）は不定となってしまう。

【００７５】ところが、実際の装置では有限で、確定し
た値しか表わすことができないので、Ｄを通過した場合
には、ｑ₂ （ｎ）＝１／２ …（６１）Ｋ（ｎ）＝２Ｍ−２ …（６２）を出力することにする。

【００７６】Ｄを通過したとき、ｌ＝２Ｍ−２となって
いるので、ステツプＳ２６でｄレジスタに１／２を置い
てからステツプＳ２７へ分枝すると、（６１），（６
２）を満たすｑ₂ （ｎ），Ｋ（ｎ）が出力されることに
なる。ところで、このｑ₂ （ｎ），Ｋ（ｎ）を出力する
ことは、（３０）式から、入力信号の平均パワーＰ
_i2（ｎ）を、Ｐ_i2（ｎ）＝ｑ₂ （ｎ）×２^-K(n)+1 ＝１／２×２^-(2M-2)+1 ＝２^-2(M-1) …（６３）とみなすことに相当する。Ｐ_i2（ｎ）＝２^-2(M-1) とい
う値は、（５８）、（５９）から分かるように、Ｂを通
過する場合とＤを通過する場合の境界値となっている。

【００７７】つまり、Ｄを通過した際には、入力信号の
平均パワーＰ_i2（ｎ）を０とみなすべきであるが、実際
の装置では、Ｂを通過し得る最も小さいＰ_i2（ｎ）が入
力されたとみなして、ｑ₂ （ｎ），Ｋ（ｎ）を出力す
る。こうすることによって、任意のＰ_i2（ｎ）に対して
有限で、確定したｑ₂ （ｎ），Ｋ（ｎ）を出力すること
ができる。

【００７８】次に、乗算器３５の具体的な構成を説明す
る。図８は、乗算器３５の構成を示すブロツク図であ
る。同図に示すように、乗算器３５は、定数乗算器５
０、２のべき乗を乗ずる乗算器５１、絶対値が１より小
さい数を乗ずる乗算器５２、加算器５３、入力された整
数値Ｌに対して固定小数点値２^(L/2-[L/2]) −１を計算
する演算装置５４、そして定数減算器５５にて構成され
る。また、ｒ₂ （ｎ），ｘ（ｎ），ｓ₂ （ｎ），Ｋ
（ｎ），Ｌ（ｎ），ｕ（ｎ），ｖ（ｎ），ａ（ｎ）は、
サンプル時刻ｎにおける各部の信号の値である。この中
で、Ｋ（ｎ），Ｌ（ｎ）以外は、絶対値が１より小さい
小数値をとる。ここでも、本装置をすべて固定少数点Ｄ
ＳＰで構成する。

【００７９】図８において、定数乗算器５０で入力信号
ｒ₂ （ｎ）を１／２倍してｘ（ｎ）＝（１／２）ｒ₂
（ｎ）を得る。また、定数減算器５５では、図５に示す
乗算器３３より入力されたＫ（ｎ）に基づいて、Ｌ
（ｎ）＝Ｋ（ｎ）−３を計算する。さらに、乗算器５１
において、このＬ（ｎ）を使ってｘ（ｎ）を２^[L(n)/2]
倍し、ｕ（ｎ）を求める。即ち、

【００８０】

【数６４】となる。また、演算装置５４では、整数値Ｌ（ｎ）＝Ｋ
（ｎ）−３から固定小数点値ｖ（ｎ）を計算する。ここ
で、

【００８１】

【数６５】である。さらに、乗算器５２において、ｕ（ｎ）とｖ
（ｎ）とを乗じ、ａ（ｎ）にしてから加算器５３におい
て、ａ（ｎ）とｕ（ｎ）を加えてｓ₂ （ｎ）を得る。即
ち、（６４），（６５）式から、

【００８２】

【数６６】

【００８３】

【数６７】となる。従って、図５の乗算器３５は、図８に示す構成
により、ｒ₂ （ｎ），Ｋ（ｎ）から（３１）式のｓ₂
（ｎ）を計算することが示される。次に、演算装置３４
内部における処理について説明する。

【００８４】図９は、演算装置３４における具体的な処
理を示すフローチヤートである。同図において、ステツ
プＳ３１では、演算装置３４への入力信号であるｑ₂
（ｎ）をＤＳＰのｄレジスタに置く。このときのｄレジ
スタの値をｄ₁ とすると、ｄ₁＝ｑ₂ （ｎ）であり、
（３０−２）式から、１／２≦ｄ₁ ＜１ …（６８）となる。この範囲のｄ₁ に対して、（１／２）ｄ₁ ^-1/2
を求めるために、まず、（１／２）ｄ₁ ^-1/2 の近似値を
近似多項式で計算し、それを初期値として反復法で真値
へ収束させる。

【００８５】ステツプＳ３２では、後の処理での利用の
ためにｄ＝ｄ₁ をａレジスタヘ退避する。そして、ステ
ツプＳ３３では、近似多項式、ｆ（ｘ）≒（１／２）ｘ^-1/2 （１／２≦ｘ≦１） …（６９）を用いて、（１／２）ｄ₁ ^-1/2 の近似値ｆ（ｄ₁ ）を計
算し、ｄレジスタに置く。ここでは、ａレジスタを壊さ
ないようにしておく。

【００８６】ステツプＳ３３での処理終了時のｄをｄ₃
とすると、ｄ₃ ＝ｆ（ｄ₁ ）≒（１／２）ｄ₁ ^-1/2 …（７０）となる。ここで使用する近似多項式は、次数がなるべく
低くて近似精度の良いものが演算量の観点から望まし
い。そのために、ｆ（ｘ）が（１／２）ｘ^-1/2のチェビ
シェフ近似となるように多項式ｆ（ｘ）の係数を決めて
おけばよい。これは、具体的に述べると、固定したｐに
対して、

【００８７】

【数７１】を最小にするようにｐ次多項式ｆ（ｘ）の係数を決める
ということである。ステツプＳ３４〜Ｓ３７では、ｄ₃
≒（１／２）ｄ₁ ^-1/2 を初期値として、反復法で（１／
２）ｄ₂ ^-1/2 の真値を計算する。つまり、ステツプＳ３
４では、反復回数Ｒをリピート・カウントＣに置き、続
くステツプＳ３５で、二変数関数ｇ（ｘ，ｙ）を用い
て、ｄを更新する。ここでも、ａレジスタを壊さないよ
うにしておく。

【００８８】なお、漸化式ｘ₀ ≒（１／２）α^-1/2 ｘ_n+1 ＝ｇ（ｘ_n ，α）（α＞０，ｎ＝０，１，２…） …（７２）で定義される数列｛Ｘ_n ｝が、

【００８９】

【数７３】となるように、関数ｇ（ｘ，ｙ）を決めておく。ステツ
プＳ３６，Ｓ３７では、リピート・カウンタＣの値に応
じて処理を分枝する。つまり、Ｃレジスタの内容を整数
値と見て、それが１ではないときにＣを１減じて、ステ
ツプＳ３５へ戻る。また、このループに入るときａ＝ｄ
₁ であり、ｄ＝ｄ₃ ≒（１／２）ｄ₁ ^-1/2 であるから、
ステツプＳ３５（つまり、ｇ（ｄ，ａ）→ｄ）でｄの更
新を繰り返すと、ｄは（１／２）ａ^-1/2＝（１／２）ｄ
₁ ^- ^1/2 に近づいて行く。ステツプＳ３５の処理をＲ回反
復したとき、Ｃ＝１となるので、ループから抜ける。こ
のときのｄをｄ₆ とする。

【００９０】反復終了時の誤差｜ｄ₆ −（１／２）ｄ₁
^-1/2｜が、ＤＳＰの数値精度より小さくなるように反復
回数Ｒを選んでおけば、ｄ₆ が（１／２）ｄ₁ ^-1/2 の真
値とみなせる。従って、図９での処理が終了したときの
ｄレジスタの値ｄ₆ は、ｄ₆ ＝（１／２）ｄ₁ ^-1/2 ＝（１／２）ｑ₂ （ｎ）^-1/2 …（７４）となるので、図９に示すフローチャートに示す処理に
て、図５の演算装置３４の処理が実現されていることが
分かる。

【００９１】＜第２実施例＞本発明に係る第２の実施例について説明する。図１０
は、本発明の第２の実施例に係るデイジタル自動利得制
御装置（以下、装置という）の構成を示すブロツク図で
ある。同図に示す装置は、信号の絶対値をとる全波整流
器３１１、信号を平均化するロー・パス・フィルタ（Ｌ
ＰＦ）３１２，１１０、２のべき乗を乗ずる乗算器１
６，３１３、１／２≦ｘ≦１に対して（１／２）ｘ^-1/2
を計算する演算装置１１２，３１４、自乗器３１５，３
１９、乗算器１１４，３１７、定数乗算器３１８，１１
１，１１３，１１５，１１６にて構成される。また、Ｖ
₀ は設定実効値である。

【００９２】また、図１０に示したｒ₃ （ｎ），ｒ
₃₁（ｎ），ｒ₃₂（ｎ），ｒ₃₃（ｎ），ｒ ₃ ´（ｎ），ｖ
₃ （ｎ），ｕ₃ （ｎ），ｔ₃ （ｎ），ｇ₁ （ｎ），Ｋ´
（ｎ），Ｐ_i3（ｎ），ｑ₃ （ｎ），ｇ₂ （ｎ）は、サン
プル時刻ｎにおける各部の信号の値である。この中でＫ
´（ｎ）は整数であり、それ以外は絶対値が１より小さ
い小数である。尚、本装置においても、処理はすべて固
定小数点ＤＳＰのソフトウェアで構成する。図１１は、
ＤＳＰの固定小数点フォーマットを示すもので、Ｓは符
号ビットを、黒丸は小数点を、Ｎは総ビット数を表わし
ている。

【００９３】本装置におけるＡＧＣは、図１０に示すよ
うに２段階のフィード・フォワ−ド型ＡＧＣを縦続接続
した構成をとっている。その第１段は入力信号ｒ₃
（ｎ）から増幅信号ｒ₃₂（ｎ）を得る部分であり、第２
段は、増幅信号ｒ₃₂（ｎ）から増幅出力信号ｒ₃ ´
（ｎ）を得る部分である。第１段のＡＧＣで信号を粗く
増幅し、第２段のＡＧＣでは、出力信号ｒ₃ ´（ｎ）の
実効値が設定値Ｖ₀ になるように修正する。以下、各部
の動作を詳細に説明する。

【００９４】まず、全波整流器３１１で入力信号ｒ₃
（ｎ）の絶対値をとり、さらにＬＰＦ３１２で平均化す
ることにより、入力信号ｒ₃ （ｎ）の平均振幅ｖ₃
（ｎ）を求める。即ち、ｖ₃ （ｎ）＝Ｅ｜ｒ₃ （ｎ）｜ …（７５）である。次に乗算器３１３では、Ｋ´（ｎ）＝−［log₂ｖ₃ （ｎ）］ …（７６）を計算するとともに、平均振幅ｖ₃ （ｎ）を２^K ´
^(n)-1 倍して正規化振幅ｕ₃（ｎ）を得る。但し、
［ｘ］はｘを越えない最大の整数を表わす。この乗算器
３１３は、ｕ₃ （ｎ），Ｋ´（ｎ）をそれぞれ演算装置
３１４、及び乗算器１６へ出力する。

【００９５】ここで、上記（７６）式から、

【００９６】

【数７７】であり、 −１≦log₂ｖ₃ （ｎ）−［log₂ｖ₃ （ｎ）］−１＜０ …（７８）なので、正規化振幅ｕ₃ （ｎ）は、２^-1≦ｕ₃ （ｎ）＜１ …（７９）を満たすことがわかる。

【００９７】演算装置３１４では、ｔ₃ （ｎ）＝（１／２）ｕ₃ （ｎ）^-1/2 …（８０）を計算し、さらに自乗器３１５でｔ₃ （ｎ）を自乗し、
増幅利得ｇ₁ （ｎ）を求める。即ち、

【００９８】

【数８１】である。また、乗算器１６で、乗算器３１３から入力さ
れたＫ´（ｎ）に基づいて、入力信号ｒ₃ （ｎ）に２の
べき乗を乗じてｒ₃₁（ｎ）にする。ｒ₃₁（ｎ）＝ｒ₃ （ｎ）×２^k ´^(n)-3 …（８２）さらに、このｒ₃₁（ｎ）に、乗算器３１７で増幅利得ｇ
₁ （ｎ）を乗じてから、定数乗算器３１８で４倍し、増
幅信号ｒ₃₂（ｎ）を得る。即ち、（８１）式を使うと、ｒ₃₂（ｎ）＝ｒ₃₁（ｎ）×ｇ₁ （ｎ）×４＝ｒ₃₁（ｎ）×｛（１／４）ｕ₃ （ｎ）^-1｝×４＝ｒ₃₁（ｎ）／ｕ₃ （ｎ） …（８３）である。つまり、演算装置３１４、自乗器３１５、乗算
器３１７、定数乗算器３１８を組み合わせて等価的な除
算器を構成している。

【００９９】ここで、上記（８３）式に（７７），（８
２）式を代入すると、

【０１００】

【数８４】となる。第１段のＡＧＣの出力である増幅信号ｒ
₃₂（ｎ）の実効値を求めると、ＬＰＦ３１２の出力であ
る平均振幅ｖ₃ （ｎ）が一定値であると仮定すると、
（８４）式より、

【０１０１】

【数８５】である。ここで、入力信号ｒ₃ （ｎ）の実効値（Ｅｒ₃
（ｎ）² の平方根）とｒ ₃ （ｎ）の平均振幅ｖ₃ （ｎ）
＝Ｅ｜ｒ₃ （ｎ）｜の比を、

【０１０２】

【数８６】と置くと、（８５）式は、

【０１０３】

【数８７】となる。但し、上記αの範囲は、経験的に得られた値で
ある。即ち、増幅信号ｒ ₃₂（ｎ）の実効値が、入力信号
ｒ₃ （ｎ）の実効値と平均振幅の比の１／４となるよう
に、第１段のＡＧＣは動作している。また、（８６），
（８７）式から、

【０１０４】

【数８８】であり、ｒ₃ （ｎ），ｒ₃₁（ｎ），ｒ₃₂（ｎ），ｒ
₃₃（ｎ），ｒ₃ ´（ｎ）のピーク値は、その実効値の３
倍より小さいことが経験的に知られているので、

【０１０５】

【数８９】となることが分かる。つまり、増幅信号ｒ₃₂（ｎ）は、
図１１に示す固定小数点フォーマットでオーバー・フロ
ーしないように増幅されている。第１段のＡＧＣの出力
信号ｒ₃₂（ｎ）の実効値は、（８７）式で示したように
α／４であるが、第２段のＡＧＣでは出力信号ｒ₃ ´
（ｎ）の実効値が設定値Ｖ ₀ になるように修正する。

【０１０６】まず、自乗器３１９で増幅信号ｒ₃₂（ｎ）
を自乗し、さらにＬＰＦ１１０で平均化することによ
り、増幅信号ｒ₃₂（ｎ）の平均パワーＰ_i3（ｎ）を求め
る。即ち、Ｐ_i3（ｎ）＝Ｅｒ₃₂（ｎ）² …（９０）である。次に、定数乗算器１１１で平均パワーＰ
_i3（ｎ）を８倍して正規化パワーｑ₃ （ｎ）を得る。

【０１０７】即ち、（８７），（９０）式を使うと、ｑ₃ （ｎ）＝８Ｐ_i3（ｎ）＝８Ｅｒ₃₂（ｎ）² ＝８・｛（１／４）α｝² ＝（１／２）α² …（９１）となるので、（８６）式から、正規化パワーｑ₃ （ｎ）
は、２^-1≦ｑ₃ （ｎ）＜１／２・（４／３）² ＝８／９＜１ …（９２）を満たすことが分かる。そして、次式に従つて、演算装
置１１２で正規化パワーｑ₃ （ｎ）から修正利得ｇ₂
（ｎ）を、ｇ₂ （ｎ）＝（１／２）ｑ₃ （ｎ）^-1/2 …（９３）にしたがって計算する。

【０１０８】一方、定数乗算器１１３で、増幅信号ｒ₃₂
（ｎ）に１／√２を乗じてｒ₃₃（ｎ）にする。さらに、
このｒ₃₃（ｎ）に乗算器１１４で修正利得ｇ₂ （ｎ）を
乗じてから、定数乗算器１１５，１１６でそれぞれ設定
実効値Ｖ₀ と８を乗じ、出力信号ｒ₃ ´（ｎ）を得る。
即ち、ｒ₃₃（ｎ）＝ｒ₃₂（ｎ）／√２ …（９４）ｒ₃ ´（ｎ）＝ｒ₃₃（ｎ）×ｇ₂ （ｎ）×Ｖ₀ ×８ …（９５）である。ここで、（９０），（９１），（９３），（９
４）式を使うと、

【０１０９】

【数９６】となる。つまり、第２段のＡＧＣは、増幅信号ｒ
₃₂（ｎ）をその実効値（平均パワーの１／２乗）で除算
して、設定実効値を乗ずる機能を持っていることにな
る。ここで、第２段のＡＧＣの出力信号ｒ₃ ´（ｎ）の
実効値を求めると、（９６）式から、

【０１１０】

【数９７】となるから、出力信号ｒ₃ ´（ｎ）は設定実効値Ｖ₀ に
一致していることが分かる。以下、図１２を用いて乗算
器３１３の内部での信号処理を具体的に説明する。同図
に示すように、この乗算器は、定数減算器４１１，４２
１，４３１，４４１、入力された信号の符号によって出
力値を選択する演算装置４１２，４１３，４２２，４２
３，４３２，４３３，４４２，４４３、乗算器４１４，
４２４，４３４，４４４、そして加算器４２５，４３
５，４４５にて構成される。また、Ｖ_k（ｎ），Ｉ_k
（ｎ）（ｋ＝１，２，３，４）は、サンプル時刻ｎにお
ける各部の信号の値である。但し、Ｖ_k（ｎ）は絶対値
が１より小さい小数値をとり、Ｉ_k（ｎ）は整数値をと
る。ここでは、乗算器１３に入力される平均振幅ｖ₃
（ｎ）が２^-15 ≦ｖ₃ （ｎ）＜１ …（９８）を満たしている場合について説明する。

【０１１１】まず、入力された平均振幅ｖ₃ （ｎ）か
ら、定数減算器４１１で２^-8を減じる。その結果得られ
たｖ₃ （ｎ）−２^-8を、演算装置４１２，４１３へ出力
する。次に、演算装置４１２，４１３では、ｖ₃ （ｎ）
−２^-8の符号に基づいて、それぞれＩ₁ （ｎ）＝８・ｍａｘ（０，−ｓｇｎ（ｖ₃ （ｎ）−２^-8））…（９９）ｖ₃₁(n) ／ｖ₃(n)＝ｍａｘ（１，−２⁸ ・ｓｇｎ（ｖ₃ （ｎ）−２^-8）） …（１００）を計算し、乗算器４１４、加算器４２５へ出力する。但
し、任意の実数に対して、

【０１１２】

【数１０１】である。また、ｍａｘ（ｘ，ｙ）は、ｘ，ｙの内、小さ
くない方を表わす。（１００）式から、

【０１１３】

【数１０２】となる。演算装置４１３の出力ｖ₃₁（ｎ）／ｖ₃ （ｎ）
を乗算器４１４でｖ₃ （ｎ）と乗じて、

【０１１４】

【数１０３】を得る。これより明らかなように、ｖ₃₁（ｎ）は、２^-8≦ｖ₃₁（ｎ）＜１ …（１０４）を満たしている。また、（１０２）式の両辺の対数をと
ると、

【０１１５】

【数１０５】となる。以上をまとめると、２^-8≦ｖ₃₁（ｎ）＜１ …（１０６） log₂ｖ₃₁（ｎ）−log₂ｖ₃ （ｎ）＝Ｉ₁ （ｎ） …（１０７）である。同様に、図１２から、２^-4≦ｖ₃₂（ｎ）＜１ …（１０８） log₂ｖ₃₂（ｎ）−log₂ｖ₃₁（ｎ）＝Ｉ₂ （ｎ）−Ｉ₁ （ｎ） …（１０９）また、２^-2≦ｖ₃₃（ｎ）＜１ …（１１０） log₂ｖ₃₃（ｎ）−log₂ｖ₃₂（ｎ）＝Ｉ₃ （ｎ）−Ｉ₂ （ｎ） …（１１１）さらに、２^-1≦ｕ₃ （ｎ）＜１ …（１１２） log₂ｕ₃ （ｎ）−log₂ｖ₃₃（ｎ）＝Ｉ₄ （ｎ）−Ｉ₃ （ｎ） …（１１３）が示される。

【０１１６】上記（１０５），（１０９），（１１
１），（１１３）式の辺々を加えると、 log₂ｕ₃ （ｎ）−log₂ｖ₃₃（ｎ）＝Ｉ₄ （ｎ） …（１１４）となる。最後に加算器４４５で、Ｉ₄ （ｎ）に１を加え
Ｋ´（ｎ）を得る。即ち、（１１４）式を使うと、Ｋ´（ｎ）＝Ｉ₄ （ｎ）＋１＝log₂ｕ₃ （ｎ）−log₂ｖ₃₃（ｎ）＋１ ∴log₂ｖ₃₃（ｎ）＝log₂ｕ₃ （ｎ）−Ｋ´（ｎ）＋１ …（１１５）である。ここで、（１１２）式から、 −１≦log₂ｕ₃ （ｎ）＜０ …（１１６）であるから、 −１＋（−Ｋ´(n) ＋１）≦log₂ｕ₃(n)＋（−Ｋ´(n) ＋１）＜−Ｋ´(n) ＋１ ∴ −Ｋ´(n) ≦log₂ｕ₃(n)−Ｋ´(n) ＋１＜−Ｋ´(n) ＋１ …（１１７）であり、（１１５）式を代入すると、 −Ｋ´(n) ≦log₂ｖ₃(n)＜−Ｋ´(n) ＋１ …（１１８）が得られる。つまり、−Ｋ´（ｎ）はlog₂ｖ₃ （ｎ）を
越えない最大の整数なので、 −Ｋ´（ｎ）＝［log₂ｖ₃ （ｎ）］ …（１１９）と表わされる。従って、図１２におけるＫ´（ｎ）とｖ
₃ （ｎ）は、Ｋ´（ｎ）を定義する関係式（７６）を満
たしていることが示された。

【０１１７】また、（１１５）式から、

【０１１８】

【数１２０】となるので、図１２におけるｕ₃ （ｎ）が関係式（７
７）を満たしていることが示された。以上のように、図
１２に示した信号処理装置で求められるｕ₃ （ｎ），Ｋ
´（ｎ）は、図１０における乗算器１３の出力であるｕ
₃ （ｎ），Ｋ´（ｎ）の定義式を満足するものである。

【０１１９】尚、図１０に示す装置における演算装置３
１４，１１２での内部処理は、図５に示す第１実施例の
装置における演算装置３４での処理と同じであるため、
ここでは説明を省略する。以上説明したように、第２の
実施例によれば、２段のフィード・フォワード型ＡＧＣ
を有するデイジタル自動利得制御装置において、両ＡＧ
Ｃにおいて等化的に除算を行なうことによって、第１段
のＡＧＣで信号の実効値が１／４程度になるように増幅
し、第２のＡＧＣで出力信号の実効値が設定値に一致す
るように修正して、フィードバック・ループを使わずに
出力信号の実効値を設定値と一致させることができ、ま
た、フィードバック型ＡＧＣと異なり、利得を逐時修正
しながら収束させずに、現時点での最適な利得制御を行
なうことができるという効果がある。

【０１２０】従って、原理的に初期応答性が速く、受信
信号のレベルによらずに、ＰＮセグメントの前に利得を
収束させることが可能となるという効果がある。尚、上
記第２の実施例では、乗算器１３への入力ｖ₃ （ｎ）が
２^-15 以上である場合を例に説明したが、図１２に示し
た装置を同様の構成で拡張することにより、より微妙な
信号を扱うこともできる。

【０１２１】本発明は上記第１〜第２実施例に限定され
るものではなく、発明の趣旨を逸脱しない範囲において
種々変形が可能である。例えば、演算装置の内部処理に
おいて、仮数部と指数部に関する演算の順序を入れ替え
たり、レジスタやメモリの使用法を変えてもよい。ま
た、ＡＧＣの構成をＤＳＰによらず、汎用のマイクロプ
ロセツサを用いてもよいことは言うまでもない。

【０１２２】本発明は、複数の機器から構成されるシス
テムに適用しても１つの機器から成る装置に適用しても
よい。また、本発明は、システム、あるいは装置にプロ
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。

【０１２３】

【発明の効果】以上説明したように、本発明によれば、
入力信号の平均パワーを正規化した正規化パワー信号か
ら得られる利得修正信号と、入力信号に、正規化演算に
対応する演算を実行して得られる増幅信号とに応じて出
力信号を得ることで、フィードバック・ループを使わず
に、初期応答性を速くして、入力信号の実効値から直
接、現時点で最適な利得を計算することができるという
効果がある。従って、原理的に初期応答性が速いので、
受信信号のレベルによらずＰＮセグメントの前に利得を
収束させることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るデイジタル利得制
御装置における信号処理を説明するための図、

【図２−１】第１実施例に係る演算装置における内部処
理を示すフローチヤート、

【図２−２】第１実施例に係る演算装置における内部処
理を示すフローチヤート、

【図３】第１実施例に係るレジスタ構造を示す図、

【図４】第１実施例の変形例に係るレジスタ構造を示す
図、

【図５】第２の実施例に係るデイジタル自動利得制御装
置の構成を示す図、

【図６】第２実施例で用いるＤＳＰの固定小数点フォー
マットを示す図、

【図７】第２実施例に係る乗算器３３での内部処理を示
すフローチヤート、

【図８】第２実施例に係る乗算器３５の構成を示すブロ
ツク図、

【図９】第２実施例に係る演算装置３４での処理を示す
フローチヤート、

【図１０】本発明の第３の実施例に係るデイジタル自動
利得制御装置の構成を示すブロツク図、

【図１１】第３実施例に係るＤＳＰの固定小数点フォー
マットを示す図、

【図１２】第３実施例の乗算器３１３内部での信号処理
を説明するための図、

【図１３】従来のフィードバック型デイジタルＡＧＣの
構成を示すブロツク図である。

【符号の説明】

１１，３１，３１５，３１９自乗器１２，３２，１１０，３１２ローパスフィルタ１３，３４，１１２，３１４演算装置１４，３７，３８，５０，１１１，１１３，１１５，１
１６，３１８定数乗算器１５，３３，３６，３１７，１１４乗算器５５定数減算器

Claims

(57)【特許請求の範囲】

【請求項１】入力信号の平均パワーを正規化して正規
化パワー信号を得る第１の演算手段と、前記正規化パワー信号から利得修正信号を得る第２の演
算手段と、入力信号に、前記第１の演算手段による正規化演算に対
応する演算を実行して、増幅信号を得る第３の演算手段
と、前記増幅信号と前記利得修正信号に応じて出力信号を得
る第４の演算手段とを備えることを特徴とする利得制御
装置。
【請求項２】入力信号の平均振幅をもとに入力信号に
応じた増幅信号を生成する第１の利得制御手段と、前記増幅信号の平均パワーをもとに該増幅信号に応じた
出力信号を生成する第２の利得制御手段とを備え、前記第１の利得制御手段は、平均振幅を正規化して正規
化振幅を得る正規化手段と、入力信号に、前記正規化手段による正規化演算に対応す
る処理を実行して、中間信号を生成する手段と、前記中間信号を、前記正規化振幅で等価的に除算して、
前記増幅信号を生成する手段とを備えることを特徴とす
る利得制御装置。
【請求項３】入力信号の平均振幅をもとに入力信号に
応じた増幅信号を生成する第１の利得制御手段と、前記増幅信号の平均パワーをもとに該増幅信号に応じた
出力信号を生成する第２の利得制御手段とを備え、前記第２の利得制御手段は、増幅信号の平均パワーを計
算する手段と、増幅信号を前記平均パワーの１／２乗で等価的に除算
し、所定の実効値を有する出力信号を生成する手段とを
備えることを特徴とする利得制御装置。
【請求項４】入力信号の平均パワーを正規化して正規
化パワー信号を得る第１の演算工程と、前記正規化パワー信号から利得修正信号を得る第２の演
算工程と、入力信号に、前記第１の演算工程における正規化演算に
対応する演算を実行して、増幅信号を得る第３の演算工
程と、前記増幅信号と前記利得修正信号に応じて出力信号を得
る第４の演算工程とを有することを特徴とする利得制御
方法。
【請求項５】入力信号の平均振幅をもとに入力信号に
応じた増幅信号を生成する第１の利得制御工程と、前記増幅信号の平均パワーをもとに該増幅信号に比例す
る出力信号を生成する第２の利得制御工程とを有し、前記第１の利得制御工程は、平均振幅を正規化して正規
化振幅を得る工程と、前記正規化振幅から増幅利得を得
る工程と、入力信号と前記増幅利得に応じて前記増幅信号を生成す
る工程とを有することを特徴とする利得制御方法。
【請求項６】入力信号の平均振幅をもとに入力信号に
応じた増幅信号を生成する第１の利得制御工程と、前記増幅信号の平均パワーをもとに該増幅信号に比例す
る出力信号を生成する第２の利得制御工程とを有し、前記第２の利得制御工程は、平均パワーを正規化して正
規化パワーを得る工程と、前記正規化パワーから増幅利得を得る工程と、入力信号と前記増幅利得に応じて前記出力信号を生成す
る工程とを有することを特徴とする利得制御方法。