JPH076159A - 複素信号の成分を正規化するための方法および装置 - Google Patents
複素信号の成分を正規化するための方法および装置Info
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- JPH076159A JPH076159A JP6086501A JP8650194A JPH076159A JP H076159 A JPH076159 A JP H076159A JP 6086501 A JP6086501 A JP 6086501A JP 8650194 A JP8650194 A JP 8650194A JP H076159 A JPH076159 A JP H076159A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
- H03D3/009—Compensating quadrature phase or amplitude imbalances
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/006—Demodulation of angle-, frequency- or phase- modulated oscillations by sampling the oscillations and further processing the samples, e.g. by computing techniques
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Abstract
(57)【要約】 （修正有）
【目的】複雑な、ハードウエアおよび演算処理を要しな
いで、複素信号の同相（Ｉ）および無効（Ｑ）成分を正
規化する。 【構成】粗い正規化処理段１０及び自動計算手段２０で
ＩおよびＱ成分に対して、ＩおよびＱ成分の２乗の和Ａ
が予め定められた範囲に入るように、粗い正規化を実行
する。次に１ に等しい定数Ｋを、反復繰り返し処理段２８で求める。
この定数Ｋを用いて、ＩおよびＱの最終的な正規化処理
を実施する。
いで、複素信号の同相（Ｉ）および無効（Ｑ）成分を正
規化する。 【構成】粗い正規化処理段１０及び自動計算手段２０で
ＩおよびＱ成分に対して、ＩおよびＱ成分の２乗の和Ａ
が予め定められた範囲に入るように、粗い正規化を実行
する。次に１ に等しい定数Ｋを、反復繰り返し処理段２８で求める。
この定数Ｋを用いて、ＩおよびＱの最終的な正規化処理
を実施する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理に関
わり、更に詳細には複素信号を正規化するための方法お
よび装置に関する。本発明は周波数変調された信号を処
理する受信機の中で特別な用途を有する。
わり、更に詳細には複素信号を正規化するための方法お
よび装置に関する。本発明は周波数変調された信号を処
理する受信機の中で特別な用途を有する。
【０００２】
【従来の技術】従来技術の通信受信機はディジタル信号
処理（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏ
ｃｅｓｓｉｎｇ）を、周波数変換、フィルタリングおよ
び復調の様な多くの基本受信機機能で使用している。例
として米国特許第４，５９２，０７４号を見ると、これ
はＤＳＰを周波数変換およびフィルタリングで使用して
いる。一般的に、ＤＳＰは受信機をより高い性能、精度
および柔軟性をもって設計することを可能とする。
処理（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏ
ｃｅｓｓｉｎｇ）を、周波数変換、フィルタリングおよ
び復調の様な多くの基本受信機機能で使用している。例
として米国特許第４，５９２，０７４号を見ると、これ
はＤＳＰを周波数変換およびフィルタリングで使用して
いる。一般的に、ＤＳＰは受信機をより高い性能、精度
および柔軟性をもって設計することを可能とする。
【０００３】図１はＤＳＰで実行される信号復調および
その他の機能を具備した、従来技術によるＦＭ受信機の
ブロック図である。アナログ前段処理回路はアンテナで
受信された信号を処理し、処理されたアナログ信号を、
アナログ／ディジタル変換器（Ａ／Ｄ）に入力し、この
Ａ／Ｄは信号をディジタル化する。アナログ処理は利
得、周波数変換、およびフィルタリングを含む。Ａ／Ｄ
変換器のディジタル出力はＤＳＰ回路で処理され、これ
は信号を希望する受信機チャンネル内で絶縁するため
に、ディジタル領域に於いて利得、周波数変換およびフ
ィルタリング機能を実行する。次に求める信号がＦＭ復
調器に入力され、これは標準ＦＭ放送用のＦＭ合成信号
である基本周波数帯域信号を出力する。
その他の機能を具備した、従来技術によるＦＭ受信機の
ブロック図である。アナログ前段処理回路はアンテナで
受信された信号を処理し、処理されたアナログ信号を、
アナログ／ディジタル変換器（Ａ／Ｄ）に入力し、この
Ａ／Ｄは信号をディジタル化する。アナログ処理は利
得、周波数変換、およびフィルタリングを含む。Ａ／Ｄ
変換器のディジタル出力はＤＳＰ回路で処理され、これ
は信号を希望する受信機チャンネル内で絶縁するため
に、ディジタル領域に於いて利得、周波数変換およびフ
ィルタリング機能を実行する。次に求める信号がＦＭ復
調器に入力され、これは標準ＦＭ放送用のＦＭ合成信号
である基本周波数帯域信号を出力する。
【０００４】ＦＭは数学的には、変調（または基本周波
数帯域）信号の積分による搬送波の位相変調と記述する
ことができ、このことはソリッドステート無線エンジニ
アリング、クラウス、ボスティアンおよびラーブ著、ジ
ョンウィリイー・アンド・サンズ発行、１９８０年、に
説明されているとおりである。従って、ＦＭに対する復
調処理は変調された搬送波の位相の微分として記述でき
る。
数帯域）信号の積分による搬送波の位相変調と記述する
ことができ、このことはソリッドステート無線エンジニ
アリング、クラウス、ボスティアンおよびラーブ著、ジ
ョンウィリイー・アンド・サンズ発行、１９８０年、に
説明されているとおりである。従って、ＦＭに対する復
調処理は変調された搬送波の位相の微分として記述でき
る。
【０００５】ＤＳＰに基づく受信機では複素形式、すな
わち実（同相またはＩ）および虚（無効またはＱ）成分
を備えた形式で、受信信号を処理するのが一般的であ
る。一般的に複素表現を使用することは、周波数変換お
よび復調を行う上で有利であり、サンプリング速度を落
とす事を可能とする。複素形式での単一搬送波は複素信
号平面内でのひとつのベクトルとして図式的に表現する
ことができ、そのベクトルの先端の実軸および虚軸の座
標は図２に示すようにそれぞれＩおよびＱに等しい。図
に示すように、搬送波の強度Ｍはベクトルの長さであ
り、搬送波の位相は実軸からの角度Ｐである。従ってひ
とつの従来技術によるＦＭ復調手法では、Ｑ割るＩのア
ークタンジェントに等しい位相を計算し、その位相の微
分を行って基本帯域信号を得る。この手法には２つの問
題がある：アークタンジェントの計算が困難であり、ま
たアークタンジェント関数は一般的に＋πから−πまた
はその逆に移行する際に不連続な結果を与える。標準の
微分表を用いれば容易に解るように、Ｑ割るＩのアーク
タンジェントの微分は次の関数に簡単化できる。
わち実（同相またはＩ）および虚（無効またはＱ）成分
を備えた形式で、受信信号を処理するのが一般的であ
る。一般的に複素表現を使用することは、周波数変換お
よび復調を行う上で有利であり、サンプリング速度を落
とす事を可能とする。複素形式での単一搬送波は複素信
号平面内でのひとつのベクトルとして図式的に表現する
ことができ、そのベクトルの先端の実軸および虚軸の座
標は図２に示すようにそれぞれＩおよびＱに等しい。図
に示すように、搬送波の強度Ｍはベクトルの長さであ
り、搬送波の位相は実軸からの角度Ｐである。従ってひ
とつの従来技術によるＦＭ復調手法では、Ｑ割るＩのア
ークタンジェントに等しい位相を計算し、その位相の微
分を行って基本帯域信号を得る。この手法には２つの問
題がある：アークタンジェントの計算が困難であり、ま
たアークタンジェント関数は一般的に＋πから−πまた
はその逆に移行する際に不連続な結果を与える。標準の
微分表を用いれば容易に解るように、Ｑ割るＩのアーク
タンジェントの微分は次の関数に簡単化できる。
【数１】 ここで Ｓ（ｔ）＝求める基本帯域信号 Ｉ（ｔ）＝同相搬送波成分 Ｑ（ｔ）＝無効相搬送波成分である。
【０００６】式（１）の分母は搬送波ベクトル強度の２
乗である。ベクトルの強度はＩ（ｔ）およびＱ（ｔ）の
２乗の和の平方であり、ベクトル［Ｉ（ｔ）Ｑ（ｔ）］
の距離と考えることができる。仮にＫを強度の逆数、ま
たＩ1 （ｔ）＝ＫＩ（ｔ）およびＱ1 （ｔ）＝ＫＱ
（ｔ）と定義すると、（１）は次のように書き直せる。
乗である。ベクトルの強度はＩ（ｔ）およびＱ（ｔ）の
２乗の和の平方であり、ベクトル［Ｉ（ｔ）Ｑ（ｔ）］
の距離と考えることができる。仮にＫを強度の逆数、ま
たＩ1 （ｔ）＝ＫＩ（ｔ）およびＱ1 （ｔ）＝ＫＱ
（ｔ）と定義すると、（１）は次のように書き直せる。
【数２】
【０００７】式（２）は変形復調器と見ることができ
る。Ｉ1 （ｔ）およびＱ1 （ｔ）とで形成されるベクト
ルの強度はＫの値のため丁度１となる。従ってＩ（ｔ）
およびＱ（ｔ）にＫを掛けてＩ1 （ｔ）およびＱ
1 （ｔ）を得ることはベクトルを強度１に”正規化”す
ることである。これは搬送波ベクトルの全ての強度変化
を取り除き、アナログＦＭ復調器での制限器と同一の機
能を実行する。
る。Ｉ1 （ｔ）およびＱ1 （ｔ）とで形成されるベクト
ルの強度はＫの値のため丁度１となる。従ってＩ（ｔ）
およびＱ（ｔ）にＫを掛けてＩ1 （ｔ）およびＱ
1 （ｔ）を得ることはベクトルを強度１に”正規化”す
ることである。これは搬送波ベクトルの全ての強度変化
を取り除き、アナログＦＭ復調器での制限器と同一の機
能を実行する。
【０００８】従って復調処理は複素信号の正規化を含
み、従って図３に示すように正規化された信号を復調す
るために変形復調器を使用する。正規化は上記のように
定義されたＫを計算し、それからＩおよびＱにＫを乗じ
る。式（２）（同様に（１））に於ける微分は、例えば
ＦＩＲまたはＩＩＲフィルタ構造のような既知の方法を
用いて計算できる。
み、従って図３に示すように正規化された信号を復調す
るために変形復調器を使用する。正規化は上記のように
定義されたＫを計算し、それからＩおよびＱにＫを乗じ
る。式（２）（同様に（１））に於ける微分は、例えば
ＦＩＲまたはＩＩＲフィルタ構造のような既知の方法を
用いて計算できる。
【０００９】ＫはＩ2 ＋Ｑ2 の多項式関数から計算でき
る。しかしながら多くの項と、従ってかけ算とが、Ｋを
高い精度で求めるために必要となる。これとは別に（Ｉ
2 ＋Ｑ2 ）の平方根を、例えば多項式アルゴリズムまた
はブースの平方根アルゴリズムを用いて計算できる。そ
れからＫが例えば二進倍精度割り算のような、１／Ｘ関
数を用いて計算できる。また別の方法としてはニュート
ンラプソン繰り返し演算を使用する方法がある。ハード
ウエアまたはソフトウェアの実行の面から言えば、これ
ら全ての方法はＫを得るために非常に多量の処理パワー
を必要とする。
る。しかしながら多くの項と、従ってかけ算とが、Ｋを
高い精度で求めるために必要となる。これとは別に（Ｉ
2 ＋Ｑ2 ）の平方根を、例えば多項式アルゴリズムまた
はブースの平方根アルゴリズムを用いて計算できる。そ
れからＫが例えば二進倍精度割り算のような、１／Ｘ関
数を用いて計算できる。また別の方法としてはニュート
ンラプソン繰り返し演算を使用する方法がある。ハード
ウエアまたはソフトウェアの実行の面から言えば、これ
ら全ての方法はＫを得るために非常に多量の処理パワー
を必要とする。
【００１０】
【発明の目的と要約】本発明では繰り返し法でＫの値に
達するための方法並びに装置が提供されており、これは
従来技術に比較してより少ない処理パワーしか必要とし
ないので、この機能を実行する上でのコストが減少す
る。
達するための方法並びに装置が提供されており、これは
従来技術に比較してより少ない処理パワーしか必要とし
ないので、この機能を実行する上でのコストが減少す
る。
【００１１】本発明の更に詳しくまた完全な理解が、添
付図と共に読まれる以下の詳細な説明から得られるであ
ろう。
付図と共に読まれる以下の詳細な説明から得られるであ
ろう。
【００１２】
【実施例】図４ａおよび図４ｂについて、まず図４ａは
本発明の正規化器の第１の実施例を図示する。以下の説
明の中で理解されるように、システム内での信号の範囲
制限の値は、この信号を表現するために採用されている
数値システムに依存する。しかしながら特定の数値シス
テムを採用したとしてもこの方法の操作が変わるわけで
はなく、信号が数学的に表現されるやり方のみが変わる
だけである。良く知られている数値システムは２の補
数、固定小数点数値システムである。このシステムが用
いられると、表現出来る数の範囲は−１．０から１．０
−αであり、ここでαは表現される数の最下位ビット
（ＬＳＢ）の値である。以下の説明に於いては、２の補
数固定小数点用ハードウェアが使用されているものと仮
定している。従って、演算は全ての変数および係数を≧
−１．０および＜＋１．０の範囲に制限する方式で実行
される。
本発明の正規化器の第１の実施例を図示する。以下の説
明の中で理解されるように、システム内での信号の範囲
制限の値は、この信号を表現するために採用されている
数値システムに依存する。しかしながら特定の数値シス
テムを採用したとしてもこの方法の操作が変わるわけで
はなく、信号が数学的に表現されるやり方のみが変わる
だけである。良く知られている数値システムは２の補
数、固定小数点数値システムである。このシステムが用
いられると、表現出来る数の範囲は−１．０から１．０
−αであり、ここでαは表現される数の最下位ビット
（ＬＳＢ）の値である。以下の説明に於いては、２の補
数固定小数点用ハードウェアが使用されているものと仮
定している。従って、演算は全ての変数および係数を≧
−１．０および＜＋１．０の範囲に制限する方式で実行
される。
【００１３】正規化器は全体として１０で示されている
第１段を含み、これは入力Ｉ1 およびＱ1 に対して粗い
正規化を実行して、少なくともひとつの出力の絶対値が
０．２５以上で各々の出力の絶対値が０．５未満となる
ようにＩ2 およびＱ2 を生成する。ディジタル複数ビッ
トワードＩ1 およびＱ1 は、ロード信号ＬＤ１の制御の
もとに、速度ｆ１で並列的にシフトレジスタ１２および
１４にそれぞれロードされ、ここでｆ１はシステムのサ
ンプリング速度である。シフト制御ロジック１５は、レ
ジスタ１２および１４内のビットをクロック信号ＣＬＫ
２の制御のもとでシフトし、またＩ1 およびＱ1 の中間
シフト値を検出するのに必要なロジックを実行して、Ｉ
1 およびＱ1 の絶対値が上述の条件に合致した時点でシ
フト操作を停止する。このシフト操作の結果が、クロッ
ク信号ＣＬＫ１により速度ｆ１で、レジスタ１６および
１８にロードされる。
第１段を含み、これは入力Ｉ1 およびＱ1 に対して粗い
正規化を実行して、少なくともひとつの出力の絶対値が
０．２５以上で各々の出力の絶対値が０．５未満となる
ようにＩ2 およびＱ2 を生成する。ディジタル複数ビッ
トワードＩ1 およびＱ1 は、ロード信号ＬＤ１の制御の
もとに、速度ｆ１で並列的にシフトレジスタ１２および
１４にそれぞれロードされ、ここでｆ１はシステムのサ
ンプリング速度である。シフト制御ロジック１５は、レ
ジスタ１２および１４内のビットをクロック信号ＣＬＫ
２の制御のもとでシフトし、またＩ1 およびＱ1 の中間
シフト値を検出するのに必要なロジックを実行して、Ｉ
1 およびＱ1 の絶対値が上述の条件に合致した時点でシ
フト操作を停止する。このシフト操作の結果が、クロッ
ク信号ＣＬＫ１により速度ｆ１で、レジスタ１６および
１８にロードされる。
【００１４】もしもＩ1 ＜＞０またはＱ1 ＜＞０の場合
は、Ｉ1 およびＱ1 は左または右に以下の条件を満たす
まで一度に１ビットづつシフトされる：
は、Ｉ1 およびＱ1 は左または右に以下の条件を満たす
まで一度に１ビットづつシフトされる：
【数３】
【数４】
【数５】｜Ｉ2 ｜＜Ｌ，ａｎｄ （５）
【数６】｜Ｑ2 ｜＜Ｌ （６） もしもＩ1 ＝０かつＱ1 ＝０の場合は、シフト操作は不
要で、Ｉ2 ＝０かつＱ2＝０となる。（３）から（６）
内の制限値は２の整数乗である。これにより粗い正規化
に関連した範囲チェックが、Ｉ2 およびＱ2 の上位３ビ
ット（ＭＳＢｓ）を直接チェックすることで実行でき
る。任意の制限値を使用することができるが、その場合
絶対値機能および全比較器が必要である。また、Ｉ2 お
よびＱ2 各々の最大制限値がＬ未満（Ｌは含まない）の
場合は、これら２つの信号の少なくともひとつは≧Ｌ／
２であり、これは粗い正規化がビットのシフト操作で実
行されているからである。Ｌの値は先に示した簡単な範
囲チェックを行うためには、０．５のべき乗でなければ
ならない。Ｌ＝０．５がこの数値システムに対しては好
適である。
要で、Ｉ2 ＝０かつＱ2＝０となる。（３）から（６）
内の制限値は２の整数乗である。これにより粗い正規化
に関連した範囲チェックが、Ｉ2 およびＱ2 の上位３ビ
ット（ＭＳＢｓ）を直接チェックすることで実行でき
る。任意の制限値を使用することができるが、その場合
絶対値機能および全比較器が必要である。また、Ｉ2 お
よびＱ2 各々の最大制限値がＬ未満（Ｌは含まない）の
場合は、これら２つの信号の少なくともひとつは≧Ｌ／
２であり、これは粗い正規化がビットのシフト操作で実
行されているからである。Ｌの値は先に示した簡単な範
囲チェックを行うためには、０．５のべき乗でなければ
ならない。Ｌ＝０．５がこの数値システムに対しては好
適である。
【００１５】レジスタ１６および１８はそれぞれＩ2 お
よびＱ2 を格納するために具備されており、Ｉ2 および
Ｑ2 がサンプリング期間１／ｆ１の全体に渡って後続の
処理で利用できることを保証している。仮にＩ1 および
Ｑ1 が各々Ｎ１ビット解像度を有するとすると、必要な
シフト回数はＮ１−１を超えない。
よびＱ2 を格納するために具備されており、Ｉ2 および
Ｑ2 がサンプリング期間１／ｆ１の全体に渡って後続の
処理で利用できることを保証している。仮にＩ1 および
Ｑ1 が各々Ｎ１ビット解像度を有するとすると、必要な
シフト回数はＮ１−１を超えない。
【００１６】全体として２０で示されている第２段で
は、第１段の出力Ｉ2 およびＱ2 がそれぞれかけ算器２
２および２４で２乗され加算器２６で加算される。加算
器２６の出力は次のように表わされる：
は、第１段の出力Ｉ2 およびＱ2 がそれぞれかけ算器２
２および２４で２乗され加算器２６で加算される。加算
器２６の出力は次のように表わされる：
【数７】
【００１７】段１０で実行される粗い正規化、およびＬ
＝０．５の値を考慮すると、加算器２６の出力Ａは次の
ようになる：
＝０．５の値を考慮すると、加算器２６の出力Ａは次の
ようになる：
【数８】 ０．０６２５＜ Ａ ＜ ０．５，ｏｒ （８）
【数９】Ａ＝０ （９）
【００１８】式（８）に示す範囲はＩ2 およびＱ2 に関
する範囲、および仕様されている数値システムからの数
学的帰結である。２の補数を使用した数値システムで
は、もしもＩ2 およびＱ2 の各々の上限値がＬ−αとす
ると、Ａの上限値はＩ2 およびＱ2 がともにその上限の
場合に生じるので、Ａの上限値は２（Ｌ−α）2 とな
る。Ａの下限値はＩ2 またはＱ2 のひとつがその下限値
Ｌ／２で、しかももう一方の信号が０の場合に生じるの
で、Ａの下限値は（Ｌ／２）2 となる。注意、仮にＬ＝
１．０とするとＡは１．０を超え得る場合があり、これ
はこの数値システムの範囲外である。しかしながら先に
述べたようにもしもＬ＝０．５であれば、Ａは１．０を
超えない。Ｌ＝０．５であれば、Ａの最大値は２（０．
５−α）2 、または０．５のすぐ下となる。また、Ｌ＝
０．５とすると、Ｉ2 およびＱ2 の少なくともひとつは
≧０．２５であり、従ってＡは少なくとも０．０６２５
となる。同様の関係は選択採用されたいずれの数値シス
テムにも存在する。
する範囲、および仕様されている数値システムからの数
学的帰結である。２の補数を使用した数値システムで
は、もしもＩ2 およびＱ2 の各々の上限値がＬ−αとす
ると、Ａの上限値はＩ2 およびＱ2 がともにその上限の
場合に生じるので、Ａの上限値は２（Ｌ−α）2 とな
る。Ａの下限値はＩ2 またはＱ2 のひとつがその下限値
Ｌ／２で、しかももう一方の信号が０の場合に生じるの
で、Ａの下限値は（Ｌ／２）2 となる。注意、仮にＬ＝
１．０とするとＡは１．０を超え得る場合があり、これ
はこの数値システムの範囲外である。しかしながら先に
述べたようにもしもＬ＝０．５であれば、Ａは１．０を
超えない。Ｌ＝０．５であれば、Ａの最大値は２（０．
５−α）2 、または０．５のすぐ下となる。また、Ｌ＝
０．５とすると、Ｉ2 およびＱ2 の少なくともひとつは
≧０．２５であり、従ってＡは少なくとも０．０６２５
となる。同様の関係は選択採用されたいずれの数値シス
テムにも存在する。
【００１９】ディジタル複数ビットワードＡは、図４ｂ
に全体として２８で示されている第三段に入力される。
段２８に於て、反復繰り返し処理が一度にひとつのビッ
トに対して実施されて、次のようにＫの値が複数ビット
ワードとしてレジスタ３０の中に求められる：
に全体として２８で示されている第三段に入力される。
段２８に於て、反復繰り返し処理が一度にひとつのビッ
トに対して実施されて、次のようにＫの値が複数ビット
ワードとしてレジスタ３０の中に求められる：
【数１０】 Ｋ2 Ａ＝０．０６２５ （１０） Ｋレジスタは、ＮＫ−１（ＭＳＢ）から０（ＬＳＢ）ま
での番号を付けられた、ＮＫ個のビットを有する。
での番号を付けられた、ＮＫ個のビットを有する。
【００２０】上記の式から、０＜Ｋ≦１である。しかし
ながら、もしもＡ＝０．０６２５で、小数表現で必要と
されるようにＫ＜１．０を守るとすると、Ｋは使用でき
る最大の小数とならざるを得ない。Ｋは正の数であると
知られているから、Ｋには符号ビットは存在する必要が
無い。反復繰り返し処理の詳細は後ほど詳しく説明す
る。Ｋの最終値はレジスタ３２の中にクロックに従って
送られるので、各サンプル周期が完了する毎に利用でき
る。
ながら、もしもＡ＝０．０６２５で、小数表現で必要と
されるようにＫ＜１．０を守るとすると、Ｋは使用でき
る最大の小数とならざるを得ない。Ｋは正の数であると
知られているから、Ｋには符号ビットは存在する必要が
無い。反復繰り返し処理の詳細は後ほど詳しく説明す
る。Ｋの最終値はレジスタ３２の中にクロックに従って
送られるので、各サンプル周期が完了する毎に利用でき
る。
【００２１】全体として３３で示されている第４段（図
４ａ）で、以下のように最終出力Ｉ 3 およびＱ3 が計算
され、指示された操作の順に従って全ての数値を数値シ
ステムの範囲内に制限する。
４ａ）で、以下のように最終出力Ｉ 3 およびＱ3 が計算
され、指示された操作の順に従って全ての数値を数値シ
ステムの範囲内に制限する。
【数１１】 Ｉ3 ＝４（ＫＩ2 ），ａｎｄ （１１）
【数１２】 Ｑ3 ＝４（ＫＱ2 ） （１２）
【００２２】（７）および（１０）から（１２）を使用
することによって、Ｉ3 およびＱ3は次のように示せ
る：
することによって、Ｉ3 およびＱ3は次のように示せ
る：
【数１３】
【００２３】レジスタ３４，３６，３８および４０は、
レジスタ３２からのＫ出力とＩ2 およびＱ2 の時間合わ
せを行うためのものである。レジスタ４２および４４は
それぞれかけ算器４６および４８の結果を格納するため
のものである。式（１２）および式（１３）に於ける４
を掛ける操作は、かけ算器４６および４８の出力に供給
されるＫＩ2 およびＫＱ2 の中間値から適当なビットを
取り出すことにより実行される。ＫＩ2 ＝０．２５であ
る特別な場合に適合するために、レジスタ４２の入力に
回路が用意されていて、かけ算器４６の出力と値０．２
５とを比較し、もしも等しい場合は値１．０−αをレジ
スタ４２の中に、数値システムの要求に従ってロードす
る。同一の処理がかけ算器４８とレジスタ４４とでも使
用されている。
レジスタ３２からのＫ出力とＩ2 およびＱ2 の時間合わ
せを行うためのものである。レジスタ４２および４４は
それぞれかけ算器４６および４８の結果を格納するため
のものである。式（１２）および式（１３）に於ける４
を掛ける操作は、かけ算器４６および４８の出力に供給
されるＫＩ2 およびＫＱ2 の中間値から適当なビットを
取り出すことにより実行される。ＫＩ2 ＝０．２５であ
る特別な場合に適合するために、レジスタ４２の入力に
回路が用意されていて、かけ算器４６の出力と値０．２
５とを比較し、もしも等しい場合は値１．０−αをレジ
スタ４２の中に、数値システムの要求に従ってロードす
る。同一の処理がかけ算器４８とレジスタ４４とでも使
用されている。
【００２４】図４ｂの第３段２８に戻って、この反復繰
り返し処理はＫの正しい値を一度に１つのビットに対し
て、最上位ビットから始め順に決定する。レジスタ３０
内のＫの初期値は０である。各々の反復毎に（Ｋ2 ）Ａ
が、かけ算を必要としない間接的な方法で計算される。
使用されるＫの値は、反復繰り返しの中で判定されるビ
ットを論理１に等しいと仮定する。従ってもしも
（Ｋ2 ）Ａが≦０．０６２５であると、レジスタ３０内
の対象のビットが実際に設定され、そうでない場合はそ
のビットは０のままで残される。 定義：
り返し処理はＫの正しい値を一度に１つのビットに対し
て、最上位ビットから始め順に決定する。レジスタ３０
内のＫの初期値は０である。各々の反復毎に（Ｋ2 ）Ａ
が、かけ算を必要としない間接的な方法で計算される。
使用されるＫの値は、反復繰り返しの中で判定されるビ
ットを論理１に等しいと仮定する。従ってもしも
（Ｋ2 ）Ａが≦０．０６２５であると、レジスタ３０内
の対象のビットが実際に設定され、そうでない場合はそ
のビットは０のままで残される。 定義：
【数１４】 Ｘ＝ＫＡ， （１４）
【数１５】 Ｙ＝（Ｋ2 ）Ａ，ａｎｄ （１５） 定義：Ｊを現在の反復繰り返しとし、Ｊを０からＮＫ−
１まで繰り返す。従って全ての反復繰り返しに対して、
１まで繰り返す。従って全ての反復繰り返しに対して、
【数１６】 Ｋ1 ＝対象ビットの論理値が１に等しいＫの値 （１６）
【数１７】
【数１８】 ここで、ｓｈｒＭはＭビット右にシフト操作することを
示し、これは結果として０．５M を掛けることに相当す
る。
示し、これは結果として０．５M を掛けることに相当す
る。
【００２５】論理２８は式（１７）および（１８）を実
行する。複数ビットワードＡはタイミング信号ＬＤ２に
よって、ロード入力ＬＤが可能化されたときにレジスタ
５０および５２にロードされる。レジスタ５０にＡをロ
ードした後、その内容はＣＬＫ３によって１ビット右に
シフトされる。クロック信号ＣＬＫ３は好適にはＣＬＫ
１の周波数のＫ倍であって、反復繰り返しが一度行われ
る毎にＣＬＫ３パルスを生じる。Ｊ計数器はＣＬＫ３で
クロックされ、実行された反復繰り返しの回数を、０か
らＮＫ−１まで計数する。レジスタ５０の内容は、各々
の反復繰り返し毎に１ビット右にシフトされた後、加算
器５４の複数ビット入力の１つを提供し、これはＸtemp
を出力する。加算器５４へのその他の入力はＸレジスタ
５６の出力で、これは後で説明するように加算器５４の
以前の出力を格納している。ＣＬＫ３により各反復繰り
返し毎に２ビット右にシフトされた後の、レジスタ５２
の出力は加算器６０の複数ビット入力のひとつを提供す
る。加算器６０の入力からレジスタ５２への接続はビッ
ト位置で２つ分ずらされていて、これは加算器６０への
もう１つの入力を提供しているバレルシフト器６２の出
力に加算する前に、更に値Ａのかけ算を行うためであ
る。バレルシフト器６２はＸレジスタ５６の内容を入力
し、Ｊ計数器５８の値に等しいビット数だけ右にシフト
する。加算器６０の出力は加算器６６へのひとつの入力
を提供し、これはＹtempを出力する。加算器６６へのも
う１つの入力はＹレジスタ６８の出力である。Ｙレジス
タ６８には加算器６６の出力が、またＸレジスタ５６に
は加算器５４の出力がタイミング信号ＣＬＫxyによって
ロードされる。ＣＬＫxyはＡＮＤゲート７０を通してＣ
ＬＫ３から導かれ、これは比較器７２の判定に従い、加
算器６６の出力が≦０．０６２５の時にいつでも可能化
される。もしも加算器６６の出力が≦０．０６２５とす
ると、Ｘレジスタ５６およびＹレジスタ６８はそれぞれ
加算器５４および６６からのＸtempおよびＹtempで更新
され、Ｋレジスタ３０内のビットＮＫ−Ｊ−１が制御ロ
ジック７４を介して設定される。もしも加算器６６の出
力が０．０６２５より大きな場合は、レジスタ５６およ
び６８の更新は行われず、ビット位置ＮＫ−Ｊ−１は設
定されない。反復繰り返し処理が開始される際に、Ｘレ
ジスタ５６およびＹレジスタ６８はクリアされ、Ｊ計数
器５８は０にセットされ、またＫレジスタ３０は０にセ
ットされる。仮に、例えばＫレジスタ３０が１６ビット
レジスタであるとすると、第１反復繰り返し時に、加算
器６６で計算された値がチェックされ、加算器６６の出
力が≦０．０６２５の場合はＫレジスタ３０の最上位ビ
ット、すなわち１５番目のビット位置がセットされる。
第２反復繰り返し時に、Ｊ計数器５８が更新され加算器
６６の値に応じて１４番目のビット位置がセットされる
かまたはクリアされる。
行する。複数ビットワードＡはタイミング信号ＬＤ２に
よって、ロード入力ＬＤが可能化されたときにレジスタ
５０および５２にロードされる。レジスタ５０にＡをロ
ードした後、その内容はＣＬＫ３によって１ビット右に
シフトされる。クロック信号ＣＬＫ３は好適にはＣＬＫ
１の周波数のＫ倍であって、反復繰り返しが一度行われ
る毎にＣＬＫ３パルスを生じる。Ｊ計数器はＣＬＫ３で
クロックされ、実行された反復繰り返しの回数を、０か
らＮＫ−１まで計数する。レジスタ５０の内容は、各々
の反復繰り返し毎に１ビット右にシフトされた後、加算
器５４の複数ビット入力の１つを提供し、これはＸtemp
を出力する。加算器５４へのその他の入力はＸレジスタ
５６の出力で、これは後で説明するように加算器５４の
以前の出力を格納している。ＣＬＫ３により各反復繰り
返し毎に２ビット右にシフトされた後の、レジスタ５２
の出力は加算器６０の複数ビット入力のひとつを提供す
る。加算器６０の入力からレジスタ５２への接続はビッ
ト位置で２つ分ずらされていて、これは加算器６０への
もう１つの入力を提供しているバレルシフト器６２の出
力に加算する前に、更に値Ａのかけ算を行うためであ
る。バレルシフト器６２はＸレジスタ５６の内容を入力
し、Ｊ計数器５８の値に等しいビット数だけ右にシフト
する。加算器６０の出力は加算器６６へのひとつの入力
を提供し、これはＹtempを出力する。加算器６６へのも
う１つの入力はＹレジスタ６８の出力である。Ｙレジス
タ６８には加算器６６の出力が、またＸレジスタ５６に
は加算器５４の出力がタイミング信号ＣＬＫxyによって
ロードされる。ＣＬＫxyはＡＮＤゲート７０を通してＣ
ＬＫ３から導かれ、これは比較器７２の判定に従い、加
算器６６の出力が≦０．０６２５の時にいつでも可能化
される。もしも加算器６６の出力が≦０．０６２５とす
ると、Ｘレジスタ５６およびＹレジスタ６８はそれぞれ
加算器５４および６６からのＸtempおよびＹtempで更新
され、Ｋレジスタ３０内のビットＮＫ−Ｊ−１が制御ロ
ジック７４を介して設定される。もしも加算器６６の出
力が０．０６２５より大きな場合は、レジスタ５６およ
び６８の更新は行われず、ビット位置ＮＫ−Ｊ−１は設
定されない。反復繰り返し処理が開始される際に、Ｘレ
ジスタ５６およびＹレジスタ６８はクリアされ、Ｊ計数
器５８は０にセットされ、またＫレジスタ３０は０にセ
ットされる。仮に、例えばＫレジスタ３０が１６ビット
レジスタであるとすると、第１反復繰り返し時に、加算
器６６で計算された値がチェックされ、加算器６６の出
力が≦０．０６２５の場合はＫレジスタ３０の最上位ビ
ット、すなわち１５番目のビット位置がセットされる。
第２反復繰り返し時に、Ｊ計数器５８が更新され加算器
６６の値に応じて１４番目のビット位置がセットされる
かまたはクリアされる。
【００２６】比較器７２の中で使用される定数、すなわ
ち０．０６２５は使用されている数値システムの結果で
ある。Ｋを求めるためには、Ｋ2 Ａがある既知の値Ｗで
あることが望ましい。これはＫＩ2 およびＫＱ2 で構成
される複素信号の大きさをＷの平方とする。この値は既
知であるから、ＫＩ2 およびＫＱ2 は最終的に求める正
規化された結果を得るために調整できる。２の補数固定
小数点数値システムではＫは１．０未満である。従って
Ｋ2 Ａは０．０６２５未満で無ければならない。その結
果として、加算器６６で決定される値、すなわちＫ2 Ａ
は比較器７２に於て、値０．０６２５（Ｗ＝０．０６２
５）と比較される。これはＫが１を含まない１までの値
を取ることを許す。Ｋ＝１の特別な場合もＡが丁度０．
０６２５と検出された場合に認めることが出来て、この
場合はかけ算器４６および４８はＩ2 およびＱ2 をその
まま通過させるように仕向けられる（各々Ｋ＝１をかけ
算する事と等価）。
ち０．０６２５は使用されている数値システムの結果で
ある。Ｋを求めるためには、Ｋ2 Ａがある既知の値Ｗで
あることが望ましい。これはＫＩ2 およびＫＱ2 で構成
される複素信号の大きさをＷの平方とする。この値は既
知であるから、ＫＩ2 およびＫＱ2 は最終的に求める正
規化された結果を得るために調整できる。２の補数固定
小数点数値システムではＫは１．０未満である。従って
Ｋ2 Ａは０．０６２５未満で無ければならない。その結
果として、加算器６６で決定される値、すなわちＫ2 Ａ
は比較器７２に於て、値０．０６２５（Ｗ＝０．０６２
５）と比較される。これはＫが１を含まない１までの値
を取ることを許す。Ｋ＝１の特別な場合もＡが丁度０．
０６２５と検出された場合に認めることが出来て、この
場合はかけ算器４６および４８はＩ2 およびＱ2 をその
まま通過させるように仕向けられる（各々Ｋ＝１をかけ
算する事と等価）。
【００２７】段２８で実行される手順は以下のようにま
とめられる： １． ＸおよびＹレジスタをクリアする。 ２． Ｊ計数器＝０とする。 ３． Ｙの新しい値を計算する。 ４． Ｘの新しい値を計算する。 ５． もしも加算器６６の出力が≦０．０６２５の場
合： − ＸおよびＹレジスタを更新し、そして − Ｋレジスタ内のビットＮＫ−Ｊをセットする。 ６． Ｊ計数器を進める。 ７． Ｊ計数器＝ＮＫとなるまで、手順３から６を繰り
返す。手順３から６はＣＬＫ３パルス毎に実行される。 ８． 処理を完了するために結果として得られたＫをパ
イプラインレジスタの中に送り込む。
とめられる： １． ＸおよびＹレジスタをクリアする。 ２． Ｊ計数器＝０とする。 ３． Ｙの新しい値を計算する。 ４． Ｘの新しい値を計算する。 ５． もしも加算器６６の出力が≦０．０６２５の場
合： − ＸおよびＹレジスタを更新し、そして − Ｋレジスタ内のビットＮＫ−Ｊをセットする。 ６． Ｊ計数器を進める。 ７． Ｊ計数器＝ＮＫとなるまで、手順３から６を繰り
返す。手順３から６はＣＬＫ３パルス毎に実行される。 ８． 処理を完了するために結果として得られたＫをパ
イプラインレジスタの中に送り込む。
【００２８】もしも加算器６６の出力が＞０．０６２５
の場合は、ＸおよびＹレジスタは更新されず、ビットＮ
Ｋ−Ｊ−１はセットされない。
の場合は、ＸおよびＹレジスタは更新されず、ビットＮ
Ｋ−Ｊ−１はセットされない。
【００２９】図５ａおよび図５ｂには、発明の第２の実
施例が図示されている。図４ａおよび図４ｂに対応する
構成部品には図５ａおよび図５ｂではダッシュ付きの番
号が付けられている。図５に示す方法には、Ａ２を求め
るためにＡを一度に１ビットシフトする余分の計算段が
付加されており、ここで０．５≦Ａ２＜１．０である。
これにより反復繰り返し段２８’内の素子のビット数が
少なくできる。Ａのシフト操作は、Ｉ2 およびＱ2 が調
整されることを意味する。Ａ２を生成するためのＡの粗
い正規化のロジックは、全体として７６で示されてお
り、範囲検出ブロック７８を含み、これは求めるＡ２の
範囲にＡを移すのに必要なマルチプレクサ８０内での適
切なビット位置シフト数を選択する。Ａ２はもしＡ＝０
の場合は何もせずに、またＡ＞０の場合はＡを左に１か
ら３ビット分だけシフト操作をして得られる。
施例が図示されている。図４ａおよび図４ｂに対応する
構成部品には図５ａおよび図５ｂではダッシュ付きの番
号が付けられている。図５に示す方法には、Ａ２を求め
るためにＡを一度に１ビットシフトする余分の計算段が
付加されており、ここで０．５≦Ａ２＜１．０である。
これにより反復繰り返し段２８’内の素子のビット数が
少なくできる。Ａのシフト操作は、Ｉ2 およびＱ2 が調
整されることを意味する。Ａ２を生成するためのＡの粗
い正規化のロジックは、全体として７６で示されてお
り、範囲検出ブロック７８を含み、これは求めるＡ２の
範囲にＡを移すのに必要なマルチプレクサ８０内での適
切なビット位置シフト数を選択する。Ａ２はもしＡ＝０
の場合は何もせずに、またＡ＞０の場合はＡを左に１か
ら３ビット分だけシフト操作をして得られる。
【００３０】この操作の規則は： Ａ２＝Ａ，Ａ＝０の場合（ケース１） Ａ２＝Ａを１ビット左にシフト＝２Ａ、０．２５≦Ａ＜
０．５の場合 （ケース２） Ａ２＝Ａを２ビット左にシフト＝４Ａ、０．１２５≦Ａ
＜０．２５の場合 （ケース３） Ａ２＝Ａを３ビット左にシフト＝８Ａ、０．０＜Ａ＜
０．１２５の場合 （ケース４）
０．５の場合 （ケース２） Ａ２＝Ａを２ビット左にシフト＝４Ａ、０．１２５≦Ａ
＜０．２５の場合 （ケース３） Ａ２＝Ａを３ビット左にシフト＝８Ａ、０．０＜Ａ＜
０．１２５の場合 （ケース４）
【００３１】２ビットコードがレジスタ８２の中に格納
されていて、これはマルチプレクサ８４の適切な入力を
選択するために用いられ、選択結果はＩ2 およびＱ2 を
調整するためにかけ算器８６および８８のかけ算器入力
として与えられる。これらの入力はケース２に対しては
０．５、ケース３に対しては０．５
されていて、これはマルチプレクサ８４の適切な入力を
選択するために用いられ、選択結果はＩ2 およびＱ2 を
調整するためにかけ算器８６および８８のかけ算器入力
として与えられる。これらの入力はケース２に対しては
０．５、ケース３に対しては０．５
【外４】 そしてケース４に対しては１である。レジスタ３４’お
よび３６’はレジスタ８２内の２ビット値の時間調整を
行う。レジスタ３８’および４０’は、かけ算器４６’
および４８’で使用するために、かけ算器８６および８
８の結果を格納しまたレジスタ３２’からのＫ出力の時
間調整を行う。
よび３６’はレジスタ８２内の２ビット値の時間調整を
行う。レジスタ３８’および４０’は、かけ算器４６’
および４８’で使用するために、かけ算器８６および８
８の結果を格納しまたレジスタ３２’からのＫ出力の時
間調整を行う。
【００３２】段２８’に於て、ひとつの反復繰り返し処
理が、一度に１ビットずつ、Ｋを求めるためにケース１
から４に対して、下記のように実行される：
理が、一度に１ビットずつ、Ｋを求めるためにケース１
から４に対して、下記のように実行される：
【数１９】 ＫＡ２＝０．５ （１９）
【００３３】最終出力Ｉ3 およびＱ3 が以下のように計
算され、図示された操作の順で全ての数値を小数の範囲
に保っている：
算され、図示された操作の順で全ての数値を小数の範囲
に保っている：
【数２０】 Ｉ3 ＝４（Ｋ（ＣＩ2 ）） ａｎｄ （２０）
【数２１】 Ｑ3 ＝４（（ＣＱ2 ）） （２１） ここで
【数２２】 Ｃ＝０．０ （ケース１） （２２）
【数２３】 Ｃ＝０．５ （ケース２） （２３）
【数２４】
【数２５】 Ｃ＝１．０ （ケース４） （２５）
【００３４】式（２０）および（２１）に於ける４を掛
ける操作は、中間値Ｋ（ＣＩ2 ）およびＫ（ＣＱ2 ）か
ら適当なビットを取り出す事によって実行される。式
（２０）および（２１）内のＣの正しい値を使用するこ
とにより、また式（７），（１９）およびＡ２を求める
ための規則を使用することによって、式（２０）および
（２１）で与えられるＩ3 およびＱ3 が、容易に次のよ
うに示される：
ける操作は、中間値Ｋ（ＣＩ2 ）およびＫ（ＣＱ2 ）か
ら適当なビットを取り出す事によって実行される。式
（２０）および（２１）内のＣの正しい値を使用するこ
とにより、また式（７），（１９）およびＡ２を求める
ための規則を使用することによって、式（２０）および
（２１）で与えられるＩ3 およびＱ3 が、容易に次のよ
うに示される：
【数２６】
【００３５】Ｉ1 ，Ｑ1 ，Ｉ2 ，Ｑ2 ，Ｉ3 、およびＱ
3 を除いて、全ての値は常に≧０であり、従ってこれら
の値を保持するためのハードウェアは符号ビットを必要
としない。更にＣおよびＫは常に＞０であるから、かけ
算器４６，４８，８６、および８８は常に＞０であるひ
とつの入力を有することになり、これは更にハードウェ
アの簡素化を許すことになる。
3 を除いて、全ての値は常に≧０であり、従ってこれら
の値を保持するためのハードウェアは符号ビットを必要
としない。更にＣおよびＫは常に＞０であるから、かけ
算器４６，４８，８６、および８８は常に＞０であるひ
とつの入力を有することになり、これは更にハードウェ
アの簡素化を許すことになる。
【００３６】我々の発明の好適実施例を説明してきた
が、我々が特許請求を行い米国特許で保証を要求するの
は特許請求の範囲に記載の項目である。
が、我々が特許請求を行い米国特許で保証を要求するの
は特許請求の範囲に記載の項目である。
【図１】図１はディジタル信号処理を用いた従来技術に
よるＦＭ受信機のブロック図。
よるＦＭ受信機のブロック図。
【図２】図２は搬送波の実および虚成分を示すベクトル
図。
図。
【図３】図３は本発明の正規化器を用いたＦＭ受信機の
一部のブロック図。
一部のブロック図。
【図４】図４ａおよび図４ｂは本発明の正規化器のひと
つの実施例の詳細ブロック図。そして
つの実施例の詳細ブロック図。そして
【図５】図５ａおよび図５ｂは本発明の正規化器の第２
の実施例の詳細ブロック図。
の実施例の詳細ブロック図。
１０，１０’，７６ 粗い正規化処理段 ２０ ２乗和計算段 ２８，２８’ 反復繰り返し処理段 ３３ 最終正規化処理段
Claims (8)
- 【請求項１】 Ｉ1 ＋ｊＱ1 形式の複素信号のＩ1 およ
びＱ1 成分を表す、複数ビットディジタルワードを正規
化し、Ｉ3 およびＱ3 の２乗の和の平方が１に等しくな
るように、対応する成分Ｉ3 およびＱ3 を作り出すため
のディジタル信号処理方法に於いて： ａ．それぞれ成分Ｉ2 およびＱ2 を生成するためにＩ1
およびＱ1 の粗い正規化を実行し、 ｂ．Ｉ2 およびＱ2 の２乗の和に等しい値Ａを、Ａが最
小値Ｒ以上かつ最大値Ｓ未満に制限されるように計算
し、 ｃ．Ｋ2 Ａ＝ＲとなるまでディジタルワードＫの値を反
復繰り返しで調整し、 ｄ．Ｉ3 ＝Ｇ（ＫＩ2 ）およびＱ3 ＝Ｇ（ＫＱ2 ）とな
るように、成分Ｉ3 およびＱ3 を生成する、以上の手順
を含む、前記方法。 - 【請求項２】 請求項第１項記載の方法に於いて、Ｒ＝
０．０６２５，Ｓ＝０．５、およびＧ＝４である、前記
方法。 - 【請求項３】 請求項第１項記載の方法に於いて、Ａが
値Ａ２を作り出すために粗い正規化がなされＲ＝０．５
およびＳ＝１およびＧ＝４に対応するように、それぞれ
２，４，または８のかけ算を実行するためにＡが左に
１，２、または３ビット位置シフトされ、Ｉ2 およびＱ
2 の各々に、手順（ｄ）を実行する前に 【外１】 を乗じる、前記方法。 - 【請求項４】 Ｉ1 ＋ｊＱ1 形式の複素信号のＩ1 およ
びＱ1 成分を表す、複数ビットディジタルワードを正規
化し、Ｉ3 およびＱ3 の２乗の和の平方が１に等しくな
るように、対応する成分Ｉ3 およびＱ3 を作り出すため
のディジタル信号処理装置に於いて：それぞれ成分Ｉ2
およびＱ2 を生成するためにＩ1 およびＱ1 の粗い正規
化を実行するための装置と、Ｉ2 およびＱ2 の２乗の和
に等しい値Ａを、Ａが最小値Ｒ以上かつ最大値Ｓ未満に
制限されるように計算するための装置と、Ｋ2 Ａ＝Ｒと
なるまでディジタルワードＫの値を反復繰り返しで調整
するための装置と、Ｉ3 ＝Ｇ（ＫＩ2 ）およびＱ3 ＝Ｇ
（ＫＱ2 ）となるように、成分Ｉ3およびＱ3 を生成す
る装置とを含む、前記装置。 - 【請求項５】 請求項第４項記載の装置に於いて、Ｒ＝
０．０６２５，Ｓ＝０．５、およびＧ＝４である、前記
装置。 - 【請求項６】 請求項第４項記載の装置に於いて、更に
Ｒ＝０．５およびＳ＝１およびＧ＝４に対応するよう
に、それぞれ２，４，または８のかけ算を実行するため
にＡを左に１，２、または３ビット位置シフトすること
によりＡの粗い正規化を実行するための装置と、Ｉ2 お
よびＱ2 の各々に、Ａが１ビット位置シフトされた場合
は０．５を乗じ，Ａが２ビット位置シフトされた場合は
０．５ 【外２】 を乗じ，そしてＡが３ビット位置シフトされた場合は
１．０を乗じるための装置とを含む、前記装置。 - 【請求項７】 Ｉ1 ＋ｊＱ1 形式の複素信号のＩ1 およ
びＱ1 成分を表す、複数ビットディジタルワードを正規
化する方法で、Ｉ3 およびＱ3 の２乗の和の平方が１に
等しくなるように、対応する成分Ｉ3 およびＱ3 を作り
出す、前記方法に於いて： （ａ） 成分Ｉ2 およびＱ2 を、各々の｜Ｉ2 ｜および
｜Ｑ2 ｜が０．５未満、｜Ｉ2 ｜および／または｜Ｑ2
｜が０．２５以上となるように、生成するために成分Ｉ
1 およびＱ1 の粗い正規化を実行し、 （ｂ） ０．０６２５以上で０．５未満の値Ａのディジ
タルワードを得るために、Ｉ2 およびＱ2 成分を２乗し
てその２乗された成分を加算し、 （ｃ） Ｋ2 Ａ＝０．０６２５となるまでディジタルワ
ードＫの値を反復繰り返しで調整し、 （ｄ） Ｉ3 ＝４（ＫＩ2 ）およびＱ3 ＝４（ＫＱ2 ）
となるように、成分Ｉ3 およびＱ3 を生成する、以上の
手順を含む、前記方法。 - 【請求項８】 請求項第７項に記載の方法に於いて、手
順（ｂ）で得られた値Ａが、０．５以上で１．０未満と
なるように、値２，４，または８がＡに乗じられ、手順
（ｃ）で得られたＫの値がＫ2 Ａ＝０．５であり、また
更に成分Ｉ3＝４（Ｋ（ＣＩ2 ））およびＱ3 ＝４（Ｋ
（ＣＱ2 ））であり、ここでＡに２が乗じられた場合は
Ｃ＝０．５、Ａに４が乗じられた場合はＣ＝０．５ 【外３】 、そしてＡに８が乗じられた場合はＣ＝１である、前記
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/051,919 US5414735A (en) | 1993-04-26 | 1993-04-26 | Method and apparatus for normalizing components of a complex signal |
| US051919 | 1993-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076159A true JPH076159A (ja) | 1995-01-10 |
Family
ID=21974196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086501A Pending JPH076159A (ja) | 1993-04-26 | 1994-04-25 | 複素信号の成分を正規化するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5414735A (ja) |
| EP (1) | EP0622893B1 (ja) |
| JP (1) | JPH076159A (ja) |
| DE (1) | DE69415207T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3153869B2 (ja) * | 1993-05-11 | 2001-04-09 | 株式会社日立国際電気 | フェージング歪補償方式及びその回路 |
| JP2001069184A (ja) | 1999-08-31 | 2001-03-16 | Matsushita Electric Ind Co Ltd | リミッタ方法およびリミッタ装置 |
| EP1315324A1 (de) * | 2001-11-21 | 2003-05-28 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Ermittlung und Regelung der Leistung eines digitalen komplexen Teilnehmersignals |
| CN111801920B (zh) * | 2018-03-01 | 2023-05-30 | 瑞典爱立信有限公司 | 用于信号解调的方法和装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592074A (en) * | 1984-06-01 | 1986-05-27 | Rockwell International Corporation | Simplified hardware implementation of a digital IF translator |
| US4675882A (en) * | 1985-09-10 | 1987-06-23 | Motorola, Inc. | FM demodulator |
| DE3889326D1 (de) * | 1988-05-27 | 1994-06-01 | Itt Ind Gmbh Deutsche | Korrekturschaltung für ein digitales Quadratur-Signalpaar. |
| JP2806997B2 (ja) * | 1989-11-15 | 1998-09-30 | 株式会社日立製作所 | 復調器 |
| US5230099A (en) * | 1991-01-24 | 1993-07-20 | Rockwell International Corporation | System for controlling phase and gain errors in an i/q direct conversion receiver |
-
1993
- 1993-04-26 US US08/051,919 patent/US5414735A/en not_active Expired - Fee Related
-
1994
- 1994-04-12 DE DE69415207T patent/DE69415207T2/de not_active Expired - Fee Related
- 1994-04-12 EP EP94302576A patent/EP0622893B1/en not_active Expired - Lifetime
- 1994-04-25 JP JP6086501A patent/JPH076159A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69415207T2 (de) | 1999-05-20 |
| EP0622893A1 (en) | 1994-11-02 |
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