KR910008382B1

KR910008382B1 - 제 산 기

Info

Publication number: KR910008382B1
Application number: KR1019880012435A
Authority: KR
Inventors: 미츠오 야마자키; 카즈오 노니시
Original assignee: 가부시기가아샤 도시바; 아오이 죠이치
Priority date: 1987-09-26
Filing date: 1988-09-23
Publication date: 1991-10-15
Also published as: JPS6484333A; US4941118A; DE3832796C2; KR890005609A; JP2609630B2; DE3832796A1

Abstract

내용 없음.

Description

제 산 기

제1도는 본 발명에 의한 제산기의 제1실시예를 나타내는 회로구성도.

제2도는 제1도 제산기의 디지탈회로구성도.

제3a 및 b도는 제1도 또는 제2도의 제산기에 의한 각 순회출력의 예를 나타내는 도면.

제4도는 디지탈 신호 프로세서에 적합한 본 발명의 제2의 실시예 제산기의회로구성도.

제5도는 종래 제산기의 회로구성도.

제6도는 종래의 ROM을 사용한 제산기를 나타낸 도면.

제7도는 종래의 1/A ROM과 승산기로 이루어진 제산기를 나타낸 도면.

제8도는 종래의 대수(LOG)ROM, 지수(EXP)ROM 및 감산기로 이루어진 제산기를 나타낸 도면.

제9도는 디지탈 신호 프로세서의 구성예를 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명

10 : 제산기 25 : 승수1-A 의 승산기

25 : 보수 발생기 26 : 승산기

27 : 가산기 29 : 순회 루프,

31, 32, 33 : 이득증폭기 38, 39, 40 : 감쇠기

34, 35 : 셀렉터 35, 36 : 판별기

본 발명은 예를들어 디지탈화된 음성신호 또는 영상 신호등의 신호회로에 사용되는 제산기에 관한 것이다.

일반적으로 디지탈 신호 처리시스템에서는 신호의 규격화, 신호의 연산등으로 제산기를 사용하는 일이 많다. 이와같은 제산기 또는 제산방법은 여러가지 제안되어 있으며, 예를들어 인방법(引放法) 디지탈 신호 처리시스템(일본 도카이다이카구 출판회 제30페이지-제34페이지)등이 있다. 그러나 이 제산을 하드웨어로 구성하려고 하면 매우 복잡한 것으로 되며, 또한 규모가 커지는 것이었다.

제5도는 종래 알려져 있는 일반적인 제산기의 예를 나타낸 것이다. 제5도에 있어서 피제수"x"와 제수 "A"를 제산기(10)에 입력하면 그 출력측에 y=x/A 가 얻어지는 회로이다. 이 제산기(10)는 처리의 복잡성을 피하기 위해, 제6도에 도시된 바와같은 제산전용의 ROM을 사용한 구성이 자주 사용되고 있다.

동 도면에 있어서의 제산기에서는 피제수 "x"와 제수"A"를 제수전용 ROM(11)의 어드레스로서 입력시키고, 그 지정된 수치를 제산출력 x/A로서 출력시켜 제산을 하고 있었다. 이와같은 ROM을 사용한 제산기(11)는 구성이 매우 단순한 것이며, 그 설계에 있어서도 ROM의 데이타를 기록하는 것만으로도 된다. 이때문에 설계기간이 단축되고, 블레드 보드 등의 디스크리트기기에 자주 사용되고 있다.

그러나, 이와같은 종래의 제산기를 IC에 내장하려고 하면, ROM의 규모가 문제가 된다. 예를들면 피제수 " x"가 8피트 데이타, 제"A"가 8피트 데이타, 제산출력 "y"도 8피트 데이타로 했을 경우, 이 ROM의 메모리 용량은 2(8+8)×8=524K 비트로 되고, 회로규모가 방대한 것으로 되어, 실현불가능, 또는 매우 곤란해진다고하는 문제를 가지고 있다.

따라서 비교적 적은 용량의 ROM으로 제산이 가능해지는 제산기로서, 제7도 및 제8도에 도시된 바와같은 회로의 것도 알려져 있다.

제7도는 1/ A ROM 과 승산기로 이루어진 제산기의 예에서, 피제수 " x"가 승산기(12)에 입력되어, 제수 "A"는 1/ A ROM(13)에서, 그 값을 1/ A로 변환한 다음, 승산기 (12)에 입력된다. 그리고, 이 승산기(12)에 의해, 피제수 " x"상기 ROM의 출력 1/ A과의 적이 출력 y=y/A로서 구해진다. 이경우, ROM(13)의 용량은 28×8=2K비트이다.

제8도는 대수 ROM(LOH ROM)을 사용한 제산기의 예를 나타낸 것이다. 피제수 " x" 및 제수 "A "가 각기 LOG ROM(14) 및 (15)에 입력된다. 이들 LOG ROM(14)및 (15)의 출력 " LOGx "및 "LOGA"를 감산기(16)에 입력하고, 그 감산출력 " LOGx/A"를 지수 ROM(EXP ROM)(17)에 입력한다. 그러면 이 EXP ROM (17)은 대수연산과 반대의 연산을 하므로, 그 출력 " y"는 y=x/A로서 구해진다. 이 경우의 각 ROM (14),(15),(17)의 용량은 각기 2⁸×8=2K 비트이며, 전체로서는 6K비트로 된다.

제7도, 제8도의 제산기는 제6도의 것에 비해 적은 용량의 ROM으로 실현되는 것이지만, 여전히 상당한 용량의 ROM을 요하는 결점이 있다. 따라서, ROM을 필요로 하지 않는 제산기가 요망되고 있다.

이와같은 환경에 있어서, 디지탈신호프로세서(이하 DSP라고함)를 사용한 신호처리방법이 자주 사용되고 있다. 이 DSP는 범용의 대규모의 것으로부터 전용의 비교적 소규모의 DSP까지, 여러가지의 것이 있다.

예를들면 제9도는 승산기, 가산기, 레지스터등으로 구성된 것으로서, 적화(積和) 연산에 적합한 회로 구성의 DSP이다. 동 도면에 있어서 레지스터(18) 및 (19)내의 데이타가 등산기(20)에 입력되며, 다시 이 승산기(20)로부터의 출력과 레지스터(18) 및 (19)로부터의 직접 데이타 출력이 셀렉터(21) 및 (22)에 각기 입력된다. 이들 셀렉터(21) 및 (22)는 상기 입력된 데이타에 따른 데이타를 가산기(23)에 입력한다. 그리고, 이 가산기(23)와, 누적 레지스터(24)에 의해 순회루프가 형성되며, 이 루프에 의해 반복해서 연주를 실행하도록 되어 있다.

이와같은 DSP를 종래 예를들면 디지탈 필터에 사용되고 있다. 이 DSP를 사용한 디지탈필터에서는 1회의 필터처리에 있어서, 루프에 의한 수회의 적화연주를 고속으로 실행시켜 희망하는 동작필터를 얻는 것이다. 즉 1회의 처리기간(예를들면 음성의 경우는 44.1 KHz에 해당하는 기간)에, 수백회(3fsc 동작의 경우는 약 224회)의 연산을 한다.

상기와 같이 DSP는 1회의 디지탈처리를 루프에 의한 복수회의 연산에 의해 실행하는 것을 특징으로 하는 것이다.

이것에 대해, 상술한 제5도 내지 제8도의 ROM을 사용한 제산기는 1연산스텝으로 결과를 얻을 수 있다. 그러나, 상기와 같이 ROM 을 사용하지 않으면 안되기 때문에, 제수의 값에 대해 양호한 제산동작을 시키려고 하면, 그 회로 규모가 증대한다고 하는 문제가 있었다.

본 발명은 상기 문제를 제거한 것으로서 ROM을 사용함이 없이, 따라서 매우 소규모적인 회로규모에서 양호한 제산동작을 시킬수 있으며, 또한 DSP 구성에 적합한 제산기를 제공하는 것을 목적으로 한다.

본 발명은 그 제산출력치를 제수에 따른 값에 승산하는 승산기와, 이 승산기의 출력치와 피제수를 가산하는 가산기와, 이 가산기에 의해 가산된 출력치를 제산출력치로서 축적하는 레지스터로 이루어지는 것을 특징으로 한다.

본 발명은 피제수에 대한 소정의 가산수단과, 제수의 "1"에 대한 보수에 대한 소정의 승산수단을 포함하는 연산루프에 의해 연산을 반복해서 행함으로써 제산출력이 얻어진다.

다음에 도면을 참조하여 본 발명의 실시예를 설명한다.

제1도는 DSP구성에 적합한 본 발명에 의한 제산기의 기본적인 회로구성을 나타낸다. 먼저, 보수발생기(25)에 의해"1"에서 제수 A를 뺀 부수"1-A"를 발생하고, 승산기(26)에서 출력치 y에 곱셈한다. 다음에 이 승산기(26)의 출력결과의 값과 피제수 x를, 가산기(27)에 의해 가산한다. 그리고, 이 가산된 출력치가 레지스터(28)에 출력되게 끔 되어 있다. 그리고 가산기(27)의 출력단이 승산기 (26)를 통해 그 입력단에 접속됨으로써 순회연산을 위한 루프(29)가 형성되어 있다.

이와같은 회로구성의 제산기에 있어서, 피제수 "x"를 입력했을때, 그 출력치 "y"는 다음 식처럼 표시된다.

y = x +y(1-A)

y = x/A

이와같이 출력치 "y"는 피제수 "x"를 제수 "A"로 제산에 얻어지는 상(商)으로 된다.

상기 제1도의 기본회로를 실제적인 디지탈회로구성으로 실현하면, 제2도에 도시된 바와같이, 가산기 (27)의 출력이 단위 지연회로(30)에 입력되어 순차 지연되고 나서 출력된다. 동 도면에서 "y "의 일반형 출력 "y_(n)"은 다음식으로 표시된다.

y_(n)= x+y_(n)·(1-A)......................................(2)

여기서, 예를들면 피제수 "x"를 x=1, 제수 "A"를 A=0.5, 출력"y"의 초기치 y₍₀₎를 y₍₀₎=0으로 하고, 또한 출력 "y"를 4비트 데이타로서 얻어질 경우의 동작을 생각한다. (2)식에 의해 제1회째의 순회에 의한 연산출력 y₍₁₎은

y₍₁₎=x +y₍₀₎·(1-0.5)로 된다.

1+0.(1-0.5)=1

이것을 n=5까지 반복하면,

y₍₂₎=x+y_(2-1)·(1-A)= x+y₍₁₎·(1-A)

1+1.(1-0.5)1.5

y₍₃₎=x+y_(3-1)·(1-A)= x+y₍₂₎·(1-A)

1+1.5(1-0.5)=1.75

y₍₄₎=x+y_(4-1)·(1-A)x+y₍₃₎·(1-A)

1+1.75(1-0.5)=1.875

y₍₅₎=x+y_(5-1)·(1-A)=x+y₍₄₎·(1-A)

=1+1.875.(1-0.5)=1.9375

로 되어, y₍₅₎는 피제수"1", 제수 0.5의 제산의 상의 참값"2"에 상당히 가까운 값을 갖는 제산출력으로 된다.

이와같은 제산기에 의하면 그 구성이 가산기, 보수발생기, 승산기 및 레지스터에 의해 실현될수 있고, 또한 루프를 사용한 순회식 적화연산을 위해, 매우 적은 회로규모에서 제산을 실행 할수있다. 또, 순화루프를 사용하고 있으므로, 수속(收束)하기까지에 약간시간이 필요하지만, 8비트 신호의 경우에 대해서는 1/256의 오차 이내에 수속하면 계(系)는 안정된다.

그런데 상술한 조건; x =1,A=0.5, 초기치 y₍₀₎=0으로 순회연산했을 경우, 제3도(a)를 참조하면, 출력치 "y"는 상술한 바와 같이 n=5에서 1.9375이지만, n=12일때에 1.9995로 되어, 참값(y=1/0.5=2)에 매우 근사하다.

상기에는 제수 "A"가 피제수 "x"에 비교적 가까운 경우이다. 그러나 제수 "A"의 값이 피제수 "x"에 대해 비교적 작을 경우, 예를들어 A=0.1이리고 하면 피제수 x=1, 초기치 y₍₀₎=0일 경우, 제3도 (b)에 도시된 바와같이 n=12에서 7.18로 되고 출력치 "y"는 구하는 상의 참값(y=1/0.1=10)과는 상당한 오차가 생긴다.

제1도 및 제2도에 도시되는 제산기는 피제수의 값에 대해 제수의 값이, 어느 정도 큰 값일 경우에는 단시간으로 양호한 제산 출력이 얻어진다. 그러나 제수의 값이 작을 경우에는 상의 참값에 충분히 근사한 출력을 얻기까지에 장시간을 요한다. 다음에 상기 실시예의 제산기를 더욱 개량하고 여하한 값의 제수에 대해서도 단시간으로 양호한 제산출력을 얻을수 있는 실시예를 나타낸다.

제4도는 본 발명에 의한 제산기의 더욱 개량한 제2의 실시예를 나타낸 것이다.

도시한 바와같이, 직접(1배) 또는 제수"A"는 4배,8배 및 16배의 이득증폭기(31), (32) 및 (33)을 통해 제1셀렉터(34)의 제1내지 제4의 선택 입력단(sb1,sb2,sb3,sb4)에 주어진다. 그와 동시에 A

1/8을 판별하는 제1판별기(35) 및 1/4＞A

1/6을 판별하는 제2판별기 (36)에도 주어진다. 이들 판별기(35),(36)에서의 판결결과에 따라 각기 "0"또는 "1"이 상기 제1셀렉터(34)및 제2셀렉터(37)에 출력된다. 이 제2셀렉터(37)의 제1내지 제4의 선택 입력단 sa1,sb2,sb3,sb4에는 피제수 "x"가 직접 또는 1/4배,1/8배 및 1/16배의 감쇠기(38),(39) 및 (40)을 통해 주어지도록 되어 있다. 이들 이득증폭기, 감쇠기, 판별기 및 셀렉터는 선택수단을 구성하고 있는 것이다.

제1셀렉터(34)에서 출력되는 제수 "A"는 보수발생기(25)에 있어서 그 최대치인 1에 대한 보수 "1-A"를 만든다. 이 보수 "1- A"(26)에 입력되어 순회루프(29)내에 투입되며, 가산기(27)로부터의 출력치 "y."를 (1-A)배하다. 그리고, 이(1-A)배된 값과 피제수 "x"를 가산기(27)에서 순회적으로 가산하여, 각 순회연산마다의 제산출력 "y_(n)"을 레지스터(27)에 출력한다.

이와같이 구성된 제산기에 있어서, 예를들면 제수 "A"가 1에 가까운 A

1/4일 경우, 제1및 제2판별기 (35),(36)는 모두 "0"을 출력하여, 제1 및 제2셀렉터(34), (37)의 제어단자 cb1,ca1,cb2,cb2에 입력한다. 여기서, 제수 "A"는 A

1/4이며 "1"에 가까우므로 제1셀렉터(34)에서는 각 이득증폭기를 통하지 않는 제1선택단자(sb1)에 의해 피제수 "A"의 1배의 출력이 선택된다. 이것에 수반해서, 제2셀렉터(37)에 있어서도, 제1선택단자(sb1)에 의해 피제수 "A"의 1배의 출력이 선택된다. 또, 제수 A가 1/4＞A

1/8일때는 제1 및 제2판별기(35),(36)로부터는 "0"및 "L"이 제1 및 제2셀렉터(34)(37)에 각기 출력된다. 이 경우, 제1셀렉터(34)에서는 제2선택단자( Sb2)에 의해 이득증폭기 (31)를 통한 제수 "A"의 4배의 출력이 선택되며, 제2셀렉터(37)에서는 제2선택단자(Sa2)에 의해 이득증폭기(38)를 통하여, 피제수 x의 1/4배의 출력이 선택된다.

마찬가지로, 제수 A가 1/8＜A

1/16일때는 16배의 제수 "A"및 1/16배의 피제수 "x"가 선택되며, 각기 제1 및 제2셀렉터(34),(37)에서 출력된다. 더구나, 이들 증폭 배수 및 감쇠배수는 실제는 시프트 동작으로 실현할 수 있기 때문에, 회로의 증대는 거의 없다. 이와같이 구성된 제산기에 의하면, 작은 제수 "A"의 값을 큰 값으로 변환하여 처리함으로써, 단시간으로 수속할수 있다. 상기 변환처리는 디지탈회로의 특징을 이용하여 행하므로 회로규모를 그다지 증대시키는 일이 없다. 그리고, 제수 "A"의 값을 4배로 하면 피제수 "x"의 값을 1/4배로 하여 보상하고 있다. 이들 처리는 모두 디지탈회로에 있어서 시프트동작으로 구성할수 있으므로 복잡한 구성을 피할수 있다.

이상과 같이 본 발명에 의하면 회로규모의 증대를 수반하는 ROM를 사용함이 없이, 따라서 얼마 안되는 회로규모로 양호한 제산동작을 시킬수 있으며 또한 DSP 구성에 적합한 제산기를 제공할수 있다.

Claims

피제수가 입력되는 제1입력회로, 제수가 입력되는 제2입력회로, 이들 제1, 제2입력회로에 접속되어 피제수, 제수간의 제산을 하는 제산연산회로를 갖는 제산회로에 있어서, 상기제산연산회로는 제1입력단자가 피제수를 받도록 상기 제1입력회로에 접속되며 또한 제2입력단자가 그 출력단자에 접속된 가산기(27)와 제1입력단자가 상기 가산회로(27)의 상기 출력단자에 접속되고 또한 출력단자가 상기 가산회로(27)의 상기 제2입력단자에 접속되어 상기 가산회로(27)와 함께 연산루프(29)를 형성하며, 제2입력단자가 제수를 받도록 상기 제2입력회로에 접속딘 승산기(26)와 상기 연산루프(29)에 접속되어 상기 연산루프 (29)에서 얻어진 상을 출력하는 레지스터(28)를 포함하는 것을 특징으로 하는 제산기.
제1항에서 있어서, 상기 제2입력회로와 상기 승산기(26)와의 사이에 접속되어 제수의 "1"에 대한 보수를 발생하는 보수발생회로 (25)를 포함하는 것을 특징으로 하는 제산기.
제2항에 있어서, 상기 가산기(27)의 출력단자와 상기 승산기(26)의 제1입력단자와의 사이에 접속된 지연회로(30)를 포함하는 것을 특징으로 하는 제산기.
제3항에 있어서, 상기 제2입력회로와 상기 승산기 (26)와의 사이에 접속되어 제수를 증폭하는 증폭수단(31,32,33)및 상기 제1입력회로와 상기 가산기(27)와의 사이에 접속되며, 상기 증폭수단(31,32,33)과는 반대로 피제수를 감쇠시키는 감쇠수단(38,39,40)을 포함하는 것을 특징으로 하는 제산기.
제4항에 있어서, 상기 증폭수단은 상이한 증폭률을 갖는 복수의 증폭기(31,32,33)를 가지며, 또한 상기 감쇠수단은 상이한 감쇠율을 갖는 복수의 감쇠기(38,39,40)를 갖는 것을 특징으로 하는 제산기.
제5항에 있어서, 제수에 따라 상기 복수의 증폭기(31,32,33) 및 감쇠기(38,39,40)를 선택적으로 동작 시키는 제수판별회로(35,36)를 포함하는 것을 특징으로 하는 제산기
제6항에 있어서, 상기 제수판별회로(35,36)는 제수의 복수로 나눈 범위를 판별하는 것을 특징으로 하는 제산기.