JP2609630B2 - 除算器及び除算方法 - Google Patents
除算器及び除算方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば音声信号及び映像信号をデジタル
化して信号処理を行なう除算器に関する。
化して信号処理を行なう除算器に関する。
（従来の技術） 一般に、デジタル信号処理システムでは、信号の規格
化、信号の演算等で除算器を使用することが多い。この
除算器の除算の方法は種々提案されており、例えば、引
き放し法デジタル信号処理システム（東海大学出版会第
30頁乃至第34頁）等がある。しかしながら、この除算を
ハードウエアで構成しようとすると、非常に複雑なもの
となり、且つ規模が大きくなるものであった。
化、信号の演算等で除算器を使用することが多い。この
除算器の除算の方法は種々提案されており、例えば、引
き放し法デジタル信号処理システム（東海大学出版会第
30頁乃至第34頁）等がある。しかしながら、この除算を
ハードウエアで構成しようとすると、非常に複雑なもの
となり、且つ規模が大きくなるものであった。
第５図は、一般的な除算器の例を示したもので、被除
数ｘと除数Ａを除算器10に入力すると、その出力にｙ＝
x/Aが得られる回路である。この除算器10は、通常処理
の複雑さを避けるために、第６図に示されるような除算
専用のROMを使用した構成が、よく使用されている。
数ｘと除数Ａを除算器10に入力すると、その出力にｙ＝
x/Aが得られる回路である。この除算器10は、通常処理
の複雑さを避けるために、第６図に示されるような除算
専用のROMを使用した構成が、よく使用されている。
同図に於ける除算器では、被除数ｘと除数Ａを除算専
用ROM11のアドレスとして入力させ、その指定された数
値を除算出力x/Aとして出力させて除算を行なってい
た。このような除算器は、構成が非常に単純なものであ
り、その設計に於いてもROMのデータを書込むだけでよ
い。このため、設計期間が短縮され、ブレッドボード等
のディスクリート機器によく使用されている。
用ROM11のアドレスとして入力させ、その指定された数
値を除算出力x/Aとして出力させて除算を行なってい
た。このような除算器は、構成が非常に単純なものであ
り、その設計に於いてもROMのデータを書込むだけでよ
い。このため、設計期間が短縮され、ブレッドボード等
のディスクリート機器によく使用されている。
（発明が解決しようとする問題点） しかしながら、このような除算器をICに内蔵しようと
すると、ROMの規模が問題となってくる。例えば、被除
数ｘ＝８ビット、除数Ａ＝８ビット、除算出力ｙ＝８ビ
ットとした場合、このROMのメモリ容量は、28＋８×８
＝524Kビットとなり、回路規模が大きくなり、実現不可
能になるという問題を有している。
すると、ROMの規模が問題となってくる。例えば、被除
数ｘ＝８ビット、除数Ａ＝８ビット、除算出力ｙ＝８ビ
ットとした場合、このROMのメモリ容量は、28＋８×８
＝524Kビットとなり、回路規模が大きくなり、実現不可
能になるという問題を有している。
したがって、ROMのメモリ容量を減少させる方法とし
て、第７図及び第８図に示されるようなROMを使用した
除算器も考えられる。
て、第７図及び第８図に示されるようなROMを使用した
除算器も考えられる。
第７図は、1/A ROMと、乗算器から成る除算器の例
で、被除数ｘが乗算器12に入力され、除数Ａは1/A ROM
13で、その値を1/Aにした後、乗算器12に入力される。
そして、この乗算器12により、被除数ｘと上記1/A ROM
13の出力1/Aとの積が、出力ｙ＝x/Aとして求められる。
この場合、ROM容量は28×８＝2Kビットである。
で、被除数ｘが乗算器12に入力され、除数Ａは1/A ROM
13で、その値を1/Aにした後、乗算器12に入力される。
そして、この乗算器12により、被除数ｘと上記1/A ROM
13の出力1/Aとの積が、出力ｙ＝x/Aとして求められる。
この場合、ROM容量は28×８＝2Kビットである。
第８図は対数（LOG）ROMを使用した除算器の例を示し
たものである。被除数ｘ及び除数Ａが、それぞれ対数
（LOG）ROM14及び15に入力される。これらのROM14及び1
5の出力“LOGx"及び“LOGA"を減算器16に入力し、その
出力“LOGx/A"を指数（EXP）ROM17に入力する。する
と、この指数（EXP）ROM17の出力は、ｙ＝x/Aとして求
められる。この場合のROM容量は、28×８×３＝6Kビッ
トである。
たものである。被除数ｘ及び除数Ａが、それぞれ対数
（LOG）ROM14及び15に入力される。これらのROM14及び1
5の出力“LOGx"及び“LOGA"を減算器16に入力し、その
出力“LOGx/A"を指数（EXP）ROM17に入力する。する
と、この指数（EXP）ROM17の出力は、ｙ＝x/Aとして求
められる。この場合のROM容量は、28×８×３＝6Kビッ
トである。
また、最近では、デジタル信号プロセッサ（以下DSP
と記す）を用いた信号処理方法が、よく使用されてい
る。このDSPは、汎用の大規模なものから専用DSPまで、
様々なものがある。例えば第９図は、乗算器、加算器、
レジスタ等で構成されたもので、積和演算に好適な回路
構成の演算ユニットである。同図に於いて、レジスタ18
及び19内のデータが乗算器20に入力され、更にこの乗算
器20からの出力とレジスタ18及び19からの直接のデータ
出力が、セレクタ21及び22にそれぞれ入力される。これ
らのセレクタ21及び22は、上記入力されたデータに応じ
たデータを加算器23に入力する。そして、この加算器23
と、累積レジスタ24によって、繰返し演算を実行するよ
うになっている。
と記す）を用いた信号処理方法が、よく使用されてい
る。このDSPは、汎用の大規模なものから専用DSPまで、
様々なものがある。例えば第９図は、乗算器、加算器、
レジスタ等で構成されたもので、積和演算に好適な回路
構成の演算ユニットである。同図に於いて、レジスタ18
及び19内のデータが乗算器20に入力され、更にこの乗算
器20からの出力とレジスタ18及び19からの直接のデータ
出力が、セレクタ21及び22にそれぞれ入力される。これ
らのセレクタ21及び22は、上記入力されたデータに応じ
たデータを加算器23に入力する。そして、この加算器23
と、累積レジスタ24によって、繰返し演算を実行するよ
うになっている。
このように、DSPを使用したシステムに於いて、除算
器を用いようとすると、DSPユニット内で除算器を使用
した方が有効である。このDSPを使用するシステムと
は、１回の処理にフィルタ等の積和演算を高速に動作さ
せて希望する動作フィルタを得るシステムのことであ
る。つまり、１回の処理（例えば音声の場合は44.1K H
z）に、数百回（3fsc動作の場合は約244回）の演算を行
なう。
器を用いようとすると、DSPユニット内で除算器を使用
した方が有効である。このDSPを使用するシステムと
は、１回の処理にフィルタ等の積和演算を高速に動作さ
せて希望する動作フィルタを得るシステムのことであ
る。つまり、１回の処理（例えば音声の場合は44.1K H
z）に、数百回（3fsc動作の場合は約244回）の演算を行
なう。
このため、除算器をDSP処理に適用しようとすると、
処理時間は必ずしも１演算分でなくともよい。
処理時間は必ずしも１演算分でなくともよい。
これに対し、上述した第５図乃至第８図の除算器は、
１演算ステップで結果を得ることができる。しかしなが
ら、除算器専用のROMを使用しなければならないため、
除数の値に対して良好な除算動作を行なわせようとする
と、その回路規模が増大して実現不可能になるという問
題があった。
１演算ステップで結果を得ることができる。しかしなが
ら、除算器専用のROMを使用しなければならないため、
除数の値に対して良好な除算動作を行なわせようとする
と、その回路規模が増大して実現不可能になるという問
題があった。
この発明は、上記の問題を除去したもので、除算器専
用のROMを使用することなく、その回路規模を増大させ
なくとも、除数の値に対して良好な除算動作を行なわせ
ることができ、且つDSP構成に好適の除算器を提供する
ことを目的とする。
用のROMを使用することなく、その回路規模を増大させ
なくとも、除数の値に対して良好な除算動作を行なわせ
ることができ、且つDSP構成に好適の除算器を提供する
ことを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明の除算器は、（１−Ａ（Ａは除数））を演算
する演算手段と、上記（１−Ａ）と除算出力値ｙとを乗
算する乗算手段と、上記乗算手段の出力と被除数ｘとを
加算する加算手段と、上記加算手段の出力を上記除算出
力値ｙとして蓄積する蓄積手段とを有することを特徴と
する。
する演算手段と、上記（１−Ａ）と除算出力値ｙとを乗
算する乗算手段と、上記乗算手段の出力と被除数ｘとを
加算する加算手段と、上記加算手段の出力を上記除算出
力値ｙとして蓄積する蓄積手段とを有することを特徴と
する。
またこの発明の除算方法は、（１−Ａ（Ａは除数））
を演算する第１の段階と、上記（１−Ａ）と除算出力値
ｙとを乗算する第２の段階と、上記第２の段階の乗算結
果と被除数ｘとを加算する第３の段階と、上記第３の段
階の加算結果を上記除算出力値ｙとして蓄積する第４の
段階とを有することを特徴とする。
を演算する第１の段階と、上記（１−Ａ）と除算出力値
ｙとを乗算する第２の段階と、上記第２の段階の乗算結
果と被除数ｘとを加算する第３の段階と、上記第３の段
階の加算結果を上記除算出力値ｙとして蓄積する第４の
段階とを有することを特徴とする。
（作用） この発明は、出力値ｙを乗算器によって（１−Ａ）倍
し、この（１−Ａ）倍した値と被除数ｘとを、加算器で
加算する。この演算を繰返し行なうことにより、除算出
力が得られる。
し、この（１−Ａ）倍した値と被除数ｘとを、加算器で
加算する。この演算を繰返し行なうことにより、除算出
力が得られる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図は、DSP構成に好適な除算器の回路構成を示
す。先ず、乗算器25によって、“1"から除数Ａを引いた
値の“１−A"を、加算器26の出力値ｙに掛合わせる。次
に、この乗算器25の出力値ｙと被除数とを、加算器26に
よって加算する。そして、この加算された出力値ｙが、
レジスタ27を介して出力されるようになっている。
す。先ず、乗算器25によって、“1"から除数Ａを引いた
値の“１−A"を、加算器26の出力値ｙに掛合わせる。次
に、この乗算器25の出力値ｙと被除数とを、加算器26に
よって加算する。そして、この加算された出力値ｙが、
レジスタ27を介して出力されるようになっている。
このような回路構成の除算器に於いて、被除数ｘを入
力したときの出力値ｙを考えてみると、次式のように表
され、 ｙ＝ｘ＋ｙ（１−Ａ） ｙ＝x/A …（１） となり、被除数ｘと除数Ａの除算となることがわかる。
力したときの出力値ｙを考えてみると、次式のように表
され、 ｙ＝ｘ＋ｙ（１−Ａ） ｙ＝x/A …（１） となり、被除数ｘと除数Ａの除算となることがわかる。
これをデジタル回路構成で実現すると、第２図に示さ
れるように、加算器26の出力が単位遅延回路28に入力さ
れて、順次遅延されてから出力される。同図より、出力
y(n)は次式で表される。
れるように、加算器26の出力が単位遅延回路28に入力さ
れて、順次遅延されてから出力される。同図より、出力
y(n)は次式で表される。
y(n)＝ｘ＋y(n-1)・（１−Ａ） …（２） ここで、例えばｘ＝１、Ａ＝0.5、y(0)＝０、ｙを４
ビットとしたときの動作を考えると、（２）式によって
第１回目の演算出力y(1)は、 y(1)＝ｘ＋y(0)・（１−0.5） ＝１＋０・（１−0.5）＝１ となり、これをｎ＝５まで繰返すと、 となり、y(5)は、被除数１、除数0.5の除算の４ビット
精度の除算出力となる。
ビットとしたときの動作を考えると、（２）式によって
第１回目の演算出力y(1)は、 y(1)＝ｘ＋y(0)・（１−0.5） ＝１＋０・（１−0.5）＝１ となり、これをｎ＝５まで繰返すと、 となり、y(5)は、被除数１、除数0.5の除算の４ビット
精度の除算出力となる。
このような除算器によれば、その構成が加算器、（１
−Ａ）倍の乗算器及びレジスタによって実現でき、且つ
積和演算のため、DSPのみで除算動作を実行することが
できる。また、フィードバックループを使用しているの
で、収束するまでに少々時間を要するが、８ビット信号
の場合については、真の値に対する誤差が1/256以下に
収束すれば、系は安定する。
−Ａ）倍の乗算器及びレジスタによって実現でき、且つ
積和演算のため、DSPのみで除算動作を実行することが
できる。また、フィードバックループを使用しているの
で、収束するまでに少々時間を要するが、８ビット信号
の場合については、真の値に対する誤差が1/256以下に
収束すれば、系は安定する。
ところで、上述した条件、ｘ＝１、Ａ＝0.5、初期値
ｙ＝０で巡回演算した場合、第３図（ａ）を参照する
と、出力値ｙは上述したようにｎ＝５で1.9375となり、
ｎ＝12のときに1.9995となって、真値（ｙ＝1/0.5＝
２）に極めて等しくなっているのがわかる。しかしなが
ら、除数の値を変えた場合、例えばＡ＝0.1とすると、
被除数ｘ＝１、初期値ｙ＝０の場合、第３図（ｂ）に示
されるように、ｎ＝12で7.18となり、出力値ｙの真値
（ｙ＝1/0.1＝10）とは、かなりの差が生ずる。
ｙ＝０で巡回演算した場合、第３図（ａ）を参照する
と、出力値ｙは上述したようにｎ＝５で1.9375となり、
ｎ＝12のときに1.9995となって、真値（ｙ＝1/0.5＝
２）に極めて等しくなっているのがわかる。しかしなが
ら、除数の値を変えた場合、例えばＡ＝0.1とすると、
被除数ｘ＝１、初期値ｙ＝０の場合、第３図（ｂ）に示
されるように、ｎ＝12で7.18となり、出力値ｙの真値
（ｙ＝1/0.1＝10）とは、かなりの差が生ずる。
第１図及び第２図に示される除算器は、被除数の値に
対して除数の値が、ある程度大きい値である場合に良好
な除算動作を行ない、除数の値が小さい場合には、その
除算動作を行なうものの、系が収束するまでに時間を要
するということがわかる。したがって、上記実施例の除
算器を更に改良し、いかなる値の除数に対しても、良好
な除算動作ができるようにすればよい。
対して除数の値が、ある程度大きい値である場合に良好
な除算動作を行ない、除数の値が小さい場合には、その
除算動作を行なうものの、系が収束するまでに時間を要
するということがわかる。したがって、上記実施例の除
算器を更に改良し、いかなる値の除数に対しても、良好
な除算動作ができるようにすればよい。
第４図は、上記実施例の除算器を更に改良して示した
ものである。
ものである。
除数Ａは、４倍、８倍及び16倍の利得増幅器29、30及
び31を介して、または直接（１倍）にセレクタ32に入力
される。それと同時に、Ａ≧1/8を比較するコンパレー
タ33と、1/4＞Ａ≧1/8または1/16≧Ａを比較するコンパ
レータ34にも入力される。これらのコンパレータ33及び
34での比較結果に応じて、それぞれ“0"または“1"がセ
レクタ32及びセレクタ35に出力される。このセレクタ35
には、被除数ｘが、４倍、８倍及び16倍の利得増幅器3
6、37及び38を介してまたは直接に力されるようになっ
ている。これらの利得増幅器、コンパレータ及びセレク
タは、選択手段を構成しているものである。
び31を介して、または直接（１倍）にセレクタ32に入力
される。それと同時に、Ａ≧1/8を比較するコンパレー
タ33と、1/4＞Ａ≧1/8または1/16≧Ａを比較するコンパ
レータ34にも入力される。これらのコンパレータ33及び
34での比較結果に応じて、それぞれ“0"または“1"がセ
レクタ32及びセレクタ35に出力される。このセレクタ35
には、被除数ｘが、４倍、８倍及び16倍の利得増幅器3
6、37及び38を介してまたは直接に力されるようになっ
ている。これらの利得増幅器、コンパレータ及びセレク
タは、選択手段を構成しているものである。
一方、セレクタ32から出力される除数Ａは、減算器39
に於いてその最大値である１から減算されて“１−A"を
作る。この“１−A"が乗算器40に入力されてフィードバ
ックループとして組込まれ、出力値ｙを（１−Ａ）倍す
る。そして、この（１−Ａ）倍された値と、被除数ｘを
加算器26で加算し、除算出力ｙ＝x/Aをレジスタ27に出
力する。
に於いてその最大値である１から減算されて“１−A"を
作る。この“１−A"が乗算器40に入力されてフィードバ
ックループとして組込まれ、出力値ｙを（１−Ａ）倍す
る。そして、この（１−Ａ）倍された値と、被除数ｘを
加算器26で加算し、除算出力ｙ＝x/Aをレジスタ27に出
力する。
このように構成された除算器に於いて、例えば除数Ａ
≧1/4の場合、コンパレータ33は“0"を、コンパレータ3
4は“0"を出力し、セレクタ32及び35に入力する。ここ
で、除数Ａ≧1/4であるから、セレクタ32では、利得増
幅器を介さない除数Ａの１倍の出力が選択される。これ
に伴って、セレクタ35に於いても、被除数ｘの１倍の出
力が選択される。また、除数Ａが1/4＞Ａ≧1/8のとき
は、コンパレータ33及び34からは“0"及び“1"が、セレ
クタ32及び35にそれぞれ出力される。この場合、セレク
タ32では利得増幅器29を介した除数Ａの４倍の出力が選
択され、セレクタ35では利得増幅器36を介した被除数ｘ
の４倍の出力が選択される。
≧1/4の場合、コンパレータ33は“0"を、コンパレータ3
4は“0"を出力し、セレクタ32及び35に入力する。ここ
で、除数Ａ≧1/4であるから、セレクタ32では、利得増
幅器を介さない除数Ａの１倍の出力が選択される。これ
に伴って、セレクタ35に於いても、被除数ｘの１倍の出
力が選択される。また、除数Ａが1/4＞Ａ≧1/8のとき
は、コンパレータ33及び34からは“0"及び“1"が、セレ
クタ32及び35にそれぞれ出力される。この場合、セレク
タ32では利得増幅器29を介した除数Ａの４倍の出力が選
択され、セレクタ35では利得増幅器36を介した被除数ｘ
の４倍の出力が選択される。
同様にして、除数Ａが1/8＞Ａ≧1/16のときは８倍の
除数Ａ及び８倍の被除数ｘが、除数Ａ＜1/16のときは16
倍の除数Ａ及び16倍の被除数ｘが選択され、それぞれセ
レクタ32及び35から出力される。しかも、これらの倍数
は、実際にはシフト動作で実現できるため、回路の増大
はほとんどない。
除数Ａ及び８倍の被除数ｘが、除数Ａ＜1/16のときは16
倍の除数Ａ及び16倍の被除数ｘが選択され、それぞれセ
レクタ32及び35から出力される。しかも、これらの倍数
は、実際にはシフト動作で実現できるため、回路の増大
はほとんどない。
このように構成された除算器によれば、小さい除数Ａ
の値を大きい値に変換して処理することによって、短時
間で収束できる。しかも、デジタル回路の特徴を利用し
て除数Ａの値を大きくする動作をし、例えば除数Ａの値
を４倍にすれば被除数ｘの値を４倍にしており、デジタ
ル回路に於いてシフト動作で構成できるようにしたの
で、複雑な構成を避けることができる。
の値を大きい値に変換して処理することによって、短時
間で収束できる。しかも、デジタル回路の特徴を利用し
て除数Ａの値を大きくする動作をし、例えば除数Ａの値
を４倍にすれば被除数ｘの値を４倍にしており、デジタ
ル回路に於いてシフト動作で構成できるようにしたの
で、複雑な構成を避けることができる。
［発明の効果］ 以上のように、この発明によれば、除算器専用のROM
を使用することなく、その回路規模を増大させなくと
も、除数の値に対して良好な除算動作を行なわせること
ができ、且つDSP構成に好適の除算器を提供できる。
を使用することなく、その回路規模を増大させなくと
も、除数の値に対して良好な除算動作を行なわせること
ができ、且つDSP構成に好適の除算器を提供できる。
第１図はこの発明に係る除算器の実施例を示す回路構成
図、第２図は第１図の除算器のデジタル回路構成図、第
３図（ａ）及び（ｂ）は第１図の除算器の動作を示す計
算値を表す図、第４図はこの発明の別の実施例でデジタ
ル信号プロセッサ構成用の除算器の回路構成図、第５図
は従来の除算器の回路構成図、第６図は従来の除算専用
ROMを使用した除算器を示した図、第７図は従来の1/A
ROMと乗算器から成る除算器を示した図、第８図は従来
の対数（LOG）ROM、指数（EXP）ROM及び減算器から成る
除算器を示した図、第９図はデジタル信号プロセッサの
構成例を示した図である。 10……除算器、25……乗数（１−Ａ）の乗算器、26……
加算器、29、30、31、36、37、38……利得増幅器、32、
35……セレクタ、33、34……コンパレータ、39……減算
器、40……乗算器。
図、第２図は第１図の除算器のデジタル回路構成図、第
３図（ａ）及び（ｂ）は第１図の除算器の動作を示す計
算値を表す図、第４図はこの発明の別の実施例でデジタ
ル信号プロセッサ構成用の除算器の回路構成図、第５図
は従来の除算器の回路構成図、第６図は従来の除算専用
ROMを使用した除算器を示した図、第７図は従来の1/A
ROMと乗算器から成る除算器を示した図、第８図は従来
の対数（LOG）ROM、指数（EXP）ROM及び減算器から成る
除算器を示した図、第９図はデジタル信号プロセッサの
構成例を示した図である。 10……除算器、25……乗数（１−Ａ）の乗算器、26……
加算器、29、30、31、36、37、38……利得増幅器、32、
35……セレクタ、33、34……コンパレータ、39……減算
器、40……乗算器。
Claims (5)
- 【請求項１】（１−Ａ（Ａは除数））を演算する演算手
段と、 上記（１−Ａ）と除算出力値ｙとを乗算する乗算手段
と、 上記乗算手段の出力と被除数ｘとを加算す加算る手段
と、 上記加算手段の出力を上記除算出力値ｙとして蓄積する
蓄積手段と を有することを特徴とする除算器。 - 【請求項２】（１−Ａ（Ａは除数））を演算する第１の
段階と、 上記（１−Ａ）と除算出力値ｙとを乗算する第２の段階
と、 上記第２の段階の乗算結果と被除数ｘとを加算する第３
の段階と、 上記第３の段階の加算結果を上記除算出力値ｙとして蓄
積する第４の段階と を有することを特徴とする除算方法。 - 【請求項３】除数Ａと所定の値ｎとを乗算し、上記除数
Ａと比較としたときに１を超えることなく１に近付けた
値ｎ・Ａを出力する第１の乗算手段（29、30、31）と、 （１−ｎ・Ａ）を演算する演算手段（25′）と、 上記（１−ｎ・Ａ）と除算出力値ｙとを乗算する第２の
乗算手段（25）と、 被除数ｘと上記所定の値ｎとを乗算した値ｎ・ｘを出力
する第３の乗算手段（36、37、38）と、 上記第２の乗算手段（25）の出力と上記値ｎ・ｘとを加
算する加算手段（26）と、 上記加算手段（26）の出力を上記除算出力値ｙとして蓄
積する蓄積手段（27）と を有することを特徴とする除算器。 - 【請求項４】上記所定の値ｎは、上記除数Ａの値に応じ
て大きさを変えることを特徴とする特許請求の範囲第３
項記載の除算器。 - 【請求項５】上記除数Ａが第１の値のときのｎよりも、
上記除数Ａが上記第１の値よりも大きいときの上記ｎは
小さいことを特徴とする特許請求の範囲第４項記載の除
算器。
Priority Applications (4)
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|---|---|---|---|
| JP62241351A JP2609630B2 (ja) | 1987-09-26 | 1987-09-26 | 除算器及び除算方法 |
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| DE3832796A DE3832796A1 (de) | 1987-09-26 | 1988-09-23 | Divisionsschaltung |
| US07/248,974 US4941118A (en) | 1987-09-26 | 1988-09-26 | Division circuit having an operation loop including an adder and multiplier |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62241351A JP2609630B2 (ja) | 1987-09-26 | 1987-09-26 | 除算器及び除算方法 |
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- 1988-09-26 US US07/248,974 patent/US4941118A/en not_active Expired - Fee Related
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| US4941118A (en) | 1990-07-10 |
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