JPH0580978A - 演算処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は乗算回路や積算回路等の演算処理回
路に関し、簡易構成で高速処理を行うことを目的とす
る。 【構成】 レジスタ４に丸めデータを格納し、丸めデー
タに基づくａビットの補正値データＢと、積和演算後の
ａビットのデータＡとを加算器１により加算してａビッ
トのデータＣを得る。このデータＣからセレクタ３によ
りｄビット（ｄ＜ａ）のデータＤを抜き出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算回路や積和回路等
の演算処理回路に関する。

【０００２】近年、乗算回路や積和回路を使用するシス
テムにおいてはその出力ビット数に対し、全ての出力ビ
ットを使用することは稀であり、大半のシステムではそ
のシステムで処理できるビット長にしてから使用してい
る。従って、乗算回路や積和回路の出力をそのシステム
で処理できる最適のビット長にするに際し、高速に処理
する必要がある。

【０００３】

【従来の技術】図６に、従来の演算処理回路の構成図を
示す。図中、１はデータＡ（ａビットの演算結果）とデ
ータＢ（ａビットの演算結果補正値データ）の入力から
データＣ（ａビットの演算結果補正後データ）が出力さ
れる加算回路である。２はＲＡＭ等のメモリであり、こ
の中に演算結果補正値データがストアされている。３は
ビットのセレクタであり、ａビットの中からｄビットを
抜き出すものである。

【０００４】このような構成において、演算器等により
出力されるデータＡと、メモリ等より出力されるデータ
Ｂの入力を加算することにより、入力Ａを補正して最終
的なデータＤ（ｄビット＜ａビット）の出力を得てい
る。例えば、データＡ，Ｂが３７（＝ａ）ビットであ
り、加算回路１により加算されたデータＣの３７（＝
ａ）ビットより、１６（＝ｄ）ビットのデータＤに補正
するものである。

【０００５】すなわち、乗算回路または積和回路のハー
ドウェアでその結果を補正してデータＤ（ｄビット＜ａ
ビット）にした後に、これを次の処理に使用したい場合
には、ＲＡＭ２等のメモリから補正値データを入力して
加算することで演算結果補正処理を行なうものである。

【０００６】

【発明が解決しようとする課題】しかし、上述のように
補正処理を行う場合、補正値データをＲＡＭ２にストア
していることから、該補正値データにおける設定、呼出
しのオーバヘッドが多くなって処理に長時間を要し、ま
た種々の補正値データ使用する場合にはＲＡＭ２のメモ
リ領域が多く必要になるという問題がある。

【０００７】そこで、本発明は上記課題に鑑みなされた
もので、簡易構成で、高速処理を行う演算処理回路を提
供することう目的とする。

【０００８】

【課題を解決するための手段】図１に、本発明の原理説
明図を示す。なお、図６と同一の構成部分には同一の符
号を付す。図１において、４は格納手段であり、所定ビ
ット数のデータを丸め処理するための丸めデータを予め
格納する。１は加算手段であり、前記所定ビット数のデ
ータに、該格納手段４に格納された該丸めデータに基づ
く補正値データを加算する。３は選択手段であり、該加
算手段１により加算されたデータより、任意のビット数
のデータを抜き出す。

【０００９】

【作用】図１に示すように、格納手段４は丸めデータが
予め格納されており、この丸めデータに基づく補正値デ
ータＢを作成して、丸め処理を行うデータＡに加算す
る。この場合、補正値データＢのビット数は該丸め処理
を行うデータのビット数ａと同じであり、該補正値デー
タのうち丸めデータ以外のビットは「０」とされる。

【００１０】そして、加算されたａビットのデータｃか
らｄ（＜ａ）ビットのデータＤを選択手段３により抜き
出すものである。

【００１１】このように、格納手段４は、必要なデータ
長の全ビットを必要とせずに不要部分に「０」を入れら
れ、また他の用途で使用するレジスタのような格納手段
で余りビットに割り振ることにより、場所をとらず、こ
の機能のためにＲＡＭのような大メモリをとることなく
ハードウェアの増大を殆ど必要としないことから、呼出
しに時間を要することなく高速処理を行うことが可能に
なる。

【００１２】

【実施例】図２に、本発明の一実施例の構成図を示す。
図２の演算処理回路は積和演算回路の一例を示したもの
で、レジスタ４のビット１２，１３は丸めデータを格納
しているものとする。

【００１３】図２中、５は乗算器であり、データＥ（１
６ビット）とデータＦ（１６ビット）との積（３２ビッ
ト）を出力する。６はセレクタであり、丸め処理実行時
は格納手段であるレジスタ４からの２ビットの丸めデー
タに基づく補正値データを入力し、積和演算実行時は乗
算器５からの乗算結果を入力して加算手段である加算器
１に３２ビットのデータＢを出力する。また、セレクタ
６は丸め処理実行時のビット１２，１３以外のビットに
「０」を入力することも同時に行っている。７は積和の
中間結果の保持をするラッチであり、３２次の積和演算
分として３７ビットを有する。また、３は選択手段であ
るセレクタであり、加算器１からの３７ビットのデータ
より、１６ビットの補正処理されたデータＤを出力する
ものである。

【００１４】ここで、図３（Ａ），（Ｂ）に、図２のセ
レクタ６の論理回路図の一例を示す。図３（Ａ）におい
て、端子１０からのコントロール信号が、アンドゲート
１１に入力されると共に、インバータ１２を介してアン
ドゲート１３に入力される。このコントロール信号は、
例えば丸め処理実行時には「１」、積和演算実行時には
「０」が印加される。

【００１５】また、アンドゲート１１には、端子１４よ
りレジスタ４からの１ビット分（例えばビット１２）の
丸めデータが入力され、アンドゲート１３には、端子１
５より乗算器５からの３２ビットのデータのうちの１ビ
ット分（例えばビット１２）の乗算結果の信号が入力さ
れる。そして、アンドゲート１１，１３からの出力は、
オアゲート１６を介して端子１７よりデータＢのうちの
１ビット分のデータが出力される。

【００１６】一方、図３（Ｂ）において、アンドゲート
１３ａには端子１０ａからコントロール信号がインバー
タ１２ａを介して入力されると共に、端子１５ａより乗
算器からの１ビット分の乗算結果の信号が入力される。
そして、端子１７ａよりデータＢの１ビット分のデータ
が出力される。すなわち、選択入力のないビットは、コ
ントロール信号が「０」のときは「０」を、「１」のと
きは積の１ビットを入力させることにより、論理に無駄
なく、面積を小さくすることができる。

【００１７】すなわち、セレクタ６は、これらの一系統
が３２系統パラレルに構成されるもので、３２個の端子
１７が内部バス（図示せず）に接続されて加算器１に３
２ビットのデータＢが入力されるものである。

【００１８】そこで、図４に、図２のデータ形式を説明
するための図を示す。図４（Ａ），（Ｃ）は、各データ
形式を示しており、それぞれ固定小数点データとして扱
っている。データＤ，Ｅ，Ｆ（図４（Ａ），（Ｃ））は
１６ビットの固定小数点データであり、符号ビット及び
整数ビットが各１ビットであり、残りの１４ビットが少
数点以下のデータで、−２〜＋１．９９…までのデータ
を扱える。図４（Ｂ）におけるデータＢは３２ビットの
固定少数点データであり、符号ビットが１ビット、整数
ビットが３ビットであり、残りの２４ビットが小数点以
下のデータである。同様に、図４（Ｃ）におけるデータ
Ｃは３７ビットの固定小数点データであり、符号ビット
が１ビット、整数ビットが８ビットであり、残りの２８
ビットが小数点以下のデータである。

【００１９】本実施例では３２次までの積和演算が可能
である積和演算回路を構成しているため、３７ビットの
積和中間結果データをラッチ７によりラッチする。

【００２０】従って、図４（Ｃ）において、データＣか
ら１６ビットのデータＤを抜き出した場合、ビット２９
〜ビット１４を抜き出すことになるため、丸め用データ
はビット１３以下に加算することになる。

【００２１】図２において、まず、積和演算は、乗算器
５、セレクタ６、加算器１及びラッチ７で行う。すなわ
ち、最初にデータＥ，Ｆの乗算を乗算器５で行い、ゼロ
とデータＢとを加算し、その結果のデータＣはラッチ７
でラッチされ、次のステートのデータＡ入力としてデー
タＢと加算器１により加算される。これを３２次繰り返
す。これにより、ラッチ７には３７ビットのデータＡが
ラッチされることになる。

【００２２】積和演算が終わると、端子１０からのコン
トロール信号によりセレクタ６において、次の加算時デ
ータＢにデータＥ×Ｆの結果ではなく３２ビットのうち
１３ビット目と１２ビット目にレジスタの内容が入り、
それら以外には「０」か入った補正値データがセレクタ
６より出力されて加算器１に入力される。そして、ラッ
チ７からのデータＡに加算し、データＣのデータが出力
される。

【００２３】セレクタ３はこのデータＣからビット２９
〜１４のデータを抜き出し、出力する。この時、レジス
タ４のビット１２，１３の値により丸めの精度が定ま
る。例えば、レジスタ４のビット１３が「１」、ビット
１２が「０」の時は１／２から切り上げとなる。また、
ビット１３が「０」、ビット１２が「１」の時は１／４
から切り上げとなり、ビット１３，１２が共に「１」の
時は１／４から切り上げとなる。なお、ビット１３，１
２が共に「０」のときは切り捨てとなる。

【００２４】このように、２ビット分の丸めデータをレ
ジスタ４に格納しておくことにより、１／４の精度で丸
め処理を行うことができる。この場合、ＲＡＭ等のメモ
リを必要とせずレジスタ４を使用することにより、ま
た、レジスタ４の丸めデータ以外のビットに制御データ
等を格納することにより、無駄なメモリを省くことがで
きる。従って、丸めメモリ処理を行う場合の丸めデータ
の呼出しに時間を要することなく高速に処理することが
できる。

【００２５】なお、上記実施例では、レジスタ４内に２
ビットの丸めデータを格納する場合を示したが、丸め精
度により何ビットとしてもよい。また、丸めデータを固
定小数点の小数部分のみに加算する場合を示している
が、オフセットデータをレジスタ４に格納し、オフセッ
トデータに基づく補正値データにより整数部分に符号付
きの一定の値を加算してオフセット指定することができ
る。この場合、丸め処理とオフセット指定を一つの演算
処理回路で行うこともでき、丸めデータ及びオフセット
を共通にして各補正値データを作成しても良い。

【００２６】次に、図５に、本発明の他の実施例の構成
図を示す。図２においては、乗算器５の乗算結果と丸め
データ（又はオフセットデータ）とをセレクタ６に入力
させているが、図５においては、２つのセレクタ１８，
１９を設け、セレクタ１８には端子２０よりデータＥ及
び端子２１より丸めデータ（オフセットデータ）を入力
させ、セレクタ１９には端子２１よりデータＦ及び端子
２１より丸めデータ（オフセットデータ）を入力させ
る。そして、セレクタ１８，１９の出力データを乗算器
２３により乗算して端子２４より加算器１（図２）に入
力させるものである。

【００２７】すなわち、データＥ，Ｆのどちらか、又は
両方と、丸めデータ（オフセットデータ）とをセレクタ
１８，１９でセレクトし、乗算器２３の結果を丸めデー
タ（オフセットデータ）に基づく補正値データとするも
ので、作用効果は図２と同様である。

【００２８】

【発明の効果】以上のように本発明によれば、格納手段
に丸めデータ（オフセットデータ）を格納し、該丸めデ
ータ（オフセットデータ）に基づく補正値データで処理
（オフセット指定）を行うことにより、補正値データを
記憶させるメモリを不用とし、簡易構成で高速処理を行
うことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の構成図である。

【図３】図２のセレクタの論理回路図である。

【図４】図２のデータ形式を説明するための図である。

【図５】本発明の他の実施例の構成図である。

【図６】従来の演算処理回路の構成図である。

【符号の説明】

１ 加算手段（加算器） ３ 選択手段（セレクタ） ４ 格納手段（レジスタ） ５ 乗算器 ６ セレクタ ７ ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定ビット数のデータを丸め処理するた
   めの丸めデータを予め格納する格納手段（４）と、 前記所定ビット数のデータに、該格納手段（４）に格納
   された該丸めデータに基づく補正値データを加算する加
   算手段（１）と、 該加算手段により加算されたデータより、任意のビット
   数のデータを抜き出す選択手段（３）と、 を有することを特徴とする演算処理回路。
2. 【請求項２】所定ビット数のデータをオフセット指定す
   るためのオフセットデータを予め格納する格納手段
   （４）と、 該所定ビット数のデータに、該格納手段（４）に格納さ
   れた該オフセットデータに基づく補正値データを加算す
   る加算回路（１）と、 を有することを特徴とする演算処理回路。