JPH06110659A

JPH06110659A - マイクロコンピュータ

Info

Publication number: JPH06110659A
Application number: JP5189269A
Authority: JP
Inventors: Kimiko Nakamura; 公子中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-06-30
Filing date: 1993-06-30
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】積和演算における演算時間を大幅な短縮す
る。【構成】乗数データと被乗数データの乗算を行なう乗
算回路１０１からのデータとキャリーとの加算処理及び
乗算結果の加算を行なう桁上げ伝播加算器１０２と、桁
上げ伝播加算器から得られる乗算結果を保持する乗算結
果保持レジスタ１０８と、乗算結果の加算により得られ
る積和演算結果を保持する積和演算結果保持レジスタ１
０９と、乗算回路からのデータまたはキャリーと乗算結
果保持レジスタに保持する乗算結果を選択的に桁上げ伝
播加算器に入力するセレクタ１０６と、乗算回路からの
データまたはキャリーとレジスタ１０９に保持する積和
演算結果を選択的に桁上げ伝播加算器に入力するセレク
タ１０７と、レジスタ１０８又はレジスタ１０９に保持
された乗算結果または積和演算結果を選択的に出力する
セレクタ１１２を備える。【効果】従来の積和演算と比較し、１／２〜１／３程
度の実行クロック数で処理することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に、乗算と加算を所定回数繰り返す積和演算
命令を備えるマイクロコンピュータに関する。

【０００２】

【従来の技術】従来のマイクロコンピュータにおける積
和演算命令の実行方法について、図６を用いて説明す
る。ここでは説明の簡略化のため、乗数データ、被乗数
データなどの演算に必要なデータは、複数のレジスタか
らなるレジスタ群４０１から読み出されるものとする。
このとき、対象レジスタアドレスは、レジスタアドレス
バス４０２に出力されているものとする。また、乗算
は、２次のブースのアルゴリズムを用いて行なうものと
し、扱うデータは１６ビットとして説明する。まず、レ
ジスタ群４０１からテンポラリレジスタ４０３に乗数デ
ータが読み出される。テンポラリレジスタ４０３に読み
出された乗数データは、ブースデコーダ４０４によりデ
コードされる。デコードされた値により、レジスタ群４
０１から読み出された被乗数データが修飾され、テンポ
ラリレジスタ４０５に書き込まれる。

【０００３】２次のブースのアリゴリズムを用いた１６
ビットデータの乗算では、８個の部分積が求められ、そ
れぞれの部分積が２ビットずつシフトされて加算され
る。２次のブースのアリゴリズムを用いた場合、例えば
１６ビットの乗数データがブースデコーダ４０４により
デコードされると、その値は、０，±１，±２の何れか
となる。そして、被乗数データ（Ｘとする）が上記デコ
ードされた値で修飾されるとは、デコードの結果値によ
り、０，±Ｘ，±２Ｘを求めることをいう。また、この
場合、８個の部分積は、デコードされた値により修飾さ
れた値０，±Ｘ，±２Ｘを示す。

【０００４】１回目の部分積は、テンポラリレジスタ４
０７に書き込まれる。２回目以降は、同様にして被乗数
データがブースデコーダ４０４の値により修飾され、シ
フトレジスタ４０６により２ビットずつのシフトを繰り
返し、シフトレジスタ４０６の内容とテンポラリレジス
タ４０７の内容がＡＬＵ４０８で加算される。ＡＬＵ４
０８で加算された結果は、テンポラリレジスタ４０７に
書き込まれる。

【０００５】このように、被乗数データがブースデコー
ダ４０４の値により修飾され、シフト、加算が繰り返さ
れることにより、乗算結果が求められる。乗算結果は、
内部データバス１０５を経由して、レジスタ群４０１に
書き込まれる。同様にして、次の乗数データ、被乗数デ
ータから乗算結果が求められた後、前回の乗算結果がレ
ジスタ群４０１からデータバス４０９を経由して読み出
される。同時にテンポラリレジスタ４０７に書き込まれ
た今回の乗算結果がデータバス４１０を経由して読み出
され、ＡＬＵ４０８に入力されて加算処理が実行され
る。以上の処理を、指定された回数だけ繰り返すことに
より積和演算命令が実行される。最終的な積和演算結果
は、レジスタ４２０に一時的に保持され、内部データバ
スを経由してレジスタ群４０１に書き込まれる。

【０００６】

【発明が解決しようとする課題】上述のように、従来の
マイクロコンピュータにおける積和演算の実行は、マイ
クロプログラム制御により、被乗数データの部分積を求
め、２ビットシフト、加算を繰り返すことによりまず乗
算処理が行なわれる。そして、その結果を一時保管した
後、次の乗算処理が行なわれ、結果が出された後、再び
前回の乗算結果が読み出され、加算処理を実行すること
により積和演算が行なわれているため、積和演算の実行
時間が遅いという欠点を有している。マイクロコンピュ
ータにおいては、積和演算の高速化に対する要求が強い
が、従来のマイクロプログラム制御方式による高速化に
は限界があり、現状のままでは高速化が難しいという問
題があった。

【０００７】本発明は、このような従来の課題を解決す
るためになされたものであり、マイクロプログラム制御
で積和演算を行なう場合の実効クロック数に比べ、１／
２〜１／３程度の実行クロック数で処理することがで
き、かつ簡単なハードウェア構成で実現できるマイクロ
コンピュータを提供することを第１の目的とする。ま
た、本発明の第２の目的は、上記目的に加えて積和演算
に対する飽和機能を実現するマイクロコンピュータを提
供することにある。

【０００８】

【課題を解決するための手段】上記第１の目的を達成す
るため、本発明のマイクロコンピュータは、上記本発明
の第１の目的を達成するマイクロコンピュータは、乗数
データと被乗数データの乗算を行なう乗算回路と、前記
乗算回路からのデータとキャリーとの加算処理及び乗算
結果の加算を行なう桁上げ伝播加算器と、前記桁上げ伝
播加算器の前記データとキャリーの加算により得られる
乗算結果を保持する第１の保持手段と、前記桁上げ伝播
加算器の乗算結果の加算により得られる積和演算結果を
保持する第２の保持手段と、前記乗算回路からのデータ
またはキャリーと前記第１の保持手段に保持する乗算結
果を選択的に前記桁上げ伝播加算器に入力する第１の選
択手段と、前記乗算回路からのデータまたはキャリーと
前記第２の保持手段に保持する積和演算結果を選択的に
前記桁上げ伝播加算器に入力する第２の選択手段と、前
記第１の保持手段または前記第２の保持手段に保持され
た乗算結果または積和演算結果を選択的に出力する出力
データ制御手段を備える構成としている。そして、好ま
しい態様では、前記桁上げ伝播加算器と前記第２の保持
手段との間に、前記桁上げ伝播加算器からの積和演算結
果または内部データバスからのデータを選択的に前記第
２の保持手段に格納する第３の選択手段を備える構成と
している。

【０００９】本発明の第２の目的を達成する本発明のマ
イクロコンピュータは、乗数データと被乗数データの乗
算を行なう乗算回路と、前記乗算回路からのデータとキ
ャリーとの加算処理及び乗算結果の加算を行なう桁上げ
伝播加算器と、前記桁上げ伝播加算器の前記データとキ
ャリーの加算により得られる乗算結果を保持する第１の
保持手段と、前記桁上げ伝播加算器の乗算結果の加算に
より得られる積和演算結果を保持する第２の保持手段
と、前記乗算回路からのデータまたはキャリーと前記第
１の保持手段に保持する乗算結果を選択的に前記桁上げ
伝播加算器に入力する第１の選択手段と、前記乗算回路
からのデータまたはキャリーと前記第２の保持手段に保
持する積和演算結果を選択的に前記桁上げ伝播加算器に
入力する第２の選択手段と、前記第１の保持手段または
前記第２の保持手段に保持された乗算結果または積和演
算結果を選択的に出力する出力データ制御手段とを備
え、前記出力データ制御手段は、前記第２の保持手段内
の積和演算結果がオーバーフローかアンダーフローかを
判定する判定手段を備え、前記判定手段により前記積和
演算結果がオーバーフロー及びアンダーフローの何れで
もない時に、前記第２の保持手段の積和演算結果を出力
し、オーバーフローの時に、演算語長の正の最大値を出
力し、アンダーフローの時に、演算語長の負の最大値を
出力する構成としている。そして、好ましい態様では、
前記出力データ制御手段の判定手段は、前記桁上げ伝播
加算器からのオーバーフローフラグを入力し、オーバー
フローフラグが”１”の時に、前記第２の保持手段内の
積和演算結果の最上位ビットが”１”でオーバーフロー
と判定し、前記第２の保持手段内の積和演算結果の最上
位ビットが”０”でアンダーフローと判定する。また、
前記演算語長の正の最大値及び演算語長の負の最大値を
予め生成する定数生成回路を備える。さらに好ましい態
様では、前記桁上げ伝播加算器と前記第２の保持手段と
の間に、前記桁上げ伝播加算器からの積和演算結果また
は内部データバスからのデータを選択的に前記第２の保
持手段に格納する第３の選択手段を備える。

【００１０】

【作用】本発明では、積和演算命令において、乗算処理
において桁上げ伝播加算器から出力された乗算結果は、
第１の保持手段に出力され、さらに第１の選択手段に入
力される。第２の選択手段には、第２の保持手段の前回
までの積和演算結果が入力される。そして、第１の選択
手段では、第１の保持手段の乗算結果が選択され、第２
の選択手段では、第２の保持手段の内容がそれぞれ選択
されて桁上げ伝播加算器に入力され、加算が行なわれ
る。得られた結果は、新たな積和演算結果として、第２
の保持手段に書き込まれる。以下同様にして、次の被乗
数データ、乗数データについて乗算回路で乗算処理が行
なわれる。得られたデータおよびキャリーは、第１の選
択手段、第２の選択手段により選択され、桁上げ伝播加
算器に入力され、加算処理が行なわれる。ここで、得ら
れた乗算結果は、第１の保持手段に出力され、第１の選
択手段に入力される。同様に、第２の選択手段には、第
２の保持手段の積和演算で得られた積和演算結果が入力
され、桁上げ伝播加算器で加算が行なわれる。結果は、
第２の保持手段に書き込まれる。積和演算の回数だけ上
記の演算を繰り返すことにより、最終の積和演算結果が
第２の保持手段に保持される。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。本発明の第１の実施例について、図
面に示す積和演算命令用ハードウェアのブロック図を参
照して説明する。図１において、本発明のマイクロコン
ピュータは、乗算及び積和演算処理を行なう乗算器１０
０と、被乗数データ保持レジスタ１０３と、乗数データ
保持レジスタ１０４と、乗算結果保持レジスタ１０８
と、積和演算結果保持レジスタ１０９と、セレクタ１１
２、複数のレジスタからなるレジスタ群１２１を備えて
いる。乗算器１００は、桁上保存加算器（ＣＳＡ）方式
の乗算回路１０１、乗算器１００の最終段であるキャリ
ー伝播加算器１０２、キャリー伝播加算器１０２への入
力を選択するセレクタ１０６，１０７とで構成される。
被乗数データを修飾するために必要なブースデコーダ
は、乗算回路１０１内に含まれる。

【００１２】乗算結果保持レジスタ１０８と積和演算結
果保持レジスタ１０９はそれぞれデータバス１１１，１
１０を介してセレクタ１０６，１０７と接続され、セレ
クタ１１２と被乗数データ保持レジスタ１０３と乗数保
持レジスタ１０４とはデータバス１０５を介して接続さ
れる。

【００１３】従来、マイクロプログラム制御により、被
乗数データの部分積を求め、２ビットシフト、加算を繰
り返すことにより乗算処理を行っていたが、本実施例で
は、これら部分積の算出、２ビットシフト処理及び部分
積の加算処理を桁上保存加算器（ＣＳＡ）方式の乗算回
路１０１によって実行する。また、キャリー伝播加算器
１０２は、通常の２入力加算器である。

【００１４】乗数データ、被乗数データなどの演算に必
要なデータは、複数のレジスタからなるレジスタ群１２
１から内部データバス１０５を経由して読み出されるも
のとする。また、乗算処理は、２次のブースのアルゴリ
ズムを用いて行なうものとし、扱うデータは１６ビット
として説明する。

【００１５】ここで、上記の如く構成されるマイクロコ
ンピュータの演算動作の内容を説明する。まず、被乗数
データが内部データバス１０５を経由して、被乗数デー
タ保持レジスタ１０３に書き込まれる。次に、同様にし
て乗数データが内部データバス１０５を経由して、乗数
データ保持レジスタ１０４に書き込まれる。被乗数デー
タ保持レジスタ１０３，乗数データ保持レジスタ１０４
に書き込まれたデータは、例えば、ＣＳＡ（桁上保存加
算器）方式を用いた乗算回路１０１により、８個の部分
積の加算処理が行なわれる。

【００１６】乗算回路１０１により加算されたデータは
セレクタ１０６で、キャリーはセレクタで選択され、最
終段のキャリー伝播加算器１０２に入力される。被乗数
データに乗数データを乗算する乗算命令の場合には、キ
ャリー伝播加算器１０２で加算された結果は、乗算結果
保持レジスタ１０８に出力される。乗算結果保持レジス
タ１０８の乗算結果Ｍはセレクタ１１２により選択さ
れ、内部データバス１０５を経由して、レジスタ群１２
１に書き込まれる。

【００１７】一方、積和演算命令では、乗算処理におい
てキャリー伝播加算器１０２から出力された乗算結果Ｍ
は、乗算結果保持レジスタ１０８に出力され、さらにデ
ータバス１１１を経由してセレクタ１０６に入力され
る。セレクタ１０７には、積和演算結果保持レジスタ１
０９の前回までの積和演算結果Ｓがデータバス１１０を
経由して入力される。そして、セレクタ１０６では、乗
算結果保持レジスタ１０８の乗算結果Ｍが選択され、セ
レクタ１０７では、積和演算結果保持レジスタ１０９の
内容がそれぞれ選択されてキャリー伝播加算器１０２に
入力され、加算が行なわれる。得られた結果は、新たな
積和演算結果Ｓとして、積和演算結果保持レジスタ１０
９に書き込まれる。

【００１８】以下同様にして、次の被乗数データ、乗数
データが内部データバス１０５を経由して被乗数データ
保持レジスタ１０３，乗数データ保持レジスタ１０４に
書き込まれ乗算回路１０１で、８個の部分積の加算処理
が行なわれる。加算されたデータおよびキャリーは、セ
レクタ１０６，１０７により選択され、キャリー伝播加
算器１０２に入力され、加算処理が行なわれる。ここ
で、得られた乗算結果Ｍは、乗算結果保持レジスタ１０
８に出力され、データバス１１１を経由してセレクタ１
０６に入力される。同様に、セレクタ１０７には、積和
演算結果保持レジスタ１０９の上記積和演算で得られた
積和演算結果Ｓがデータバス１１０を経由して入力さ
れ、キャリー伝播加算器１０２で加算が行なわれる。結
果は、積和演算結果保持レジスタ１０９に書き込まれ
る。

【００１９】以下同様に、積和演算の回数だけ上記の演
算を繰り返すことにより、最終の積和演算結果Ｓが積和
演算結果保持レジスタ１０９に保持される。この最終的
な積和演算結果Ｓは、セレクタ１１２により選択され内
部データバス１０５を経由してレジスタ群１２１に書き
込まれる。このようにして、積和演算命令が実行され
る。

【００２０】本実施例では、これら部分積の算出、２ビ
ットシフト処理及び部分積の加算処理を桁上保存加算器
（ＣＳＡ）方式の乗算回路１０１によって実行するの
で、マイクロプログラム制御で積和演算を行なう場合の
実効クロック数に比べ、１／２〜１／３程度の実行クロ
ック数で処理することができる。また、乗算回路１０１
を除く、ハードウェアの追加は、セレクタやレジスタ等
の簡単な構成であり、バス構成も同じであるので、ハー
ドウェアを追加することによりオーバーヘッドも少なく
て済む。

【００２１】本発明の第２の実施例について、図２を参
照して説明する。基本的な構成は、第１の実施例と同様
であり、共通部分に関する説明は省略し、相違する部分
のみを説明する。図２において、本実施例のマイクロコ
ンピュータでは、キャリー伝播加算器１０２と積和演算
結果保持レジスタ１０９の間に、セレクタ１１４を設け
ている。このセレクタ１１４の入力には、キャリー伝播
加算器１０２の出力と、内部データバス１０５と接続さ
れるデータバス１１３が接続され、セレクタ１１４の出
力が積和演算結果保持レジスタ１０９と接続している。
この結果、積和演算結果保持レジスタ１０９に入力され
るデータは、セレクタ１１４によって選択されて、内部
データバス１０５を経由してデータバス１１３に送られ
るデータあるいはキャリー伝播加算器１０２からの積和
演算結果Ｓの何れかになる。

【００２２】このように、データバス１１３とセレクタ
１１４を設けたことにより、積和演算結果保持レジスタ
１０９に積和演算結果Ｓだけを格納するだけでなく、デ
ータバス１１３を介して初期値の設定や、途中結果の一
時保管を行なうことができる。途中結果を一時保管でき
るので、例えば演算処理を中断して後から再開する場合
等に利用することができる。

【００２３】本発明の第３の実施例を図３に示す。本実
施例の基本的な構成は、第１の実施例と同様であり、共
通の構成については同じ参照番号を付している。共通す
る構成に関する説明は省略し、相違する部分のみを説明
する。図３において、図１のセレクタ１１２の代わり
に、出力データ制御部１１５を設け、さらに、この出力
データ制御部１１５には、キャリー伝播加算器１０２か
らのオーバーフローフラグ１１６を入力している。

【００２４】２次のブースのアルゴリズムを用いた乗算
命令による動作及び積和演算命令による動作は、図１の
第１実施例と全く同一である。すなわち、乗算命令の場
合には、キャリー伝播加算器１０２で加算された結果
は、乗算結果保持レジスタ１０８に出力され、出力デー
タ制御部１１３から、内部データバス１０５を経由し
て、レジスタ群１２１に書き込まれる。

【００２５】積和演算命令では、セレクタ１０６で乗算
結果保持レジスタ１０８の乗算結果Ｍが、セレクタ１０
７で積和演算結果保持レジスタ１０９の積和演算結果Ｓ
がそれぞれ選択されキャリー伝播加算器１０２に入力さ
れて加算が行なわれ、得られた結果が積和演算結果保持
レジスタ１０９に書き込まれる。積和演算の回数だけ上
記の演算を繰り返すことにより、最終的な積和演算結果
Ｍが積和演算結果保持レジスタ１０９に保持される。積
和演算結果Ｍは、出力データ制御部１１５から内部デー
タバス１０５を経由してレジスタ群１２１に書き込まれ
る。

【００２６】上記出力データ制御部１１５の構成を図４
に示す。図４において、出力データ制御部１１５は、キ
ャリー伝播加算器１０２からのオーバーフローフラグ１
１６と積和演算結果保持レジスタ１０９からの最上位ビ
ット３０２を入力し、積和演算結果のオーバーフローあ
るいはアンダーフローを判定するオーバー・アンダーフ
ロー判定部３０１と、演算語長の正の最大値あるいは負
の最大値を選択的に出力する定数生成回路３０７と、イ
ンバータ３０８を備えている。ここで、出力データ制御
部１１５の動作内容を説明する。ここでは、第１の実施
例と同様に、乗数データ及び被乗数データを１６ビット
とし、演算結果を３２ビットして説明を進める。

【００２７】積和演算命令の実行において、セレクタ１
０６では、乗算結果保持レジスタ１０８の乗算結果Ｍ
が、セレクタ１０７では、積和演算結果保持レジスタ１
０９の積和演算結果Ｓが選択されてキャリー伝播加算器
１０２に入力されて加算が行われるが、この時、キャリ
ー伝播加算器１０２は、３２ビット目からの桁上げと、
３１ビット目から３２ビット目への桁上げのどちらか一
方が”１”の時に、オーバーフローフラグ１１６を”
１”とし、それ以外の場合オーバーフローフラグ１１６
を”０”とする。また、キャリー伝播加算器１０２の加
算結果は、そのまま積和演算結果保持レジスタ１０９に
保持される。

【００２８】オーバーフローフラグ１１６が”０”の
時、出力データ制御部１１５は、積和演算結果保持レジ
スタ１０９の最終的な積和演算結果Ｓを内部データバス
を経由してレジスタ群１２１に書き込む。オーバーフロ
ーフラグ１１６が”１”の時、出力データ制御部１１５
のオーバー・アンダーフロー判定部３０１が、積和演算
結果保持レジスタ１０９に保持されている積和演算結果
Ｓの最上位ビット３０２を判定する。オーバー・アンダ
ーフロー判定部３０１は、積和演算結果Ｓの最上位ビッ
ト３０２が”１”の時、積和演算結果Ｓがオーバーフロ
ーしたと判定し、オーバーフロー判定信号３０３を”
１”とし、積和演算結果Ｓの最上位ビット３０２が”
０”の時、積和演算結果Ｓがアンダーフローしたと判定
し、アンダーフロー判定信号３０４を”１”として出力
する。

【００２９】そして、出力データ制御部１１５は、オー
バーフロー判定信号３０３が”１”の時、定数生成回路
３０７から正の最大値３０５（例えば、３２ビットの演
算語長の場合、７ＦＦＦＦＦＦＦＨ）を選択して出力す
る。また、アンダーフロー判定信号３０４が”１”の
時、定数生成回路３０７から負の最大値３０６（例え
ば、３２ビットの演算語長の場合、８０００００００
Ｈ）を選択して出力する。この正の最大値及び負の最大
値については、定数生成回路３０７で予め生成してあ
る。また、オーバーフローフラグ１１６が”１”の時、
積和演算結果保持レジスタ１０９の積和演算結果Ｓは、
インバータ３０８でマスクされて出力されず、代わり
に、上記正の最大値または負の最大値が内部データバス
に出力される。

【００３０】このように、本実施例では、上記のような
出力データ制御部１１５を設けたことにより、積和演算
に対する飽和機能（演算結果がオーバーフローあるいは
アンダーフローを起こした場合に、演算結果の最大値を
発生させる機能）を実現している。

【００３１】図５は、本発明の第４の実施例を示す。こ
の第４の実施例は、図４の構成に、図２で示した第２の
実施例と同様のセレクタ１１４とデータバス１１３を追
加した構成としている。その動作については、第２の実
施例及び第３の実施例と同じであるので、説明は省略す
る。従って、この第４の実施例によれば、上述した積和
演算に対する飽和機能に加えて、積和演算結果保持レジ
スタ１０９にデータバス１１３を介して初期値の設定
や、途中結果の一時保管を行なうことができ、例えば演
算処理を中断して後から再開する場合等に利用すること
ができる。以上好ましい実施例をあげて本発明を説明し
たが、本発明は必ずしも上記実施例に限定されるもので
はない。

【００３２】

【発明の効果】以上説明したように本発明によるマイク
ロコンピュータによれば、マイクロプログラム制御で積
和演算を行なう場合の実効クロック数に比べ、１／２〜
１／３程度の実行クロック数で処理することができ、演
算時間を大幅な短縮することができる効果が得られる。
また、乗算器を除く積和演算用のハードウェアの追加が
セレクタやレジスタ等の簡単な構成部品のみで済み、か
つバス構成も従来のままであるので、簡単なハードウェ
ア構成で実現できる効果が得られる。請求項５のマイク
ロコンピュータによれば、上記効果に加えて積和演算に
対する飽和機能を実現することができる効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるマイクロコンピ
ュータの構成を示すブロック図である。

【図２】本発明の第２の実施例によるマイクロコンピ
ュータの構成を示すブロック図である。

【図３】本発明の第３の実施例によるマイクロコンピ
ュータの構成を示すブロック図である。

【図４】図３に示す第３の実施例の出力データ制御部
の構成を示すブロック図である。

【図５】本発明の第４の実施例によるマイクロコンピ
ュータの構成を示すブロック図である。

【図６】従来のマイクロコンピュータの一例を示すブ
ロック図である。

【符号の説明】

１００乗算器１０１乗算回路１０２キャリー伝播加算器１０３被乗数データ保持レジスタ１０４乗数データ保持レジスタ１０５内部データバス１０６，１０７，１１２，１１４セレクタ１０８乗算結果保持レジスタ１０９積和演算結果保持レジスタ１１０，１１１データバス１１５出力データ制御部１１６オーバーフローフラグ３０１オーバー・アンダーフロー判定部３０２最上位ビット３０７定数生成回路３０８インバータ

Claims

【特許請求の範囲】

【請求項１】乗数データと被乗数データの乗算を行な
う乗算回路と、前記乗算回路からのデータとキャリーとの加算処理及び
乗算結果の加算を行なう桁上げ伝播加算器と、前記桁上げ伝播加算器の前記データとキャリーの加算に
より得られる乗算結果を保持する第１の保持手段と、前記桁上げ伝播加算器の乗算結果の加算により得られる
積和演算結果を保持する第２の保持手段と、前記乗算回路からのデータまたはキャリーと前記第１の
保持手段に保持する乗算結果を選択的に前記桁上げ伝播
加算器に入力する第１の選択手段と、前記乗算回路から出力されるデータまたはキャリーと前
記第２の保持手段に保持する積和演算結果を選択的に前
記桁上げ伝播加算器に入力する第２の選択手段と、前記第１の保持手段または前記第２の保持手段に保持さ
れた乗算結果または積和演算結果を選択的に出力する出
力データ制御手段とを備えることを特徴とするマイクロ
コンピュータ。
【請求項２】前記乗算回路は、複数の桁上げ保存加算
器を有する乗算回路であることを特徴とする請求項１に
記載のマイクロコンピュータ。
【請求項３】前記出力データ制御手段が、セレクタで
あることを特徴とする請求項１または２に記載のマイク
ロコンピュータ。
【請求項４】前記桁上げ伝播加算器と前記第２の保持
手段との間に、前記桁上げ伝播加算器からの積和演算結
果または内部データバスからのデータを選択的に前記第
２の保持手段に格納する第３の選択手段を備えることを
特徴とする請求項１または２に記載のマイクロコンピュ
ータ。
【請求項５】乗数データと被乗数データの乗算を行な
う乗算回路と、前記乗算回路からのデータとキャリーとの加算処理及び
乗算結果の加算を行なう桁上げ伝播加算器と、前記桁上げ伝播加算器の前記データとキャリーの加算に
より得られる乗算結果を保持する第１の保持手段と、前記桁上げ伝播加算器の乗算結果の加算により得られる
積和演算結果を保持する第２の保持手段と、前記乗算回路からのデータまたはキャリーと前記第１の
保持手段に保持する乗算結果を選択的に前記桁上げ伝播
加算器に入力する第１の選択手段と、前記乗算回路からのデータまたはキャリーと前記第２の
保持手段に保持する積和演算結果を選択的に前記桁上げ
伝播加算器に入力する第２の選択手段と、前記第１の保持手段または前記第２の保持手段に保持さ
れた乗算結果または積和演算結果を選択的に出力する出
力データ制御手段を備え、前記出力データ制御手段は、前記第２の保持手段内の積和演算結果がオーバーフロー
かアンダーフローかを判定する判定手段を備え、前記判
定手段により前記積和演算結果がオーバーフロー及びア
ンダーフローの何れでもない時に、前記第２の保持手段
の積和演算結果を出力し、オーバーフローの時に、演算
語長の正の最大値を出力し、アンダーフローの時に、演
算語長の負の最大値を出力することを備えることを特徴
とするマイクロコンピュータ。
【請求項６】前記乗算回路は、複数の桁上げ保存加算
器を有する乗算回路であることを特徴とする請求項５に
記載のマイクロコンピュータ。
【請求項７】前記出力データ制御手段の判定手段は、
前記桁上げ伝播加算器からのオーバーフローフラグを入
力し、オーバーフローフラグが”１”の時に、前記第２
の保持手段内の積和演算結果の最上位ビットが”１”で
オーバーフローと判定し、前記第２の保持手段内の積和
演算結果の最上位ビットが”０”でアンダーフローと判
定することを特徴とする請求項５または６に記載のマイ
クロコンピュータ。
【請求項８】前記演算語長の正の最大値及び演算語長
の負の最大値を予め生成する定数生成回路を備えること
を特徴とする請求項５または６に記載のマイクロコンピ
ュータ。
【請求項９】前記桁上げ伝播加算器と前記第２の保持
手段との間に、前記桁上げ伝播加算器からの積和演算結
果または内部データバスからのデータを選択的に前記第
２の保持手段に格納する第３の選択手段を備えることを
特徴とする請求項５または６に記載のマイクロコンピュ
ータ。
【請求項１０】前記オーバーフローフラグが”１”の
時に、前記第２の保持手段の積和演算結果の出力をマス
クする手段を備えることを特徴とする請求項７に記載の
マイクロコンピュータ。