JPH04218834A - 条件分岐制御回路 - Google Patents
条件分岐制御回路Info
- Publication number
- JPH04218834A JPH04218834A JP2412064A JP41206490A JPH04218834A JP H04218834 A JPH04218834 A JP H04218834A JP 2412064 A JP2412064 A JP 2412064A JP 41206490 A JP41206490 A JP 41206490A JP H04218834 A JPH04218834 A JP H04218834A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- branch
- comparison
- data
- conditional branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010485 coping Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、信号処理プロセッサ
（ＤＳＰ）等において分岐条件を判定し分岐アドレスを
生成する条件分岐制御回路に関する。
（ＤＳＰ）等において分岐条件を判定し分岐アドレスを
生成する条件分岐制御回路に関する。
【０００２】
【従来の技術】一般にプロセッサでは、例えばＡＬＵ（
算術論理ユニット）での演算結果によって種々のフラグ
ビットが設定され、そのフラグビットの設定条件に応じ
て分岐処理が行われる。この条件分岐処理を行うための
条件分岐制御回路は、命令ＲＯＭから読み出されたイン
ストラクションコードに含まれる種々の条件分岐命令の
分岐条件を判定し、プログラムカウンタの内容を分岐ア
ドレスに適宜変更する機能を有し、ハードウェアロジッ
クにより構成されている。
算術論理ユニット）での演算結果によって種々のフラグ
ビットが設定され、そのフラグビットの設定条件に応じ
て分岐処理が行われる。この条件分岐処理を行うための
条件分岐制御回路は、命令ＲＯＭから読み出されたイン
ストラクションコードに含まれる種々の条件分岐命令の
分岐条件を判定し、プログラムカウンタの内容を分岐ア
ドレスに適宜変更する機能を有し、ハードウェアロジッ
クにより構成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の条件分
岐制御回路では、各分岐条件を判定するために複数の条
件回路が設けられており、更にこれらの複数の条件回路
からの信号の組合せに基づいて条件判断をし分岐を行な
うようにしている。このため、ハードウエアの規模が大
きくなると共に、条件判断をする組合せに変更が生じた
場合は、回路自体を作り直さなければならず仕様変更に
対する柔軟性に欠けるという問題点があった。また、Ｄ
ＳＰにおいては、積和演算を始めとする演算処理を高速
に行えることが重要なポイントであるが、従来は、ＡＬ
Ｕが分岐条件を判断しているため、その間、演算処理が
中断され、演算処理速度の低下をもたらすという問題点
があった。
岐制御回路では、各分岐条件を判定するために複数の条
件回路が設けられており、更にこれらの複数の条件回路
からの信号の組合せに基づいて条件判断をし分岐を行な
うようにしている。このため、ハードウエアの規模が大
きくなると共に、条件判断をする組合せに変更が生じた
場合は、回路自体を作り直さなければならず仕様変更に
対する柔軟性に欠けるという問題点があった。また、Ｄ
ＳＰにおいては、積和演算を始めとする演算処理を高速
に行えることが重要なポイントであるが、従来は、ＡＬ
Ｕが分岐条件を判断しているため、その間、演算処理が
中断され、演算処理速度の低下をもたらすという問題点
があった。
【０００４】この発明は、上述した従来の問題点を解決
するためになされたもので、ハードウェアの規模を縮小
することができると共に、条件判断の組合せに変更が生
じた場合でも柔軟に対処することができ、しかも演算処
理速度を向上させることができる条件分岐制御回路を提
供することを目的とする。
するためになされたもので、ハードウェアの規模を縮小
することができると共に、条件判断の組合せに変更が生
じた場合でも柔軟に対処することができ、しかも演算処
理速度を向上させることができる条件分岐制御回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】この発明による条件分岐
制御回路は、比較すべき第１のデータを格納する比較レ
ジスタと、データバス上の第２のデータと前記比較レジ
スタに格納された第１のデータとを比較演算する比較演
算手段と、この比較演算手段での比較演算結果に基づい
て分岐のためのアドレスを生成する条件分岐回路とを有
することを特徴とする。
制御回路は、比較すべき第１のデータを格納する比較レ
ジスタと、データバス上の第２のデータと前記比較レジ
スタに格納された第１のデータとを比較演算する比較演
算手段と、この比較演算手段での比較演算結果に基づい
て分岐のためのアドレスを生成する条件分岐回路とを有
することを特徴とする。
【０００６】
【作用】この発明によれば、所望する条件を第１のデー
タとして比較レジスタに格納すれば、信号処理プロセッ
サのデータバス上に上記条件を満たす第２のデータが出
力されると、比較演算手段がこれを検出して条件分岐回
路に条件を満たしたことを示す信号を出力する。条件分
岐回路は、この信号を受けて分岐のためのアドレスを生
成する。このように、この発明によれば、分岐条件は比
較レジスタと比較演算手段とによって判断することがで
きるので、従来のように条件判断のためのハードウェア
ロジックが不要となり、その分だけハードウェア構成を
簡略化することができる。また、分岐条件は、比較レジ
スタに格納される第１のデータにより容易に変更可能で
あるから、条件判断の組合せを変更した場合でも、プロ
グラムの変更によって柔軟に対処することができる。更
に、この発明によれば、ＡＬＵとは別の専用の比較演算
手段によって条件判断しているので、ＡＬＵの演算処理
と比較演算手段での条件判断処理とを並列に実行するこ
とができる。このため、演算処理を高速に実行すること
が可能になる。
タとして比較レジスタに格納すれば、信号処理プロセッ
サのデータバス上に上記条件を満たす第２のデータが出
力されると、比較演算手段がこれを検出して条件分岐回
路に条件を満たしたことを示す信号を出力する。条件分
岐回路は、この信号を受けて分岐のためのアドレスを生
成する。このように、この発明によれば、分岐条件は比
較レジスタと比較演算手段とによって判断することがで
きるので、従来のように条件判断のためのハードウェア
ロジックが不要となり、その分だけハードウェア構成を
簡略化することができる。また、分岐条件は、比較レジ
スタに格納される第１のデータにより容易に変更可能で
あるから、条件判断の組合せを変更した場合でも、プロ
グラムの変更によって柔軟に対処することができる。更
に、この発明によれば、ＡＬＵとは別の専用の比較演算
手段によって条件判断しているので、ＡＬＵの演算処理
と比較演算手段での条件判断処理とを並列に実行するこ
とができる。このため、演算処理を高速に実行すること
が可能になる。
【０００７】
【実施例】以下、添付の図面に基づいて、この発明の実
施例について説明する。図１は、この発明を適用したＤ
ＳＰの構成を示すブロック図である。演算処理に供され
るデータは、データＲＡＭ１及びデータＲＯＭ２に格納
されている。データＲＡＭ１及びデータＲＯＭ２は、夫
々ＲＡＭアドレスコントロール回路３及びＲＯＭアドレ
スコントロール回路４によってアドレス指定されるよう
になっている。これらのデータＲＡＭ１及びデータＲＯ
Ｍ２から読み出されたデータは、乗算器５に入力され、
ここで乗算されるようになっている。乗算器５の出力段
には、パイプライン処理が可能なように、加算器６が縦
続接続されている。加算器６の出力は、乗算器５にフィ
ードバックされると共に、ＡＬＵ７に供給されている。 ＡＬＵ７は、これら乗算器５及び加算器６の演算結果に
基づいて論理演算処理を行う。一方、このＤＳＰを制御
する命令は、命令ＲＯＭ８に格納されている。ＭＩＳＣ
（Ｍｉｓｃｅｌｌａｎｅｏｕｓ ）回路９は、命令ＲＯ
Ｍ８から読み出された 命令に基づいて、条件分岐コ
ントロール回路１０に例えば一種類の分岐命令を供給す
る。条件分岐コントロール回路１０は、ＤＳＰバス１２
上のデータ及び上記分岐命令に基づいて分岐条件を判断
し、プログラムカウンタ１１の値を分岐先アドレス値に
設定する。これらの各部は、ＤＳＰバス１２を介して相
互に接続されている。
施例について説明する。図１は、この発明を適用したＤ
ＳＰの構成を示すブロック図である。演算処理に供され
るデータは、データＲＡＭ１及びデータＲＯＭ２に格納
されている。データＲＡＭ１及びデータＲＯＭ２は、夫
々ＲＡＭアドレスコントロール回路３及びＲＯＭアドレ
スコントロール回路４によってアドレス指定されるよう
になっている。これらのデータＲＡＭ１及びデータＲＯ
Ｍ２から読み出されたデータは、乗算器５に入力され、
ここで乗算されるようになっている。乗算器５の出力段
には、パイプライン処理が可能なように、加算器６が縦
続接続されている。加算器６の出力は、乗算器５にフィ
ードバックされると共に、ＡＬＵ７に供給されている。 ＡＬＵ７は、これら乗算器５及び加算器６の演算結果に
基づいて論理演算処理を行う。一方、このＤＳＰを制御
する命令は、命令ＲＯＭ８に格納されている。ＭＩＳＣ
（Ｍｉｓｃｅｌｌａｎｅｏｕｓ ）回路９は、命令ＲＯ
Ｍ８から読み出された 命令に基づいて、条件分岐コ
ントロール回路１０に例えば一種類の分岐命令を供給す
る。条件分岐コントロール回路１０は、ＤＳＰバス１２
上のデータ及び上記分岐命令に基づいて分岐条件を判断
し、プログラムカウンタ１１の値を分岐先アドレス値に
設定する。これらの各部は、ＤＳＰバス１２を介して相
互に接続されている。
【０００８】図２は、条件分岐コントロール回路１０の
更に詳細な構成を示すブロック図である。ＤＳＰバス１
２を介して与えられる第１のデータは、比較レジスタ２
１に格納されるようになっている。また、比較レジスタ
２１の出力とＤＳＰ１２上のデータとは、比較演算回路
２２により比較演算されるようになっている。一方、分
岐命令は、条件回路２３に与えられており、この条件回
路２３の出力と比較演算回路２２の出力とが条件分岐回
路２４に入力されている。条件分岐回路２５は、比較演
算回路２２での条件判断結果と、条件回路２３からの分
岐命令検出結果とに基づいて分岐先のアドレスを生成し
出力する。
更に詳細な構成を示すブロック図である。ＤＳＰバス１
２を介して与えられる第１のデータは、比較レジスタ２
１に格納されるようになっている。また、比較レジスタ
２１の出力とＤＳＰ１２上のデータとは、比較演算回路
２２により比較演算されるようになっている。一方、分
岐命令は、条件回路２３に与えられており、この条件回
路２３の出力と比較演算回路２２の出力とが条件分岐回
路２４に入力されている。条件分岐回路２５は、比較演
算回路２２での条件判断結果と、条件回路２３からの分
岐命令検出結果とに基づいて分岐先のアドレスを生成し
出力する。
【０００９】次に、このように構成されたこの実施例の
ＤＳＰの動作について説明する。先ず、プログラムの実
行により、専用の比較レジスタ２１にＤＳＰバス１２を
介して任意の値（第１のデータ）を書き込む。次に、Ｄ
ＳＰバス１２に比較される値（第２のデータ）を出力す
る。ＤＳＰバス１２の内容と比較レジスタ２１の内容と
を比較演算回路２２で比較演算し、その比較演算結果や
他の条件回路２３の出力を条件分岐回路２４に供給する
。条件分岐回路２４は、これらの情報をもとに分岐する
かどうかの判断を行い、次のアドレスを決定する。
ＤＳＰの動作について説明する。先ず、プログラムの実
行により、専用の比較レジスタ２１にＤＳＰバス１２を
介して任意の値（第１のデータ）を書き込む。次に、Ｄ
ＳＰバス１２に比較される値（第２のデータ）を出力す
る。ＤＳＰバス１２の内容と比較レジスタ２１の内容と
を比較演算回路２２で比較演算し、その比較演算結果や
他の条件回路２３の出力を条件分岐回路２４に供給する
。条件分岐回路２４は、これらの情報をもとに分岐する
かどうかの判断を行い、次のアドレスを決定する。
【００１０】この回路によれば、条件回路２３としては
、例えばそれが条件分岐命令であるということが分かる
ようなただ一つの命令をデコードするものを備えれば良
く、他の条件は、比較レジスタ２１に格納されるデータ
によって決定することができる。このため、この回路に
よれば、ハードウェアロジックの規模を縮小することが
できると共に、分岐条件の変更に対して柔軟に対処する
ことができる。
、例えばそれが条件分岐命令であるということが分かる
ようなただ一つの命令をデコードするものを備えれば良
く、他の条件は、比較レジスタ２１に格納されるデータ
によって決定することができる。このため、この回路に
よれば、ハードウェアロジックの規模を縮小することが
できると共に、分岐条件の変更に対して柔軟に対処する
ことができる。
【００１１】図３は、このＤＳＰの使用例を示すフロー
チャートで、一例としてＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ ）フィルタ処理の例を示
している。このＤＳＰでは、ＡＬＵ７とは別個に条件分
岐コントロール回路１０を設けているので、セットアッ
プ（Ｓ１）後のフィルタ処理（Ｓ２）と入出力処理（Ｓ
３）とを並列に実行することができる。このため、積和
計算のパイプライン化を併用することにより、フィルタ
処理の高速化を図ることができる。
チャートで、一例としてＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ ）フィルタ処理の例を示
している。このＤＳＰでは、ＡＬＵ７とは別個に条件分
岐コントロール回路１０を設けているので、セットアッ
プ（Ｓ１）後のフィルタ処理（Ｓ２）と入出力処理（Ｓ
３）とを並列に実行することができる。このため、積和
計算のパイプライン化を併用することにより、フィルタ
処理の高速化を図ることができる。
【００１２】
【発明の効果】以上述べたように、この発明によれば、
分岐条件は比較レジスタと比較演算手段とによって判断
することができるので、条件判断のためのハードウェア
ロジックを簡略化することができ、しかも分岐条件の組
合せは比較レジスタへの設定値を変えることにより柔軟
に対処することができる。また、比較演算手段はＡＬＵ
とは別個に設けられているので、ＡＬＵでの演算処理と
比較演算手段での分岐処理とを並列に実行することがで
きる。このため、演算処理の高速化を図ることができる
。
分岐条件は比較レジスタと比較演算手段とによって判断
することができるので、条件判断のためのハードウェア
ロジックを簡略化することができ、しかも分岐条件の組
合せは比較レジスタへの設定値を変えることにより柔軟
に対処することができる。また、比較演算手段はＡＬＵ
とは別個に設けられているので、ＡＬＵでの演算処理と
比較演算手段での分岐処理とを並列に実行することがで
きる。このため、演算処理の高速化を図ることができる
。
【図１】 この発明の実施例のＤＳＰを示すブロック
図である。
図である。
【図２】 図１のＤＳＰにおける条件分岐コントロー
ルの詳細ブロック図である。
ルの詳細ブロック図である。
【図３】 同ＤＳＰを使用したフィルタ処理の一例を
示すフローチャートである。
示すフローチャートである。
１…データＲＡＭ、２…データＲＯＭ、３…ＲＡＭアド
レスコントロール回路、４…ＲＯＭアドレスコントロー
ル回路、５…乗算器、６…加算器、７…ＡＬＵ、８…命
令ＲＯＭ、９…ＭＩＳＣ回路、１０…条件分岐コントロ
ール回路、１１…プログラムカウンタ、１２…ＤＳＰバ
ス、２１…比較レジスタ、２２…比較演算回路、２３…
条件回路、２４…条件分岐回路。
レスコントロール回路、４…ＲＯＭアドレスコントロー
ル回路、５…乗算器、６…加算器、７…ＡＬＵ、８…命
令ＲＯＭ、９…ＭＩＳＣ回路、１０…条件分岐コントロ
ール回路、１１…プログラムカウンタ、１２…ＤＳＰバ
ス、２１…比較レジスタ、２２…比較演算回路、２３…
条件回路、２４…条件分岐回路。
Claims (1)
- 【請求項１】比較すべき第１のデータを格納する比較レ
ジスタと、データバス上の第２のデータと前記比較レジ
スタに格納された第１のデータとを比較演算する比較演
算手段と、この比較演算手段での比較演算結果に基づい
て分岐のためのアドレスを生成する条件分岐回路とを有
することを特徴とする条件分岐制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412064A JPH04218834A (ja) | 1990-12-19 | 1990-12-19 | 条件分岐制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412064A JPH04218834A (ja) | 1990-12-19 | 1990-12-19 | 条件分岐制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218834A true JPH04218834A (ja) | 1992-08-10 |
Family
ID=18520953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412064A Pending JPH04218834A (ja) | 1990-12-19 | 1990-12-19 | 条件分岐制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598153B1 (en) | 1999-12-10 | 2003-07-22 | International Business Machines Corporation | Processor and method that accelerate evaluation of pairs of condition-setting and branch instructions |
| US6704853B1 (en) | 1999-08-31 | 2004-03-09 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing apparatus and method for controlling the same |
-
1990
- 1990-12-19 JP JP2412064A patent/JPH04218834A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704853B1 (en) | 1999-08-31 | 2004-03-09 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing apparatus and method for controlling the same |
| US6598153B1 (en) | 1999-12-10 | 2003-07-22 | International Business Machines Corporation | Processor and method that accelerate evaluation of pairs of condition-setting and branch instructions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5862065A (en) | Method and circuit for fast generation of zero flag condition code in a microprocessor-based computer | |
| US5457805A (en) | Microcomputer enabling high speed execution of product-sum operation | |
| US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
| US5757685A (en) | Data processing system capable of processing long word data | |
| US5349671A (en) | Microprocessor system generating instruction fetch addresses at high speed | |
| JPH04218834A (ja) | 条件分岐制御回路 | |
| JPH1091395A (ja) | プロセッサ | |
| JPH08272611A (ja) | マイクロプロセッサ | |
| JPH05274143A (ja) | 複合条件処理方式 | |
| JPH05108345A (ja) | 分岐命令処理装置 | |
| JP3658879B2 (ja) | パイプライン計算機 | |
| US5086406A (en) | Circuit arrangement for decimal arithmetic | |
| JP2000305782A (ja) | 演算装置 | |
| JP2597744B2 (ja) | 分岐制御方法 | |
| JPS6116334A (ja) | デ−タ処理装置 | |
| JPH06110659A (ja) | マイクロコンピュータ | |
| US20060224653A1 (en) | Method and system for dynamic session control of digital signal processing operations | |
| JP3110072B2 (ja) | 事前正規化回路 | |
| JPS59158441A (ja) | パイプライン制御方式 | |
| JPH0635669A (ja) | 中央演算処理装置 | |
| KR19990061571A (ko) | 디지털 신호 처리기의 연산장치 | |
| JPH031282A (ja) | 中央処理装置 | |
| JPH06274353A (ja) | 信号処理プロセッサ | |
| JPH04124729A (ja) | パイプライン制御方式 | |
| JPH0346027A (ja) | 条件判定方式 |