KR19990061571A - 디지털 신호 처리기의 연산장치 - Google Patents

Abstract

본 발명은 디지털 신로 처리기의 연산장치에 관한 것으로, 상위연산기와 하위연산기로 분리되어 각각 연산을 수행하는 산술·논리 연산기와, 상기 산술·논리 연산기의 상위연산기에서 연산되어 출력된 데이터를 저장하는 제1레지스터, 상기 산술·논리 연산기의 하위연산기에서 연산되어 출력된 데이터를 저장하는 제2레지스터, 상기 상위연산기로 입력되는 데이터를 상기 상위연산기의 비트수로 확장하여 상기 상위연산기로 입력하는 확장수단 및, 상기 상위연산기와 하위연산기에서 각각 출력된 2개의 상태 플래그 중 하나를 선택하여 출력하는 상태 플래그 선택수단을 포함하여 구성되어, 32비트 이상의 산술·논리 연산기를 2개의 연산기로 분리하여 2개의 16비트 연산을 동시에 수행함에 따라 처리속도가 증가할 뿐만 아니라 하드웨어를 보다 효율적으로 사용할 수 있는 효과가 있다.

Description

디지털 신호 처리기의 연산장치

본 발명은 단일 연산기를 사용하여 명령어를 병렬 처리하는 디지털 신호 처리기(DSP; Digital Signal Processor)의 연산장치에 관한 것으로, 좀더 상세하게는 32비트 이상의 산술·논리 연산기(ALU; Arithmetic Logic Unit)를 2개의 연산기로 분리하여 2개의 16비트 연산을 동시에 수행할 수 있는 디지털 신호 처리기(DSP)의 연산장치에 관한 것이다.

현재, 가장 널리 사용되고 있는 디지털 신호 처리기(DSP)는 16비트 디지털 신호 처리기(DSP)로서, 상기 16비트란 상기 디지털 신호 처리기(DSP)가 처리하는 데이터의 기본 단위를 말한다.

즉, 16비트 디지털 신호 처리기(DSP)에서는 모든 데이터가 16비트 단위로 이동되고, 외부와 데이터 교환을 위해 사용되는 데이터 버스(bus)의 크기도 16비트로 되어 있다.

그러나, 상기와 같은 16비트 디지털 신호 처리기(DSP)내에서 연산을 수행하는 연산부(datapath block)은 16비트가 아니라 32비트 또는 그 이상의 크기로 이루어져 있는데, 이는 디지털 신호 처리기(DSP)의 알고리듬을 수행할 때 빈번히 발생하는 MAC(Multiply-ACcumulation)와 같은 연산을 수행하기 위한 것이다.

상기 MAC 연산은 곱셈과 누적을 한꺼번에 같이 수행하는 연산으로, MAC 연산의 수행시에는 두 개의 비트 16비트 입력 데이터값을 멀티플라이어에서 곱셈하여 32비트의 결과값을 만들어 낸 다음 산술·논리 연산기(ALU)에서 누적연산하여 누적기(accmulator)에 누적시키게 되는데, 이때 오버플로(overflow)의 발생을 방지하기 위해 상기 산술·논리 연산기(ALU)와 누적기(accmulator)는 32비트 보다 더 큰 크기를 가진다.

따라서, 산술·논리 연산기(ALU)와 누적기(accmulator)는 32비트 보다 큰 비트수로 구성되는데, 최근의 디지털 신호 처리기(DSP)에서는 36비트 또는 40비트가 널리 사용된다.

상기와 같이 36비트의 산술·논리 연산기(ALU) 및 누적기(accmulator)를 가진 디지털 신호 처리기(DSP)에서, add acc, (1234)와 같은 명령어를 사용하면 메모리의 1234번지에 저장된 16비트 데이터를 16비트 데이터 버스를 통해 입력받아 36비트의 산술·논리 연산기(ALU)와 누적기(accmulator)를 전부 사용하여 더하는 연산을 수행한다.

이때, 16비트 데이터를 36비트의 산술·논리 연산기(ALU)에서 연산하여 누적기(accmulator)에 누적하기 위해서는 16비트 데이터를 확장기를 통해 36비트 데이터로 만들어 주어야 하는데, 사인확장(sign extension)하거나 0확장(zero extension)을 수행하여 36비트로 확장된 데이터를 얻을 수 있다.

제1도는 종래 기술의 1실시예에 의한 디지털 신호 처리기의 연산장치의 블록도로서, 제1도에 도시된 디지털 신호 처리기의 연산장치는, 36비트 누적 레지스터(accmulator register)대신에 16비트의 일반 레지스터(16bit general register)를 사용하여 연산하는 연산장치를 예로 들어 도시한 것이다.

제1도에 도시된 디지털 신호 처리기의 연산장치는, 제 1 확장기(1)와 제 2 확장기(2), 36비트 산술·논리 연산기(3) 및, 16비트 레지스터(4)로 이루어져 있는데, 상기 제 1 확장기(1)는 16비트 데이터 버스를 통해 입력된 16비트 데이터를 상기 36비트 산술·논리 연산기(3)의 크기에 맞추기 위해 36비트로 확장하여 상기 36비트 산술·논리 연산기(3)로 입력하고, 상기 제 2 확장기(2)는 상기 16비트 레지스터(4)에 저장된 16비트 데이터를 상기 36비트 산술·논리 연산기(3)의 크기에 맞추기 위해 36비트로 확장하여 상기 36비트 산술·논리 연산기(3)로 입력한다.

그리고, 상기 36비트 산술·논리 연산기(3)는 상기 제 1 확장기(1) 및 제 2 확장기(2)에서 출력된 36비트 데이터를 연산하여 36비트 데이터로 출력하고, 상기 16비트 레지스터(4)는 상기 36비트 산술·논리 연산기(3)에서 출력된 36비트 데이터 중에서 하위 16비트 만을 선택하여 저장한다.

상기와 같은 종래의 디지털 신호 처리기의 연산장치에서, add RO, (1234)와 같은 명령어는 16비트 레지스터에 저장된 16비트 레지스터값(RO)와 메모리의 1234번지에 저장된 16비트 데이터를 더하는 연산이므로, 36비트의 산술·논리 연산기를 모두 사용할 필요가 없다.

그러나, 종래의 디지털 신호 처리기(DSP)의 구조에서는 16비트 레지스터값(RO)과 16비트 데이터를 모두 36비트로 확장한 다음 이를 36비트 산술·논리 연산기에서 연산하여 결과값을 구하여 다시 하위 16비트의 데이터값만을 16비트 레지스터에 저장함에 따라 하드웨어 자원(hardware resource)의 불필요한 낭비가 발생하는 문제점이 있었다.

즉, 데이터 버스의 구조는 16비트를 가지는데 반해 산술·논리 연산기와 누적기는 36비트 크기의 값을 가지는데, 이러한 구조는 MAC 연산이나 36비트 누적기를 사용한 일반적인 연산에서는 필수 불가결한 구조인 반면에, 그 외의 다른 연산 예를 들어, 연산값이 16비트를 초과하지 않아 36비트 누적기 대신에 16비트의 일반 레지스터(16bit general register)를 사용하는 연산에서는 산술·논리 연산기의 하위 16비트 구조만을 사용하고 상위 16비트 이상은 허비되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 제 문제점을 해소하기 위한 것으로, 32비트 이상의 산술·논리 연산기를 2개의 연산기로 분리하여 2개의 16비트 연산을 동시에 수행할 수 있는 디지털 신호 처리기의 연산장치를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 디지털 신호 처리기의 연산 장치는, 상위연산기와 하위연산기로 분리되어 각각 연산을 수행하는 산술·논리 연산기와, 상기 산술·논리 연산기의 상위연산기에서 연산되어 출력된 데이터를 저장하는 제1레지스터, 상기 산술·논리 연산기의 하위연산기에서 연산되어 출력된 데이터를 저장하는 제2레지스터, 상기 상위연산기로 입력되는 데이터를 상기 상위연산기의 비트수로 확장하여 상기 상위연산기로 입력하는 확장수단 및 상기 상위연산기와 하위연산기에서 각각 출력된 2개의 상태 플래그 중 하나를 선택하여 출력하는 상태 플래그 선택수단을 포함하여 구성된 것을 특징으로 한다.

제1도는 종래 기술의 1실시예에 의한 디지털 신호 처리기의 연산장치의 블록도,

제2도는 본 발명에 의한 디지털 신호 처리기의 연산장치의 블록도,

제3도는 본 발명에서 15번째 16번째 비트로 캐리를 전달하거나 차단하는 로직의 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 확장수단 11 : 제1확장기

12 : 제2확장기 13 : 제1레지스터

14 : 제2레지스터 20 : 산술·논리 연산기

22 : 상위연산기 24 : 하위연산기

26 : 멀티플렉서 30 : 상태 플래그 선택수단

32 : 멀티플렉서 34 : 멀티플렉서 제어수단

40 : 제어수단

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

제2도는 본 발명에 의한 디지털 신호 처리기의 연산장치의 블록도로서, 제2도는 36비트의 산술·논리 연산기를 20비트의 상위연산기와 16비트의 하위연산기로 나눈 연산장치를 예로 들어 도시한 것이다.

제2도에 도시된 바와 같이, 본 발명에 의한 디지털 신호 처리기의 연산장치는, 제1확장기(11)와, 제2확장기(12)로 이루어진 확장수단(10)과, 제1레지스터(13), 제2레지스터(14), 상위연산기(22)와 하위연산기(24)로 분리되어 있는 산술·논리 연산기(20) 및 , 멀티플렉서(32)와 멀티플렉서제어수단(34)로 이루어진 상태플래그 선택수단(30)을 포함하여 구성되어 있다.

상기 제1확장기(11)는 16비트 데이터 버스를 통해 입력된 16비트 데이터를 상기 산술·논리 연산기(20)의 상위연산기(22)의 비트수 즉, 20비트로 확장하여 상기 상위연산기(22)로 입력하도록 되어 있고, 상기 제2확장기(12)는 상기 16비트의 제1레지스터(13)에 저장된 16비트 데이터를 상기 상위연산기(22)의 비트수로 확장하여 상기 상위연산기(22)로 입력하도록 되어 있다.

그리고, 사이 36비트의 산술·논리 연산기(20)는 20비트의 상위연산기(22)와 16비트의 하위연산기(24)로 분리되어 각각 연산을 수행하는 것으로, 산술·논리 연산기의 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단함으로써, 상위연산기(22)와 하위연산기(24)로 분리하여 각각 별도의 연산을 수행하도록 되어 있다.

즉, 제3도에 도시된 바와 같이, 2개의 명령어를 동시에 수행할 경우에는 제어수단(40)이 멀티플렉서(26)를 제어하여 상기 36비트의 산술·논리 연산기(20)의 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단하고, 대신에 제어수단(40)에 출력된 신호를 입력한다. 예를 들어, 상기 제어수단(40)은 덧셈의 경우에는 캐리를 차단하고 0을 입력하며, 뺄셈의 경우에는 1을 입력한다.

그리고, 상기 제1레지스터(13)는 상기 산술·논리 연산기(20)의 상위연산기(22)에서 연산되어 출력된 20비트의 데이터 중 하위 16비트만을 선택하여 저장하고, 상기 제2레지스터(14)는 상기 산술·논리 연산기(20)의 하위연산기(24)에서 연산되어 출력된 16비트의 데이터를 저장하도록 되어 있다.

그리고, 상기 상태플래그 선택수단(30)은 상기 상위연산기(22)와 하위연산기(24)에서 각각 출력된 2개의 상태 플래그(status flags) 중 하나를 선택하여 미도시된 상태 플래그 레지스터로 출력하는 것으로, 상기 상위연산기(22)와 하위연산기(24)에서 각각 출력되는 2개의 상태 플래그 중 하나를 선택하여 출력하는 멀티플렉서(32) 및, 상기 멀티플렉서(32)를 제어하는 멀티플렉서제어수단(34)으로 이루어져 있다.

상기 멀티플렉서제어수단(34)은 논리게이트로 이루어져, 미도시된 제어수단으로부터 16비트 모드신호와, 하위업데이트신호 및, 상위업데이트신호를 각각 입력받아, 현재 수행되는 명령어가 2개의 연산을 동시에 수행하도록 하는 병렬 명령어이고, 상기 하위연산기(24)에서 수행되는 명령어는 상태 플래그를 업데이트하라는 명령어인 반면에 상기 상위연산기(22)에서 수행되는 명령어는 상태 플래그를 업데이트하지 말라는 명령어인 경우에, 상기 하위연산기(24)에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서(32)를 제어하고, 상기와 같이 하위연산기(24)에서 출력된 상태 플래그를 선택해야 하는 경우를 제외한 경우에 상기 상위연산기(22)에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서(32)를 제어하도록 되어 있다.

상기와 같이 구성된 본 발명에 따른 디지털 신호 처리기의 연산장치의 작용 및 효과를 상세히 설명하면 다음과 같다.

산술·논리 연산기(20)는 20비트의 상위연산기(22)와 16비트의 하위연산기(24)로 분리되어 있는데, 상기 산술·논리 연산기(20)가 단위 비트에 대해 리프셀(leafcell)로 구성되어 있으므로, 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단하면 20비트의 상위연산기(22)와 16비트의 하위연산기(24)로 분리된다.

즉, 도 3에 도시된 바와 같이, 제어수단(40)은 멀티플렉서(26)를 제어하여 산술·논리 연산기(20)의 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단하고, 대신에 제어수단(40)에 출력된 신호를 입력한다.

예를 들어, 상기 제어수단(40)은 덧셈의 경우에는 상기 산술·논리 연산기(20)의 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단함과 동시에 0을 16번째 비트로 입력하고, 뺄셈의 경우에는 1을 16번째 비트로 입력한다.

따라서, 상기 산술·논리 연산기(20)는 addsub (R0, R1), (1234), (1234)와 같은 병렬 명령어가 입력되면 상기 병렬 명령어에 따라 2개의 연산을 동시에 수행하여 기존에 2사이클에 걸쳐 순차적으로 수행되는 연산을 1사이클에 수행한다.

이때, 상기 병렬명령어가 동일한 레지스커 예를 들면 addsub (R0, R0), (1234), (1234) 또는 addsub (R1, R1), (1234), (1234)와 같이 동일한 레지스터를 억세스(access)하면 안된다.

즉, addsub (R0, R1), (1234), (1234)와 같은 병렬 명령어가 입력되면, 제1확장기(11)는 16비트 데이터 버스를 통해 메모리의 1234번지에 있는 16비트 데이터를 읽어들여 20비트 데이터로 확장하여 상기 상위연산기(22)로 입력하고, 제2확장기(12)는 제1레지스터(13)에 저장되어 있는 16비트 데이터를 20비트 데이터로 확장하여 상기 상위연산기(22)로 입력한다.

그리고, 상기 상위연산기(22)는 상기 제1확장기(11)를 통해 입력된 20비트 데이터와 상기 제1확장기(12)에서 입력된 20비트 데이터를 덧셈하여 제1레지스터(13)로 출력하고, 상기 제1레지스터(13)는 상기 상위연산기(22)에서 출력된 20비트 데이터중 하위 16비트만을 선택하여 저장한다.

한편, 상기와 같이 addsub (R0, R1), (1234), (1234) 라는 병렬 명령어가 입력되면, 16비트 데이터 버스를 통해 메모리의 1234번지에 있는 16비트 데이터가 상기 하위연산기(24)로 입력되고, 제2레지스터(14)에 저장되어 있는 16비트 데이터가 상기 하위연산기(24)로 입력된다.

상기 하위연산기(24)는 상기와 같이 입력된 16비트 데이터를 뺄셈하여 제2레지스터(14)로 출력하고, 상기 제2레지스터(14)는 상기 하위연산기(24)에서 출력된 16비트 데이터를 저장한다.

상기와 같이 2개의 연산을 동시에 수행하기 위해서는 2개의 데이터 값이 필요하므로, 2개의 독립된 16비트 전역버스(global bus)가 존재하여야 하는데, 종래기술에서도 MAC연산과 같이 2개의 데이터 값이 필요한 경우에는 2개의 버스가 필요하다. 단지 이때는 1개의 버스가 전역버스인 반면에 다른 하나는 지역버스의 형태로 존재하는데, 본 발명에서는 상기와 같은 지역버스를 전역버스로 사용한다.

따라서, 2개의 독립된 16비트 전역버스를 사용함에 따른 하드웨어적인 부담은 거의 없게 된다.

한편, 상기와 같이 병렬 명령어를 처리할 때는 상위연산기(22)에서 발생되는 상태 플래그와 하위연산기(24)에서 발생되는 상태 플래그를 포함하여 2개의 상태 플래그가 발생할 수 있으므로, 상태 플래그 선택수단(30)이 상기 2개의 상태 플래그중 하나를 선택하여 미도시된 상태 플래그 레지스터로 출력한다.

즉, 상기 상태 플래그 선택수단(34)은 멀티플렉서 제어수단(34)과 상기 멀티플렉서 제어수단(34)의 제어에 의해 상기 상위연산기(22)와 하위연산기(24)에서 각각 출력되는 2개의 상태 플래그 중 하나를 선택하여 출력하는 멀티플렉서(32)로 이루어져 있다.

이때, 상기 멀티플렉서제어수단(34)은 미도시된 제어수단으로부터 16비트 모드신호와, 하위업데이트신호 및, 상위업데이트신호를 각각 입력받아, 현재 수행되는 명령어가 2개의 연산을 동시에 수행하도록 하는 병렬 명령어이고, 상기 하위연산기(24)에서 수행되는 명령어는 상태 플래그를 업데이트는하라는 명령어인 반면에 상기 상위연산기(22)에서 수행되는 명령어는 상태 플래그를 업데이트하지 말라는 명령어인 경우에, 상기 하위연산기(24)에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서(32)를 제어한다.

또, 상기와 같이 하위연산기(24)에서 출력된 상태 플래그를 선택해야 하는 경우를 제외한 경우에는 상기 상위연산기(22)에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서(32)를 제어한다.

이상에서 살펴본 바와 같이 본 발명에 따르면, 디지털 신호 처리기에서 32비트 이상의 산술·논리 연산기를 2개의 연산기로 분리하여 2개의 16비트 연산을 동시에 수행함에 따라 처리속도가 증가할 뿐만 아니라 하드웨어를 보다 효율적으로 사용할 수 있는 효과가 있다.

Claims (6)

1. 상위연산기와 하위연산기로 분리되어 각각 연산을 수행하는 산술·논리 연산기와,

   상기 산술·논리 연산기의 상위연산기에서 연산되어 출력된 데이터를 저장하는 제1레지스터,

   상기 산술·논리 연산기의 하위연산기에서 연산되어 출력된 데이터를 저장하는 제2레지스터,

   상기 상위연산기로 입력되는 데이터를 상기 상위연산기의 비트수로 확장하여 상기 상위연산기로 입력하는 확장수단 및,

   상기 상위연산기와 하위연산기에서 각각 출력된 2개의 상태 플래그 중 하나를 선택하여 출력하는 상태 플래그 선택수단을 포함하여 구성된 디지털 신호 처리기의 연산장치.
2. 제 1 항에 있어서,

   상기 산술·논리 연산기는, 32비트 이상의 산술·논리 연산기에서 15번째 비트에서 16번째 비트로 전달되는 캐리를 차단하여 상위연산기와 하위연산기로 분리되어 있는 것을 특징으로 하는 디지털 신호 처리기의 연산장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 상위연산기와 하위연산기 중 한 연산기는 전역버스를 통해 데이터를 입력받고, 나머지 연산기는 지역버스를 전역버스로 사용하여 데이터를 입력받도록 되어 있는 것을 특징으로 하는 디지털 신호 처리기의 연산장치.
4. 제 1 항에 있어서,

   상기 상태 플래그 선택수단은, 상기 상위연산기와 하위연산기에서 각각 출력되는 2개의 상태 플래그 중 하나는 선택하여 출력하는 멀티플렉서 및,

   상기 멀티플렉서를 제어하는 멀티플렉서제어수단으로 이루어진 것을 특징으로 하는 디지털 신호 처리기의 연산장치.
5. 제 4 항에 있어서,

   상기 멀티플렉서제어수단은, 현재 수행되는 명령어가 2개의 연산을 동시에 수행하도록 하는 명령어이고, 상기 하위연산기에서 수행되는 명령어는 상태 플래그를 업데이트하라는 명령어인 반면에 상기 상위연산기에서 수행되는 명령어는 상태 플래그를 업데이트하지 말라는 명령어인 경우에, 상기 하위연산기에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서를 제어하는 것을 특징으로 하는 디지털 신호 처리기의 연산장치.
6. 제 5 항에 있어서,

   상기 멀티플렉서제어수단은, 상기 하위연산기에서 출력된 상태 플래그를 선택해야 하는 경우를 제외한 경우에 상기 상위연산기에서 출력된 상태 플래그를 선택하도록 상기 멀티플렉서를 제어하는 것을 특징으로 하는 디지털 신호 처리기의 연산장치.