JPH06274353A - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
- Publication number
- JPH06274353A JPH06274353A JP6492993A JP6492993A JPH06274353A JP H06274353 A JPH06274353 A JP H06274353A JP 6492993 A JP6492993 A JP 6492993A JP 6492993 A JP6492993 A JP 6492993A JP H06274353 A JPH06274353 A JP H06274353A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- register
- registers
- interrupt
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 演算レジスタ、フラグレジスタ、ポインタを
２系統用いて、割込み処理での各種レジスタの退避、復
帰処理を高速に行う。 【構成】 演算レジスタ１８、フラグレジスタ１６およ
びポインタ１５をそれぞれ２系統独立に備え、２系統の
割込み信号１、２の入力状況に応じレジスタ選択部１９
によりどちらの系統を使用するかを選択して、割込み処
理での退避、復帰処理を高速に行うことができる信号処
理プロセッサ。
２系統用いて、割込み処理での各種レジスタの退避、復
帰処理を高速に行う。 【構成】 演算レジスタ１８、フラグレジスタ１６およ
びポインタ１５をそれぞれ２系統独立に備え、２系統の
割込み信号１、２の入力状況に応じレジスタ選択部１９
によりどちらの系統を使用するかを選択して、割込み処
理での退避、復帰処理を高速に行うことができる信号処
理プロセッサ。
Description
【０００１】
【産業上の利用分野】本発明は主にデジタル信号処理に
おける演算処理装置等に使用するプロセッサに関するも
のである。
おける演算処理装置等に使用するプロセッサに関するも
のである。
【０００２】
【従来の技術】図２は従来の信号処理プロセッサの構成
を示すブロック図である。図２において、２１は命令コ
ードを記憶する命令メモリ、２２は割込み信号１と２、
制御部２３及びフラグレジスタ２６の内容により命令メ
モリ２１のアドレスを制御するシーケンス制御部であ
る。２３は命令メモリ２１からの命令コードを解読して
プロセッサ全体の制御を行う制御部、２４は数値データ
を記憶するデータメモリ、２５はデータメモリ２４のア
ドレスを保持するポインタである。２６は演算部２７の
演算結果の状態を記憶するフラグレジスタであり、２７
は乗除算、加減算、論理演算等を行う演算部、２８は演
算部２７の演算結果を保持する演算レジスタである。
を示すブロック図である。図２において、２１は命令コ
ードを記憶する命令メモリ、２２は割込み信号１と２、
制御部２３及びフラグレジスタ２６の内容により命令メ
モリ２１のアドレスを制御するシーケンス制御部であ
る。２３は命令メモリ２１からの命令コードを解読して
プロセッサ全体の制御を行う制御部、２４は数値データ
を記憶するデータメモリ、２５はデータメモリ２４のア
ドレスを保持するポインタである。２６は演算部２７の
演算結果の状態を記憶するフラグレジスタであり、２７
は乗除算、加減算、論理演算等を行う演算部、２８は演
算部２７の演算結果を保持する演算レジスタである。
【０００３】つぎに上記従来の信号処理プロセッサにつ
いて、以下その動作を説明する。割込み信号１による割
込み処理中に、優先順位の高い割込み信号２による割込
みが発生した場合、割込み信号１による割込み処理で使
用中のポインタ２５、フラグレジスタ２６、演算レジス
タ２８をデータメモリ２４に一時退避してから割込み信
号２による割込み処理を開始する。そして、割込み信号
２による割込み処理が終了後、データメモリ２４に一時
退避したポインタ２５、フラグレジスタ２６、演算レジ
スタ２８を戻し、割込み信号１による割込み処理を再開
する。
いて、以下その動作を説明する。割込み信号１による割
込み処理中に、優先順位の高い割込み信号２による割込
みが発生した場合、割込み信号１による割込み処理で使
用中のポインタ２５、フラグレジスタ２６、演算レジス
タ２８をデータメモリ２４に一時退避してから割込み信
号２による割込み処理を開始する。そして、割込み信号
２による割込み処理が終了後、データメモリ２４に一時
退避したポインタ２５、フラグレジスタ２６、演算レジ
スタ２８を戻し、割込み信号１による割込み処理を再開
する。
【０００４】以上のように、割込み処理で使用中のポイ
ンタ２５、フラグレジスタ２６、演算レジスタ２８をデ
ータメモリ２４に一時退避、復帰をプログラムで実行す
ることにより、割込み信号１による割込み処理中でも、
優先順位の高い割込み信号２による割込みの処理を実行
することができる。
ンタ２５、フラグレジスタ２６、演算レジスタ２８をデ
ータメモリ２４に一時退避、復帰をプログラムで実行す
ることにより、割込み信号１による割込み処理中でも、
優先順位の高い割込み信号２による割込みの処理を実行
することができる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の信号処理プロセッサでは、割込み信号１による割込み
処理中に、優先順位の高い割込み信号２による割込み処
理に移る場合、ポインタ２５、フラグレジスタ２６、演
算レジスタ２８をデータメモリ２４に一時退避、そして
割込み信号２による割込み処理終了後のポインタ２５、
フラグレジスタ２６、演算レジスタ２８の復帰をプログ
ラムで実行しなければならず、そのための処理時間が必
要であった。
の信号処理プロセッサでは、割込み信号１による割込み
処理中に、優先順位の高い割込み信号２による割込み処
理に移る場合、ポインタ２５、フラグレジスタ２６、演
算レジスタ２８をデータメモリ２４に一時退避、そして
割込み信号２による割込み処理終了後のポインタ２５、
フラグレジスタ２６、演算レジスタ２８の復帰をプログ
ラムで実行しなければならず、そのための処理時間が必
要であった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の信号処理プロセッサは、演算結果を保持する
演算レジスタと、演算結果の状態を保持するフラグレジ
スタと、データメモリのアドレスを保持するポインタ
を、それぞれ２系統独立に備え、それぞれの割込み信号
で自動的にどちらかを選択して使用する機能を備えたも
のである。
に本発明の信号処理プロセッサは、演算結果を保持する
演算レジスタと、演算結果の状態を保持するフラグレジ
スタと、データメモリのアドレスを保持するポインタ
を、それぞれ２系統独立に備え、それぞれの割込み信号
で自動的にどちらかを選択して使用する機能を備えたも
のである。
【０００７】
【作用】上記構成により、従来は割込み処理での、演算
結果を保持する演算レジスタと、演算結果の状態を保持
するフラグレジスタと、データメモリのアドレスを保持
するポインタの退避、復帰をプログラムで実行するする
が、演算レジスタ、フラグレジスタとポインタを、それ
ぞれ２系統独立に備え、それぞれの割込み信号で自動的
にどちらかを選択して使用するする事により、割込み処
理での退避、復帰処理を高速に行うことができるという
効果を有する。
結果を保持する演算レジスタと、演算結果の状態を保持
するフラグレジスタと、データメモリのアドレスを保持
するポインタの退避、復帰をプログラムで実行するする
が、演算レジスタ、フラグレジスタとポインタを、それ
ぞれ２系統独立に備え、それぞれの割込み信号で自動的
にどちらかを選択して使用するする事により、割込み処
理での退避、復帰処理を高速に行うことができるという
効果を有する。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【０００９】図１は本発明の一実施例の信号処理プロセ
ッサの構成を示すブロック図である。図１において、１
５は、データメモリ２４のアドレスを保持する２つのポ
インタＡ、Ｂである。１６は演算部２７の演算結果の状
態を記憶する２つのフラグレジスタＡ、Ｂであり、１８
は演算部２７の演算結果を保持する２つの演算レジスタ
Ａ、Ｂである。
ッサの構成を示すブロック図である。図１において、１
５は、データメモリ２４のアドレスを保持する２つのポ
インタＡ、Ｂである。１６は演算部２７の演算結果の状
態を記憶する２つのフラグレジスタＡ、Ｂであり、１８
は演算部２７の演算結果を保持する２つの演算レジスタ
Ａ、Ｂである。
【００１０】レジスタ選択部１９は、割込み信号１、２
により上記２つのポインタ１５、２つのフラグレジスタ
１６、２つの演算レジスタ１８のＡかＢのどちらを使用
するかを選択する信号を出力する。
により上記２つのポインタ１５、２つのフラグレジスタ
１６、２つの演算レジスタ１８のＡかＢのどちらを使用
するかを選択する信号を出力する。
【００１１】上記構成により以下その動作を説明する。
まず、割込み信号１による割込みが発生した場合は、レ
ジスタ選択部１９からの信号により、２つのポインタ１
５、２つのフラグレジスタ１６、２つの演算レジスタ１
８のうちそれぞれＡを使用する。
まず、割込み信号１による割込みが発生した場合は、レ
ジスタ選択部１９からの信号により、２つのポインタ１
５、２つのフラグレジスタ１６、２つの演算レジスタ１
８のうちそれぞれＡを使用する。
【００１２】次に、割込み信号１による割込み処理中
に、優先順位の高い割込み信号２による割込みが発生し
た場合、レジスタ選択部１９からの信号により、２つの
ポインタ１５、２つのフラグレジスタ１６、２つの演算
レジスタ１８のうちそれぞれＢを使用するように設定す
る。そして、割込み信号２による割込み処理が終了後
は、再び２つのポインタ１５、２つのフラグレジスタ１
６、２つの演算レジスタ１８のうちそれぞれＡを使用す
るように設定することにより割込み信号１による割込み
処理を再開することができる。
に、優先順位の高い割込み信号２による割込みが発生し
た場合、レジスタ選択部１９からの信号により、２つの
ポインタ１５、２つのフラグレジスタ１６、２つの演算
レジスタ１８のうちそれぞれＢを使用するように設定す
る。そして、割込み信号２による割込み処理が終了後
は、再び２つのポインタ１５、２つのフラグレジスタ１
６、２つの演算レジスタ１８のうちそれぞれＡを使用す
るように設定することにより割込み信号１による割込み
処理を再開することができる。
【００１３】従って、従来のように、割込み処理での、
演算結果を保持する演算レジスタと、演算結果の状態を
保持するフラグレジスタと、データメモリのアドレスを
保持するポインタの退避、復帰をプログラムで実行して
いたものを、演算レジスタ、フラグレジスタとポインタ
を、それぞれ２系統独立に備え、それぞれの割込み信号
で自動的にどちらかを選択して使用するする事により割
込み処理での退避、復帰処理を高速に行うことができ
る。
演算結果を保持する演算レジスタと、演算結果の状態を
保持するフラグレジスタと、データメモリのアドレスを
保持するポインタの退避、復帰をプログラムで実行して
いたものを、演算レジスタ、フラグレジスタとポインタ
を、それぞれ２系統独立に備え、それぞれの割込み信号
で自動的にどちらかを選択して使用するする事により割
込み処理での退避、復帰処理を高速に行うことができ
る。
【００１４】
【発明の効果】以上のように本発明によれば、演算レジ
スタ、フラグレジスタとポインタを、それぞれ２系統独
立に備え、それぞれの割込み信号で自動的にどちらかを
選択する機能を設けているので、高速に割込み処理での
退避、復帰処理を行うことができる信号処理プロセッサ
を提供できるものである。
スタ、フラグレジスタとポインタを、それぞれ２系統独
立に備え、それぞれの割込み信号で自動的にどちらかを
選択する機能を設けているので、高速に割込み処理での
退避、復帰処理を行うことができる信号処理プロセッサ
を提供できるものである。
【図１】本発明の一実施例における信号処理プロセッサ
の構成を示すブロック図
の構成を示すブロック図
【図２】従来の信号処理プロセッサの構成を示すブロッ
ク図
ク図
１、２ 割込み信号 ２１ 命令メモリ ２２ シーケンス制御部 ２３ 制御部 ２４ データメモリ １５ ポインタＡ，Ｂ １６ フラグレジスタＡ，Ｂ ２７ 演算部 １８ 演算レジスタＡ，Ｂ １９ レジスタ選択部
Claims (1)
- 【請求項１】 命令を記憶する命令メモリと、前記命令
メモリの命令を解読してプロセッサ全体の制御を行う制
御部と、数値データを記憶するデータメモリと、前記デ
ータメモリのアドレスを保持する２系統のポインタと、
演算を行う演算部と、前記演算部の演算結果を保持する
２系統の演算レジスタと、前記演算部の演算結果の状態
を保持する２系統のフラグレジスタと、２系統の割込み
信号入力と前記制御部と前記フラグレジスタとの内容に
より前記命令メモリのアドレスを制御するシーケンス制
御部と、前記２系統の割込み信号の入力状態に応じて、
前記ポインタ、演算レジスタ、フラグレジスタの各２系
統のうち何れの系統を使用するかを選択するレジスタ選
択部とを備えた信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6492993A JPH06274353A (ja) | 1993-03-24 | 1993-03-24 | 信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6492993A JPH06274353A (ja) | 1993-03-24 | 1993-03-24 | 信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274353A true JPH06274353A (ja) | 1994-09-30 |
Family
ID=13272225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6492993A Pending JPH06274353A (ja) | 1993-03-24 | 1993-03-24 | 信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274353A (ja) |
-
1993
- 1993-03-24 JP JP6492993A patent/JPH06274353A/ja active Pending
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