JPS5822455A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5822455A JPS5822455A JP56119185A JP11918581A JPS5822455A JP S5822455 A JPS5822455 A JP S5822455A JP 56119185 A JP56119185 A JP 56119185A JP 11918581 A JP11918581 A JP 11918581A JP S5822455 A JPS5822455 A JP S5822455A
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- Japan
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- register
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- general
- circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に、汎用レジスタの
退避・復帰を行なうデータ処理装置に関するものである
。
退避・復帰を行なうデータ処理装置に関するものである
。
第１図は従来のデータ処理装置の一般的な構成を示す図
であり、ＡＬＵはデータ処理装置における演算回路であ
り、２つのオペランドバスＰＢＡ。
であり、ＡＬＵはデータ処理装置における演算回路であ
り、２つのオペランドバスＰＢＡ。
ＰＢＢ上のデータを各種のマイクロ命令の制御にＢＧＦ
ｔはＧＦＬに対応して０〜７のレジスタ番号をもつ汎用
レジスタの退避レジスタ、ＡＤＲはＧＲ。
ｔはＧＦＬに対応して０〜７のレジスタ番号をもつ汎用
レジスタの退避レジスタ、ＡＤＲはＧＲ。
Ｂ（３Ｒのレジスタ番号を表示する信号線である。
このような構成のもとで、例えば汎用レジスタの内容を
変更した後、例外状態を発生する可能性のある動作が行
なわれる命令を実行する場合、まず最初にＧＲｏ〜ＧＲ
７の内容なＡＬＵを経由してＢＧＲＯ−ＢＧＲ７に退避
しておき、しかる後、該動作を開始していた。そして、
該動作で例外状態を検出し、命令が正常に完了しなかっ
た場合、当該命令の再試行を保証するため、ＢＧＲｏ
−ＢＱＩ（，７に退避しておいた汎用レジスタの変更前
の内容の全部なＡＬＵを経由してＧＲＯ〜ＧＲ７に復帰
させる動作が必要であった。
変更した後、例外状態を発生する可能性のある動作が行
なわれる命令を実行する場合、まず最初にＧＲｏ〜ＧＲ
７の内容なＡＬＵを経由してＢＧＲＯ−ＢＧＲ７に退避
しておき、しかる後、該動作を開始していた。そして、
該動作で例外状態を検出し、命令が正常に完了しなかっ
た場合、当該命令の再試行を保証するため、ＢＧＲｏ
−ＢＱＩ（，７に退避しておいた汎用レジスタの変更前
の内容の全部なＡＬＵを経由してＧＲＯ〜ＧＲ７に復帰
させる動作が必要であった。
このような方式では、前記命令を実行するごとに汎用レ
ジスタの内容全ての退避と、例外を検出した場合、退避
した汎用レジスタの内容を全て復帰１−なければならず
、命令の処理能力が低下する欠点があった。
ジスタの内容全ての退避と、例外を検出した場合、退避
した汎用レジスタの内容を全て復帰１−なければならず
、命令の処理能力が低下する欠点があった。
従って、本発明は従来の技術の上記欠点を改善するもの
で、その目的は汎用レジスタの退避・復帰を高速に行な
つ・・ことの出来るデータ処理装置を提供することにあ
り、汎用レジスタの内容を変更した後、例外状態を発生
する可能性のある動作を行なう命令に対して、変更され
る汎用レジスタについてのみ、変更前の内容を退避エリ
アに退避しておき、命令が正常に完了しなかった場合、
変更が行なわれた汎用レジスタに対してのみ、前記退避
エリアから変更前の汎用レジスタの内容を復帰させるこ
とを特徴とする。
で、その目的は汎用レジスタの退避・復帰を高速に行な
つ・・ことの出来るデータ処理装置を提供することにあ
り、汎用レジスタの内容を変更した後、例外状態を発生
する可能性のある動作を行なう命令に対して、変更され
る汎用レジスタについてのみ、変更前の内容を退避エリ
アに退避しておき、命令が正常に完了しなかった場合、
変更が行なわれた汎用レジスタに対してのみ、前記退避
エリアから変更前の汎用レジスタの内容を復帰させるこ
とを特徴とする。
以下図面により実施例を説明する。
第２図は本発明の一実施例を記した図である。
図中、ＶＣＴＩ４制御回路、ＲＡＤＲはＧＲ，ＢＧＲの
レジスタ番号を表示するアドレス信号線であり、ＡＬＵ
、’ＧＲ，ＢＧＪＰＢＡ、ＰＢＢ、ＲＢＳは第１図と対
応し、同一の機能を有するものである。
レジスタ番号を表示するアドレス信号線であり、ＡＬＵ
、’ＧＲ，ＢＧＪＰＢＡ、ＰＢＢ、ＲＢＳは第１図と対
応し、同一の機能を有するものである。
第３図は、第２図におけるＶＣＴＬの詳細を記した図で
あり、図中、）’ｔＡＤＲは第２図の同一の信号名と対
応しており、１および２はデコーダ回路、３はＯＲ，回
路群、４は各汎用レジスタと１対１の形式で対応するフ
リップ・フロップから構成され（以下ＶＣＲと略称する
）、汎用レジスタの内容が変更された場合、該フリップ
・フロップの゛１″出力に“１”信号を送出し、変更さ
れていない汎用レジスタの場合、該フリップ・フロップ
のＮ１１１出力に″０″信号を送出することにより、汎
用レジスタの状態表示機能を果たしている。５はプライ
オリティ・エンコーダ回路であり、第４図に示す特性を
有している。６はアドレス選択回路であり、プライオリ
ティ・工：、ンコーダ回路５の出力およびＲＡＤＲで指
定されるレジスタ番号をＧＲ，ＢＧＲへ供給するもので
ある。制御信号線７はデコーダ回路１に対するイネーブ
ル信号線であり、制御信号線８はデコーダ回路２に対す
るイネーブル信号線、制御信号線９は命令完了時に信号
を送出する信号線、制御信号線１０はＶＣＲＯ〜ＶＣＲ
７の″′１°′出力が、すべて″０″信号であるとき、
１”信号状態となる信号線である。
あり、図中、）’ｔＡＤＲは第２図の同一の信号名と対
応しており、１および２はデコーダ回路、３はＯＲ，回
路群、４は各汎用レジスタと１対１の形式で対応するフ
リップ・フロップから構成され（以下ＶＣＲと略称する
）、汎用レジスタの内容が変更された場合、該フリップ
・フロップの゛１″出力に“１”信号を送出し、変更さ
れていない汎用レジスタの場合、該フリップ・フロップ
のＮ１１１出力に″０″信号を送出することにより、汎
用レジスタの状態表示機能を果たしている。５はプライ
オリティ・エンコーダ回路であり、第４図に示す特性を
有している。６はアドレス選択回路であり、プライオリ
ティ・工：、ンコーダ回路５の出力およびＲＡＤＲで指
定されるレジスタ番号をＧＲ，ＢＧＲへ供給するもので
ある。制御信号線７はデコーダ回路１に対するイネーブ
ル信号線であり、制御信号線８はデコーダ回路２に対す
るイネーブル信号線、制御信号線９は命令完了時に信号
を送出する信号線、制御信号線１０はＶＣＲＯ〜ＶＣＲ
７の″′１°′出力が、すべて″０″信号であるとき、
１”信号状態となる信号線である。
以上述べた構成のもとで汎用レジスタの内容を変更した
後、例外状態を発生する可能性のある動作を行なう命令
を実行した場合の汎用レジスタの退避・復帰動作を以下
で説明する。なお、説明をわかり易くするため汎用レジ
スタが８個の場合に限定して以下の説明を行なっている
。
後、例外状態を発生する可能性のある動作を行なう命令
を実行した場合の汎用レジスタの退避・復帰動作を以下
で説明する。なお、説明をわかり易くするため汎用レジ
スタが８個の場合に限定して以下の説明を行なっている
。
−例として、今、前記命令実行中に汎用レジスタのレジ
スタ番号２（以下ＧＲ２と略称する）の内容が変更され
るとした場合、第３図においてＲＡＤＲにレジスタ番号
２を指示する信号を選択回路６を経由してＧＲ，ＢＧＲ
，へ供給し、ＧＲ２の変更前の内容をＰＢＡを介して、
ＧＲ２に対応する退避レジスタ（以下ＢＧＲ２と略称す
る）へ退避する。そして、制御信号線７に信号を印加し
、デコーダ回路１をオンにして、ＧＲ２に対応するＶＣ
ＲＱクリップ・フロップＣ以下ＶＣＲ２と略称する）の
Ｓ入力に信号を印加し、ＶＣＲ２の”１“出力を１”信
号にする。その後、さらに汎用レジスタのレジスタ番号
６（以下ＧＲ６と略称する）の内容が変更される場合、
ＧＲ２の場合と同様にＧＲ６に対応する退避レジスタ（
以下ＢＧＲ６と略称する）にＧＲ６の変更前の内容を退
避し、（３Ｒ６に対応するＶＣＲのフリップ・フロップ
（以下ＶＣＲ６と略称する）の“１°′出力を“１″信
号にする。
スタ番号２（以下ＧＲ２と略称する）の内容が変更され
るとした場合、第３図においてＲＡＤＲにレジスタ番号
２を指示する信号を選択回路６を経由してＧＲ，ＢＧＲ
，へ供給し、ＧＲ２の変更前の内容をＰＢＡを介して、
ＧＲ２に対応する退避レジスタ（以下ＢＧＲ２と略称す
る）へ退避する。そして、制御信号線７に信号を印加し
、デコーダ回路１をオンにして、ＧＲ２に対応するＶＣ
ＲＱクリップ・フロップＣ以下ＶＣＲ２と略称する）の
Ｓ入力に信号を印加し、ＶＣＲ２の”１“出力を１”信
号にする。その後、さらに汎用レジスタのレジスタ番号
６（以下ＧＲ６と略称する）の内容が変更される場合、
ＧＲ２の場合と同様にＧＲ６に対応する退避レジスタ（
以下ＢＧＲ６と略称する）にＧＲ６の変更前の内容を退
避し、（３Ｒ６に対応するＶＣＲのフリップ・フロップ
（以下ＶＣＲ６と略称する）の“１°′出力を“１″信
号にする。
このときのＶＣＲの”１”出力の状態を第５図（ａ）に
示す。しかる後、例外状態を発生する可能性のある動作
を実行し、前記動作が正常に完了した場合、制御信号線
９に信号を印加し、ＯＲ回路群９を介してＶＣＲのすべ
てのフリップ・フロップのＲ入力に信号を印加し、ＶＣ
Ｒの各フリップ・フロップの１”出力は第５図（ｂ）に
示すようにすべて″ＯＩＩ信号状態となる。
示す。しかる後、例外状態を発生する可能性のある動作
を実行し、前記動作が正常に完了した場合、制御信号線
９に信号を印加し、ＯＲ回路群９を介してＶＣＲのすべ
てのフリップ・フロップのＲ入力に信号を印加し、ＶＣ
Ｒの各フリップ・フロップの１”出力は第５図（ｂ）に
示すようにすべて″ＯＩＩ信号状態となる。
しかし、前記動作が正常に実行されず命令が正常に完了
しなかった場合、再び前記命令から処理が再開できるよ
うに、ＧＲ２およびＧＲ６の内容を変更前の内容に復帰
するため、第６図の動作を行なう。第６図のステップｌ
は、プライオリティ・エンコーダ回路５の出力として得
られるレジスタ番号を選択回路６を介して、ＧＲ，ＢＧ
Ｒへ供給し、第２図のＢＧＲの内容なＰＢＡ、ＡＬＵ、
ＲＢＳを経てＧＲへ復帰する動作を示している。ステッ
プ２は、制御信号線８に信号を印加し、デコーダ回路２
をオンにし、ＯＲ回路群３を介してプライオリティ・エ
ンコーダ回路５の出力として得られるレジスタ番号に対
応するＶＣＲのＲ入力に信号を印加し、該フリップ・フ
ロップの″′１゛°出力をｔ＋ｏｌＴ信号にする動作を
示している。ステップ３はＶＣＲの”１”出力がすべて
”０”信号状態であるか否かを判定するステップで、汎
用レジスタの復帰がすべて完了した場合、次の動作に移
行し、汎用レジスタの復帰がすべて完了していなければ
再びステップ１を実行する。
しなかった場合、再び前記命令から処理が再開できるよ
うに、ＧＲ２およびＧＲ６の内容を変更前の内容に復帰
するため、第６図の動作を行なう。第６図のステップｌ
は、プライオリティ・エンコーダ回路５の出力として得
られるレジスタ番号を選択回路６を介して、ＧＲ，ＢＧ
Ｒへ供給し、第２図のＢＧＲの内容なＰＢＡ、ＡＬＵ、
ＲＢＳを経てＧＲへ復帰する動作を示している。ステッ
プ２は、制御信号線８に信号を印加し、デコーダ回路２
をオンにし、ＯＲ回路群３を介してプライオリティ・エ
ンコーダ回路５の出力として得られるレジスタ番号に対
応するＶＣＲのＲ入力に信号を印加し、該フリップ・フ
ロップの″′１゛°出力をｔ＋ｏｌＴ信号にする動作を
示している。ステップ３はＶＣＲの”１”出力がすべて
”０”信号状態であるか否かを判定するステップで、汎
用レジスタの復帰がすべて完了した場合、次の動作に移
行し、汎用レジスタの復帰がすべて完了していなければ
再びステップ１を実行する。
第６図の動作をＧＲ２およびＧＲ６の内容が変更されて
いる場合を例に説明すると、最初にステップ１でＢ（３
Ｒ２の内容をＧＲ２へ転送し、ＧＲ２の内容を変更前の
内容に復帰する。そして、ステップ２で制御信号線８に
信号を印加し、ＶＣＲ２の”１”出力を”０″信号とす
る。かくして、ステップ２を実行後、ＶＣＲ６の１１１
１１出力が“１“信号を送出し、プライオリティ・エン
コーダ回路５の出力はレジスタ番号６を指定する。
いる場合を例に説明すると、最初にステップ１でＢ（３
Ｒ２の内容をＧＲ２へ転送し、ＧＲ２の内容を変更前の
内容に復帰する。そして、ステップ２で制御信号線８に
信号を印加し、ＶＣＲ２の”１”出力を”０″信号とす
る。かくして、ステップ２を実行後、ＶＣＲ６の１１１
１１出力が“１“信号を送出し、プライオリティ・エン
コーダ回路５の出力はレジスタ番号６を指定する。
次にステップ３において、ＶＣＲ，のすべての”ｌ”出
力が０”信号でないことを制御信号線１０で検出し、再
びステップ１の実行を開始し、ＢＧＲ６の内容をＧＲ６
へ復帰し、ステップ２でＶＣＲ６の”１′′出力な゛０
′″信号とし、ステップ３でＶＣＲのすべての″１″出
力が１１０１１信号であることを制御信号線１０で検出
し、次の動作の実行を開始するのである。
力が０”信号でないことを制御信号線１０で検出し、再
びステップ１の実行を開始し、ＢＧＲ６の内容をＧＲ６
へ復帰し、ステップ２でＶＣＲ６の”１′′出力な゛０
′″信号とし、ステップ３でＶＣＲのすべての″１″出
力が１１０１１信号であることを制御信号線１０で検出
し、次の動作の実行を開始するのである。
この場合のＶＣＲの１”出力を第６図の各ステップと対
応させた図を第７図に示す。
応させた図を第７図に示す。
以上述べたように本発明により、汎用レジスタの内容が
変更された後、例外状態が発生する可能性のある動作を
行なう命令を実行する場合、汎用レジスタの退避・復帰
を迅速に行なうことが可能となり、前記命令の処理に要
する時間の短縮がはかれ、データ処理装置の処理能力を
向上することが可能となる。
変更された後、例外状態が発生する可能性のある動作を
行なう命令を実行する場合、汎用レジスタの退避・復帰
を迅速に行なうことが可能となり、前記命令の処理に要
する時間の短縮がはかれ、データ処理装置の処理能力を
向上することが可能となる。
また、本発明の実施例は限られたものであるが、種々の
基本命令を有するデータ処理システムや、本明細書に述
べたもの以外の内蔀回路を用いたデータ処理システムに
おいても応用できることはいうまでもない。
基本命令を有するデータ処理システムや、本明細書に述
べたもの以外の内蔀回路を用いたデータ処理システムに
おいても応用できることはいうまでもない。
【図面の簡単な説明】
第１図は従来の装置のブロック図、第２図は本発明によ
る装置のブロック図、第３図は第２図における制御回路
（ＵＣＴＬ）のブロック図、第４図はプライオリティ・
エンコーダ回路５の特性を示す図、第５図、第６図及び
第７図は本発明による装置の動作説明のための図である
。 １及び２・・・デコーダ回路 ３・・・・・・・・・・・・ＯＲ回路群４・・・・・・
・・・・・・フリップ・フロップ群５ ・・・・・・・
・・・・・プライオリティ・エンコーダ回路６・・・・
・・・・・・・・選択回路 ７〜１０・・・・・・制御信号線 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第５図 第７図
る装置のブロック図、第３図は第２図における制御回路
（ＵＣＴＬ）のブロック図、第４図はプライオリティ・
エンコーダ回路５の特性を示す図、第５図、第６図及び
第７図は本発明による装置の動作説明のための図である
。 １及び２・・・デコーダ回路 ３・・・・・・・・・・・・ＯＲ回路群４・・・・・・
・・・・・・フリップ・フロップ群５ ・・・・・・・
・・・・・プライオリティ・エンコーダ回路６・・・・
・・・・・・・・選択回路 ７〜１０・・・・・・制御信号線 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第５図 第７図
Claims (1)
- プログラムで使用可能な複数の汎用レジスタと、該汎用
レジスタの内容を退避する退避エリアとを有するデータ
処理装置において、命令実行中に変更の可能性のある汎
用レジスタを表示する手段と、該手段から汎用レジスタ
の番号を解読する解読手段とを有し、変更の可能性のあ
る汎用レジスタを退避エリアに退避するとともに当該汎
用レジスタに対応する表示手段をオンとし、命令実行後
、変更が行なわれなかったときは当該表示手段をオフと
し、変更が行なわれたときは当該表示手段をオフとする
とともに前記解読手段で指定される汎用レジスタの内容
を退避エリアから汎用レジスタに復帰させることを特徴
とするデータ処理装置。−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119185A JPS5822455A (ja) | 1981-07-31 | 1981-07-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119185A JPS5822455A (ja) | 1981-07-31 | 1981-07-31 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5822455A true JPS5822455A (ja) | 1983-02-09 |
Family
ID=14755008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119185A Pending JPS5822455A (ja) | 1981-07-31 | 1981-07-31 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH04181331A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | 命令リトライ方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916350A (ja) * | 1972-05-19 | 1974-02-13 | ||
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5250661A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Data handling system register control system |
| JPS567150A (en) * | 1979-06-29 | 1981-01-24 | Matsushita Electric Ind Co Ltd | Information processor |
-
1981
- 1981-07-31 JP JP56119185A patent/JPS5822455A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916350A (ja) * | 1972-05-19 | 1974-02-13 | ||
| JPS50128952A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5250661A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Data handling system register control system |
| JPS567150A (en) * | 1979-06-29 | 1981-01-24 | Matsushita Electric Ind Co Ltd | Information processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH04181331A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | 命令リトライ方式 |
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