JPH03129532A - マイクロシーケンス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明はマイクロプログラムにより制御される情報処理
装置におけるマイクロシーケンス回路に係り、特に割込
処理機能の自己診断技術に関する。

（従来の技術〉 周知のように、マイクロシーケンス回路は、当該情報処
理装置を制御する制御マイクロプログラムをメモリから
読み出し、それを実行する回路であるが、制御マイクロ
プログラムは割込処理プログラムを含み、当該情報処理
装置にて非同期に発生するタイマ割込等の非同期割込要
因の発生に応答して割込処理プログラムを起動し所定の
割込処理が行えるようになっている。

そして、従来のマイクロシーケンス回路では、割込処理
機能の診断を行うために、非同期信号を発生する回路を
動作させる、あるいは、制御マイクロプログラムにて診
断レジスタに値を設定する、等によって実際に非同期信
号を発生させる方式が採用されている。

（発明が解決しようとする課題） しかし、非同期信号を発生する回路を動作させる方式で
は、種々の任意のタイミングを得るのにカウンタの設定
態様を変更する等人手の操作を要するので、所要の診断
を行うのに長時間を要するという問題がある。

また、制御マイクロプログラムにて診断レジスタに設定
する方式では、設定態様が定形化するので定まった状況
での非同期信号発生ということになり、診断が不十分と
なる場合があるという問題がある。

本発明は、このような問題に鑑みなされたちので、その
目的は、当該回路内で実際に非同期信号を発生させる特
別な処理を行うことなく、当該回路の通常の動作過程で
簡単に、かつ、適切に割込処理機能の診断を行うことが
できるマイクロシーケンス回路を提供することにある。

（課題を解決するための手段〉 前記目的を達成するために、本発明のマイクロシーケン
ス回路は次の如き構成を有する。

即ち、本発明のマイクロシーケンス回路は、マイクロプ
ログラムにより制御される情報処理装置におけるマイク
ロシーケンス回路であって；　このマイクロシーケンス
回路は、情報処理装置にて非同期に発生するタイマ割込
等の非同期割込要因の割込処理プログラムの他に更新プ
ログラムを含み当該情報処理装置を制御する制御マイク
ロプログラムを格納する第１のメモリと；　前記第１の
メモリと同一のアドレスが同時にアクセスされる第２の
メモリと；　前記非同期割込要因の入力を受けて前記割
込処理プログラムの実行を要求する第１の割込要求と、
外部からの指令に応答して前記更新プログラムの実行を
要求する第２の割込要求とを出力する割込制御回路と；
　前記第１のメモリ内の制御マイクロプログラムの読出
・実行を制御し所定のマイクロシーケンスを実行する過
程で、前記第２の割込要求に応答して更新プログラムを
実行し外部データである非同期割込信号データを前記第
２のメモリの該当アドレスに格納すること、この第２の
メモリからその非同期割込信号データを読み出しそれを
前記非同期割込要因として出力させること、および、前
記第１の割込要求に応答して割込処理プログラムを実行
すること、を行うマイクロ制御回路と；　を備えている
ことを特徴とするものである。

（作　用） 次に、前記の如く構成される本発明のマイクロシーケン
ス回路の作用を説明する。

マイクロシーケンスの実行中に外部から指令があると、
割込制御回路は第２の割込要求を発する。

すると、マイクロ制御回路は更新プログラムの実行に制
御を移し、外部から供給される非同期割込信号データを
第２のメモリの該当アドレス（例えばアドレスＡとする
〉に格納し、割込前の元の制御マイクロプログラムの実
行に戻る。そして、第１のメモリから制御マイクロプロ
グラムを読み出す過程でその読出アドレスがアドレスＡ
である時、第２のメモリから非同期割込信号データが読
み出され、それが非同期割込要因として割込制御回路に
与えられる。その結果、第１の割込要求が発生し、割込
処理プログラムが起動され、その処理が実行される。こ
こに、第２のメモリの格納アドレスは任意に選択できる
ので、種々のタイミングで非同期割込信号データを出力
させることができる。

斯くして、本発明によれば、煩雑な操作を要さずに簡単
に種々のタイミングで非同期割込条件を発生させること
ができ、割込処理機能の適切な診断を容易に行うこヒが
できる効果がある。

（実　施　例） 以下、本発明の実施例を添付図面を参照して説明する。

第１図は本発明の一実施例に係るマイクロシーケンス回
路を備える情報処理装置の一部構成を示す。

第１図において、７は情報処理装置の演算回路、１０Ｇ
は情報処理装置内のアドレスバス、２００は情報処理装
置内のデータバスであって、残余の部分がマイクロシー
ケンス回路である。

即ち、マイクロシーケンス回路は、基本的には、第１の
メモリ１と、割込制御回路３と、マイクロ制御回路４と
、レジスタ（ＭＩＲ）５と、デコーダ（ＤＥＣ）６とで
構成される。そして、周知のように、第１のメモリ１に
は当該情報処理装置を制御する制御マイクロプログラム
が格納されるが、これには割込処理プログラムが含まれ
る。マイクロ制御回路４は、アクセスライン１４を介し
て第１のメモリ１の読出・制御をし、第１のメモリ１の
出力を格納するＭＩＲ５の出力を受けるループを繰り返
し実行する。また、情報処理装置ではタイム割込等の割
込要因が非同期に発生するが、これらは外部割込１３と
して割込制御回路３に入力するので、割込制御回路３は
実行中のマイクロシーケンスへの割込指示１１と割込ア
ドレス１２とで構成される第１の割込要求を生成出力す
る。すると、マイクロ制御回路４は、第１のメモリ１か
ら割込処理プログラムの読出・制御へ移行し、その処理
が終了すると元の制御マイクロプログラムの読出・制御
に戻る。なお、デコーダ（ＤＥＣ）６は、以上の動作過
程でＭＩＲ５に格納される制御マイクロプログラムをデ
コードし所定のマイクロコマンド（ＣＭＤ）３Ｇを作成
出力する。

以上のように構成されるマイクロシーケンス回路におい
て、本発明では、第２のメモリ２をアクセスライン１４
によって第１のメモリ１と同一にアクセスされるように
設け、この第２のメモリ２に非同期割込信号データを書
き込むための更新プログラムを第１のメモリ１に制御マ
イクロプログラムの一部として格納しである。第２のメ
モリ２のデータ入力端は第１のメモリ１と同様にデータ
バス２００に接続され、外部装置８がデータバス２００
上に非同期割込信号データを送出し、それが第２のメモ
リ２に格納されるようになっている。そして、第２のメ
モリ２の出力（非同期割込信号データ）１０は割込制御
回路３に供給されるが、これは信号本数や機能等が外部
割込１３と同等に定義してあり、割込制御回路３内では
、外部割込１３と同一に扱われる。

また、割込制御回路３では、外部装置８から指令２１が
入力され、これに基づき第２の割込要求を生成出力する
。これは第１の割込要求と同様に割込指示１１と割込ア
ドレス１２とからなるが、割込アドレス１２が第２のメ
モリのアドレスである点で異なる。

マイクロ制御回路４は、第２の割込要求を受けて第１の
メモリ１から更新プログラムの読出・実行を制御し、デ
ータバス２００上の非同期割込信号データを第２のメモ
リ２に書き込むことを行う。

なお、第２のメモリ２からの読み出しは第１のメモリ１
をアクセスする過程で並行的に行われる。

つまり、第１のメモリ１がアドレスＡをアクセスされる
ときは、第２のメモリ２も同じアドレスＡがアクセスさ
れるから、第１のメモリ１のアドレスＡの読み出しが行
われるときは、第２のメモリ２もアドレスＡが読み出さ
れる。

外部装置８は、本発明を実施するために必要となるもの
である。情報処理装置では、通常、所謂診断プロセッサ
を備えるので、これを外部装置８として使用できるが、
そのような診断プロセッサを備えない情報処理装置では
外部装置８を設ける必要がある。しかし、ここで必要と
なる外部装置８は簡単なキーボードやスイッチ、レジス
タ等で構成できるので、大きな問題ではない０本実施例
の外部装置８は診断プロセッサを想定している。

以上の構成において、システムの立ち上げ時には、第２
のメモリ２には何もデータが格納されていないので、第
１のメモリ１内の制御マイクロプログラムの実行時では
、第２のメモリ２の出力ｌ。

は例えば全て“０“で無意味なデータである。第１のメ
モリ１内の制御マイクロプログラムの実行中に非同期割
込処理の実行を行わせたい時は、まず診断プロセッサた
る外部装置８では第２のメモリに対する更新アドレスと
更新データを主記憶部の通信エリアに格納すると共に、
割込制御回路３に対し指令２１を発する。すると、割込
制御回路３では第２の割込要求を出力するので、マイク
ロ制御回路４は実行中の制御マイクロプログラム（つま
り、所謂制御プログラム）から更新プログラムへ制御を
移す、即ち、主記憶部の通信エリアを読み出し、第２の
メモリ２の更新アドレスバス１００を介して取り込むと
ともに、更新データをデータバス２００を介して第２の
メモリ２へ供給し書き込みを行う０以上の更新プログラ
ムの実行が終了すると、マイクロ制御回路４は中断され
た制御プログラムへ制御を戻す。

今、第２のメモリ２では、第１のメモリ１において制御
プログラムの格納されている１つの番地であるＡ番地と
同じＡ番地に非同期割込信号データが書き込まれたとす
る。すると、制御プログラム実行過程でＡ番地のマイク
ロプログラムが読み出された場合、第２のメモリ２に書
き込まれている非同期割込信号データも同時に読み出さ
れ、割込制御回路３へ供給される。その結果、第１の割
込要求が発生し、マイクロ制御回路４は実行中の制御プ
ログラムから割込処理プログラムへ制御を移し所定の割
込処理を実行し、終了すると中断した制御プログラムに
戻る。

なお、第２のメモリ２では、任意の番地に非同期割込信
号データを書き込むことができるので、種々の条件下で
発生する割込要因の発生タイミングを適宜に与えること
ができ、割込処理機能の診断を適切に行うことが可能で
ある。

（発明の効果〉 以上説明したように、本発明のマイクロシーケンス回路
によれば、第１のメモリと同一の態様でアクセスされる
第２のメモリを設け、この第２のメモリに非同期割込信
号データを格納できるようにし、第１のメモリの読み出
し制御の過程で第２のメモリからその格納データを読み
出しそれによって本来の割込要求と同等のものを得るよ
うにしたので、簡単に種々のタイミングで非同期割込条
件を発生させることができ、割込処理機能の適切な診断
を容易に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロシーケンス回
路を備える情報処理装置の一部構成ブロック図である。 １・・・・・・第１のメモリ、　２・・・・・・第２の
メモリ、３・・・・・・割込制御回路、　４・・・・・
・マイクロ制御回路、５・・・・・・レジスタ、　６・
・・・・・デコーダ、　７・・・・・・演算回路、　８
・・・・・・外部装置。

Claims (1)

【特許請求の範囲】
1. マイクロプログラムにより制御される情報処理装置にお
   けるマイクロシーケンス回路であって；このマイクロシ
   ーケンス回路は、情報処理装置にて非同期に発生するタ
   イマ割込等の非同期割込要因の割込処理プログラムの他
   に更新プログラムを含み当該情報処理装置を制御する制
   御マイクロプログラムを格納する第１のメモリと；前記
   第１のメモリと同一のアドレスが同時にアクセスされる
   第２のメモリと；前記非同期割込要因の入力を受けて前
   記割込処理プログラムの実行を要求する第１の割込要求
   と、外部からの指令に応答して前記更新プログラムの実
   行を要求する第２の割込要求とを出力する割込制御回路
   と；前記第１のメモリ内の制御マイクロプログラムの読
   出・実行を制御し所定のマイクロシーケンスを実行する
   過程で、前記第２の割込要求に応答して更新プログラム
   を実行し外部データである非同期割込信号データを前記
   第２のメモリの該当アドレスに格納すること、この第２
   のメモリからその非同期割込信号データを読み出しそれ
   を前記非同期割込要因として出力させること、および、
   前記第１の割込要求に応答して割込処理プログラムを実
   行すること、を行うマイクロ制御回路と；を備えている
   ことを特徴とするマイクロシーケンス回路。