JPS6129956A

JPS6129956A - メモリ制御装置

Info

Publication number: JPS6129956A
Application number: JP15160784A
Authority: JP
Inventors: Yoshihisa Harada; 良久原田; Shunei Noda; 野田　俊英
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-07-20
Filing date: 1984-07-20
Publication date: 1986-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、パソコンやワードプロセッサなどのマイクロ
プロセッサ（以下ＭＰＵと記す）を使用した装置に用い
られるメモリ、とくに表示用メモリへ書込読出するメモ
リ制御装置に関する。

従来例の構成とその問題点ＭＰＵを使用した装置に対する処理の高速化、複雑化、
多重処理などと多様な要求が発生している。これにとも
なって装置の一構成要素であるメモリに対してもＭＰＵ
から見て単に書込読出の利用だけでなく、以前のデータ
内容と新しいデータとの演算結果を用いて処理する場合
が多い。とくにメモリを表示用メモリとして使用する′
場合よく発生する。例えば前に表示していた情報（すな
わちメモリの内容）に新しい情報を重ね合せ表示する（
この持前の表示メモリの内容と新しい表示情報とがＯＲ
された情報が新しい情報すなわち表示メモリの内容とな
る）とか、前の表示情報と新しい情報との変化を表示す
る（この場合は排他的ＯＲが新しい表示情報となる）場
合である。

又、表示メモリの全ての情報に上記処理を行うのでなく
表示メモリの指定のビット位置のみに上記処理を行なう
場合もある。逆に表示情報を指定の固定データと演算し
て出力情報として利用する場合もある。

上記の様な処理は、ＭＰＵの最も得意とする処理の一つ
であり、従来ＭＰＵによるプログラムで実行していた。

すなわち上記のＯＲの処理を行なう場合を例にとると次
の様なステップで実行される。

■　表示メモリの内容を読出しＭＰＵの内部レジスタに
セットする。

■　ＭＰＵの内部レジスタにある新しい情報とＯＲの演
算を実行し、ＭＰＵ内部レジスタにセントする。

■　内部レジスタにセットされた演算結果を表示メモリ
に書込む。

以上の様な従来の方式であっても処理する表示メモリの
容量が少ない時や、余シ高速の処理の必要のない時さら
には並行して他の複雑な処理を実行する必要のない時な
どは余り問題とならない。

しかしながら、演算処理を必要とするメモリの容量が大
きくなったり、繰返し同一の処理を実行する必要があっ
たり、高速での処理が必要なときには、前記の従来では
プログラムにより同一のステップを繰返し実行する必要
があり、他の処理に当てる時間が制約されて装置全体の
処理機能が低下したり、また表示速度が、遅くなるなど
の欠点が生じる。

発明の目的本発明は前述の様な従来例の問題点を解決するもので、
無駄なステップをなくＬ、ＭＰＵの処理負担と処理時間
などを軽減することで装置全体の処理速度を向上させた
り、表示処理をより高速に実行することのできるメモリ
制御装置の提供を目的とする。

発明の構成本発明は上記目的を達成するため、ＭＰＵにより演算内
容を指定するコマンドレジスタと、前記レジスタの内容
に従って必要な切換・選択・サンプリング等のタイミン
グを発生するタイミング発生回路と、少なくとも３系統
から構成されるバス信号を切換えるバススイッチと、Ｒ
ＡＭなどのメモリと、前記メモリをＭＰＵがアクセスし
たことを検出するアドレスデコーダ回路と、前記バスス
イッチで切換えられるバス信号をラッチするラッチ回路
と、前記バススイッチ、メモリおよびラッチ回路が接続
される２系統のバス信号を入力として前記コマンドレジ
スタで指定された演算を実行する演算回路とを備えて、
前記コマンドレジスタには実行させる演算種別を指示す
るコマンド情報を、ラッチ回路には前記演算に使用する
定数データをそれぞれＭＰＵであらかじめセットし、し
かるのちＭＰＵが書き込み動作を行なったときは、この
時出力されるデータとアクセスされたメモリ番地の内容
が前記演算回路で演算され、アクセスされたメモリ番地
に書き込まれる一方、ＭＰＵが読出し動作を行なうとき
は、アクセスされた前記メモリの値とラッチ回路の内容
が前記演算回路で演算されＭＰＵの内部レジスタに読み
出されセットされる様にした方式である。

実施例の説明モリをアクセスするのを検出し、アクセス信号１０６を
出力するアドレスデコーダ、３はデータバス１０３，１
０４および１０５を切換えるバススイッチで、バス１０
３をバス１０４あるいは１０５と、バス１０４を１０３
あるいは１０６と、バス１０６を１０３あるいは１０４
に切換えて接続することができる。４はタイミング発生
回路でｆｆ１Ｅコマンドレジスタ６に設定された内容を
受けて、アクセス信号１０６で起動されて、前記バスス
イッチへの切換信号１ｏ７、メモリ１０やラッチ回路６
，７．８に書込／読出などのタイミング信号１０８およ
び演算回路９への演算式の切換信号１０９を出力する。

５はコマンドレジスタでメモリ１０への読出／書込時の
演算内容を示すコマンドが制御装置１によりセットされ
る。６，７゜および８はおのおのラッチ回路であり、タ
イミング発生回路からのタイミング信号８によりバス１
０５の信号あるいは後記の演算回路の出力信号をラッチ
して、バス１０４あるいは１１０に出力する。９は演算
回路であり、タイミング発生回路からの演算式を決める
信号１０９と演算するタイミング信号１０９を受けて、
バス１０４と１１０の信号を演算してバス１０５に出力
する。１０はＲＡＭ″などのメモリで、アドレス信号は
制御装置１のアドレスバス信号１０１に、データ信号は
バス１０４にそれぞれ接続される一方、読出／書込など
の制御信号はタイミング発生回路４よりタイミング信号
１０８として供給される。なお１０２は制御装置１の制
御バスである。

次に本発明の動作を３つの例をとシ説明する。

最初の例は従来例の方式で説明したと同一の機能を実現
する例、すなわち制御装置１の内部レジスタの情報とメ
モリ１０のＯＲ演算の結果をメモリ１ｏに書き込む例で
ある。

まず制御装置１は上記演算処理を実行することを指示す
る情報をコマンドレジスタにセントする。

次に制御装置１は内部レジスタの情報をそのデータバス
１０３に、メモリの対象とする番地をアドレスバス１０
１にそれぞれ出力する。メモリ１０がアクセスされた事
を検出したアドレスデコーダ２はアクセス信号１０６を
タイミング発生回路４に出力する。この動作開始の信号
を受取ったタイミング発生回路４はコマンドレジスタ６
の内容ニ従ってこの場合は下記の３段階の動作を行なう
。

第１段階はバス切換信号１０７を出力してデータバス１
０３に出力された制御装置１の内部レジスタのデータが
バス１０５に接続される。そしてバス１０５のデータが
ラッチ回路１にラッチされるタイミング信号１０８を出
力する。

第２段階ではバス１０３と１０５の接続が開放され〜ア
ドレスバス１０１で指定された番地のメモリ１０のデー
タがバス１０４に、ラッチ１にラッチされたデータがバ
ス１１０に出力され、この２つのバス上の信号がタイミ
ング発生回路４から出力される演算式切換信号１０９に
よりＯＲ演算を指示された演算回路９に入力され、ＯＲ
演算されてバス１０５に出力され、ラッチ回路２にラッ
チされる。

第３段階ではラッチ回路２にラッチされたデータがバス
１０４に出力され、メモリ１ｏの入力データとして第１
段階と同じアドレスに書込まれる。

以上の動作例に示す様に制御装置１は演算処理内容ヲコ
マンドレジスタ５に前もってセットしておき、つづいて
演算される一方のデータをデータバス１０３に出力する
だけでメモリ１０のデータとＯＲ演算を行なったデータ
をメモリ１ｏに書き込むことができる。

次に第２の動作例につき説明する。ある特定のビット位
置の情報のみをメモリに書き込み、他のビット位置の情
報は前のメモリ内容をそのまま維持するという例である
。この例では前述の例と同様にあらかじめコマンドレジ
スタ５にこの処理内容を指示するデータをセットする。

あわせてラッチ１にも処理したいビット位置を”１″と
するデータを書き込む。そしてこの例では下記の４段階
の処理を実行する。

第１段階は制御装置１の内部レジスタの出力データをラ
ッチ回路２にラッチする。第２段階ではラッチ回路１お
よび２の出力のＡＮＤ演算の結果をラッチ回路３にラッ
チする。第３段階でメモリ１ｏの出力信号とラッチ回路
１の出力信号の補数とをＡＮＤ演算した出力をラッチ回
路２にラッチする。第４段階でラッチ回路２と３の出力
をＯＲ演算してメモ１７１０に書き込む。以上の処理は
下記の式で表現される。

ＭＮ　＝　Ｒｘ　Ｌ　＋　Ｍｏ　Ｘ　Ｌ但し、ＭＮはメ
モリ１０の処理後のデータ、ＭＯはメモリ１０の処理前
のデータ、Ｒは制御装置１の内部レジスタのデータ、Ｌ
はラッチ１に前もってセットされるデータ、ＬはＬの補
数である。

上記の動作例に示す様、制御装置１はあらかじめ処理し
たいビット位置を示す情報をラッチ１にセットすること
によって該当ビット位置のデータを書き直すことが容易
に可能である。通常制御装置は８ビツトや１６ピント単
位で内部レジスタが構成されていることもあり、上記例
に示す様なビット単位の処理ｔくにランダムに発生する
ビット位置への処理を実行するには多くのプログラムス
テップを必要とし、処理に時間を必要とする。

第３の動作例はメモリ１０のデータとある定数との排他
的ＯＲ演算結果を制御装置１が読出す例である。この場
合もあらかじめコマンドレジスタ６にこの処理を実行す
る情報をセットするとともにラッチ回路１に定数をセッ
トしておく。つづいて制御装置１はメモリ１０の読出し
動作を行なう。

メモリから読出された情報はデータバス１０４に出力さ
れ、この情報とラッチ回路１のデータバス１１０に出力
された情報とが演算回路９で排他的ＯＲ演算され、デー
タバス１０５バススイツチ３を介して制御装置１のデー
タバス１０３に出力され、制御装置１に読取られる。

第１と２の動作例が制御装置１のレジスタのデータとメ
ツモリ１０のデータとを演算してメモリ１゜に書き込む
例であり、第３の例はメモリ１０のデータを演算して読
出す例である。

発明の効果以上の動作により説明したとおり、制御装置とメモリの
間に若干の回路要素から構成される回路を追加すること
によって従来制御装置のプログラム処理で行なわれてい
た機能を単一のステップで実行することができる。とく
にメモリがグラフインク表示用メモリとして使用する場
合などはその効果が顕著である。すなわち、グラフイン
ク表示メモリでは一画面が６４０１’ツトＸ４００ライ
ｙｆｚどの大量のデータを同一演算機能で処理するケー
スが多い。この場合を例にとり、レジスタ長８ビツトの
語表の制御装置でＯＲ書きを実行する例に計算すると、
本発明の方式では第一番の動作例で説明した様に制御装
置は３２００１（＝６４０Ｘ４００÷８）回　メモリへ
のアクセスを実行すれば良いが、従来の例ではこの回数
の３倍のアクセスを実行しなければならない。すなわち
、本発明の装置では制御装置のメモリへのアクセス回数
を低減できるので、さらに容量の大きいメモリの処理を
可能としたり、あるいはアクセスの低減した時間を他の
処理にあてて制御装置全体の処理機能を向上させたり、
又さらに高速の処理が可能となったり、従来の方式の問
題点を解決することができる。

【図面の簡単な説明】

図は本発明の一実施例におけるメモリ制御装置のブロッ
ク図である。１・・・・・・制御装置、２・・・・・・アドレスデコ
ーダ回路、３・・・・・・バススイッチ、４・・・・・
・タイミング発生回路１．６・・・・・・コマンドレジ
スタ、６〜８・・・・・・ラッチ回路、９・・・・・・
演算回路、１０・・・・・・メモリ、１０１・・・・・
・アドレスバス、１０２・・・・・・制御Ａス、１０３
〜１０６および１１ｏ・・・・・・データノ（ス、１０
６・・・・・・アクセス信号、１ｏ７・・・・・・バス
切換信号、１０８・・・・・・ラッチャ読出／書込のタ
イミング信号、１ｏ９・・・・・・演算式の切換信号。

Claims

【特許請求の範囲】

（１）演算内容を指定するコマンドレジスタと、前記レ
ジスタの内容に従って必要な切換・選択・サンプリング
等のタイミングを発生するタイミング発生回路と、少な
くとも３系統から構成されるバス信号を切換えるバスス
イッチと、メモリをアクセスしたことを検出するアドレ
スデコーダ回路と、前記バススイッチで切換えられるバ
ス信号をラッチするラッチ回路と、前記バススイッチ、
前記メモリおよびラッチ回路が接続される２系統のバス
信号を入力として、前記コマンドレジスタで指定された
演算を実行する演算回路とを備えて、あらかじめ前記コ
マンドレジスタには実行させる演算種別を指示するコマ
ンド情報をさらに演算内容によっては前記演算に使用す
る定数等をラッチ回路にセットし、前記メモリにデータ
を出力することにより、前記出力データとアクセスされ
たメモリ番地のデータとを演算することを特徴とするメ
モリ制御装置。
（２）コマンドレジスタには演算内容を、ラッチ回路に
は演算データをそれぞれ前もってセットし、前記メモリ
のデータの読出動作により、アクセスされたメモリ番地
のデータと前記ラッチ回路にセットされたデータとが、
前記コマンドレジスタで指定された演算内容を実現する
演算回路が選択されることを特徴とする特許請求の範囲
第１項記載のメモリ制御装置。