JP2006018490A - マイクロプロセッサ及び情報処理方法 - Google Patents

Abstract

【課題】 処理速度を動作クロック速度によらず、所定の速度に容易に変更できるマイクロプロセッサを提供する。
【解決手段】命令フェッチ部１０７はメモリ１０２から命令を読込み、命令解析部１０８に提供する。命令解析部１０８は命令を解析し、該命令に対応する指示を提供する。タイミング制御部１０９は命令解析部１０８から提供される一定動作速度を示す指示に応じて、演算部１１３に処理のタイミングを変更するための補正量を送信する。演算部１１３はタイミング制御部１０９から提供される補正量に応じて、演算結果の提供タイミングを変更する。
【選択図】 図１

Description

本発明は、プログラムが格納されたメモリから提供される命令に応じて、情報処理を実行するマイクロプロセッサに関する。

従来、マイクロプロセッサの処理速度を制御する方法の１つとして、パイプラインのバイパスの制御が行われている（特許文献１）。

又、マイクロプロセッサの処理速度を制御する方法として、マイクロプロセッサの動作クロックを動的に変更する方法がある。このようなマイクロプロセッサでは、マイクロプロセッサ全体の動作周波数が特定の周波数に変化する。
特開平８−１４７１６３号公報（段落００１１−００１２、図４、頁３）

動作クロックを動的に変更するマイクロプロセッサの場合、動作クロックの変更を行うには、複数のレジスタにアクセスする必要があったり、周辺Ｉ／Ｏを制御する必要があり煩雑である。

マイクロプロセッサを組み込んだ組み込み機器では、マイクロプロセッサのプログラムに応じて、ＧＰＩＯやバスを制御して周辺回路や周辺ＬＳＩの制御に必要な信号を生成することが多い。これらの信号は、クロック周波数などにばらつきがない方が望ましい。

本発明は、処理速度を動作クロック速度によらず、所定の速度に容易に変更できるマイクロプロセッサを提供することを目的とする。

本発明では、特定の命令に関連する動作のみを操作し、専用命令を設けることによって制御の簡略化を計る。また、物理的な動作クロック速度とは別の仮想的な動作速度モードを基にハードウエアを操作し、あたかも物理的な動作クロック速度を変更したように、マイクロプロセッサの処理速度が変更される。

マイクロプロセッサの処理速度を動作クロック速度によらず、所定の速度に容易に変更できる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

図１は、本発明の一実施の形態によるマイクロプロセッサ１０１の構造ブロック図である。

このマイクロプロセッサ１０１には、メモリー１０２、外部クロック発生部１０３、電源回路１０４ならびに図示しない外部ＬＳＩ及び外部回路が接続されている。命令の実行は、メモリーコントローラ１０５によってメモリー１０２上のプログラムがインストラクションキャッシュ（Ｉキャッシュ）１０６に格納され、命令プリフェッチ部１０７が１命令づつ読み出して命令解析部１０８に送るという順序で処理される。

命令解析部１０８は、命令のビット列の解釈を行って、タイミング制御部１０９、スクラッチパッド部１１０、レジスタ部１１１、演算部１１３そして周辺ブロック制御部１１４に、信号線９０を介して信号を送り、指定された処理を実行する。演算部１１３は論理演算を行うＡＬＵ部１１３ａ、加減乗除の四演算を行うの四則演算部１１３ｂを含む。尚、図１のブロック図に示される各信号線は、簡単のため全て１本で表されているが、実際は１本又は複数本である。

マイクロプロセッサ１０１に入力される物理的なクロック信号ＣＫ０や動作電圧Ｖｃｃは、周辺ブロック制御部１１４がクロック回路制御部１１６を通して外部クロック発生部１０３と電源回路１０４を制御することにより決定される。

プロセッサ内部で使用される物理的なクロックＣＫ１は、入力されたクロック信号ＣＫ０を基にクロックジェネレータ（ＣＧ）１１５で生成される。クロックジェネレータ１１５は、クロック回路制御部１１６によって制御される。

クロック回路制御部１１６は、内部に３つの実速度レジスタ１１６ａと設定情報部１１６ｂの組を持っている。設定情報部１１６ｂの設定は、クロックジェネレータ設定、外部クロック設定と電源回路設定である。また、それぞれの設定情報で実現される動作速度の値が実速度レジスタ１１６ａに設定される。３つの設定情報の切り替えは、周辺ブロック制御部１１４によって制御される。実速度レジスタ１１６ａと設定情報部１１６ｂの設定情報も同様に、周辺ブロック制御部１１４を介して設定される。

タイミング制御部１０９は、内部に動作速度モードを保持するレジスタを２つ持っている。２つのレジスタは、現在の動作速度モードを格納するレジスタ(以下、動作速度レジスタ１０９ａ)と、該レジスタの値を退避するための記憶領域としてのレジスタ(以下、退避レジスタ１０９ｂ)である。

タイミング制御部１０９は、動作速度レジスタ１０９ａと実速度レジスタ１１６ａと命令解析部１０８からの信号に応じて、あらかじめ定められた遅延を要求する信号を、命令プリフェッチ部１０７又は演算部１１３に送信する。命令プリフェッチ部１０７、演算部１１３は、タイミング制御部１０９からの指示のもとに処理のタイミング（処理速度）を可変する。

図２に本実施の形態に係るマイクロプロセッサの機械語（ＩＳＡ）のビット構造図を示す。

この機械語は、1命令が３２ビットのビット列からなり、大きく分けて４種類の構成（ｔｙｐｅ１〜ｔｙｐｅ４）を有している。「ｃｏｍｍａｎｄ」は命令を示し、「ｏｐ１」又は「ｏｐ２」は４ビットのオペランドであって、例えばレジスタ部１１１の各レジスタのレジスタ番号である。「ｄｉｒｅｃｔ ｎｕｍｂｅｒ」は例えばメモリ１０２のメモリアドレス、「ｅｘｏｐ１」はＡＬＵ１１３ａ等のプロセッサ１０１内に設けられた各ブロックのアドレスである。

実装されている命令は、ＬＯＡＤ・ＳＥＴ命令(ｔｙｐｅ２)、四則演算命令(ｔｙｐｅ２)、ビット演算命令(ｔｙｐｅ２、３)、比較命令(ｔｙｐｅ２)、ジャンプ命令(ｔｙｐｅ１)、分岐ジャンプ命令(ｔｙｐｅ１)、ＮＯＰ命令(ｔｙｐｅ４)、周辺ブロック制御命令(ｔｙｐｅ，４)、割り込み制御命令(ｔｙｐｅ４)、実速度レジスタ制御命令(ｔｙｐｅ４)を含む。タイミングの制御は、付加ビットと呼ぶ各命令の上位２ビットの値２０１又は動作速度モード制御命令によって書き換えられるタイミング制御部１０９内部のレジスタ１０９ａ、１０９ｂによって行われる。

動作速度モード制御命令としては、タイミング制御部１０９の持つ２つのレジスタ１０９ａ、１０９ｂにアクセスする下記の４つの命令がある。

１．レジスタ部１１１の任意のレジスタの値を動作速度レジスタ１０９ａにセットする命令。

２．動作速度レジスタ１０９ａの値をレジスタ部１１１の任意のレジスタにセットする命令。

３．動作速度レジスタ１０９ａの値を退避レジスタ１０９ｂにセットした後、レジスタ部１１１の任意のレジスタの値を動作速度レジスタ１０９ａにセットする命令。

４．退避レジスタ１０９ｂの値を動作速度レジスタ１０９ｂにセットする命令。

尚、レジスタと付加ビット２０１の少なくとも一方が定速度実行命令と指示されている場合、実行される命令は定速度実行状態となる。

図３は、本実施形態に係るマイクロプロセッサの機械語に含まれる付加ビット２０１を利用した場合の動作を示すフローチャートである。ここで、付加ビット２０１を使用した動作速度モード制御命令を「定速度実行命令」と呼ぶことにする。

命令解析部１０８は、命令プリフェッチ部１０７から次命令のビット列を取得する（ステップＳ３０１）。そして、命令のビット列を解釈し（ステップＳ３０２）、定速度実行命令か否か、及びプロセッサ１０１内のどの回路ブロックを使用するかを判断する（ステップＳ３０３）。定速度実行命令ならば、タイミング制御部１０９に定速度実行を示す信号と制御対象（図１に示される回路ブロックのうち何れか１つ）を表す信号を信号線９１を介して送る（ステップＳ３０４）。

タイミング制御部１０９は、クロック回路制御部１１６の実速度レジスタ１１６ａの値からタイミング補正量を算出する（ステップＳ３０５）。プロセッサ１０１内部の各回路ブロックはクロックＣＫ１に基づいて動作している。実速度レジスタ１１６ａにはクロックジェネレータ１１６ａが発生している物理的な現在のクロックＣＫ１の速度が格納されている。タイミング制御部１０９はクロックＣＫ１の速度と所定の定速度（一般にクロックＣＫ１より低い速度）との比率を求め、この比率に応じて補正量を決定する。例えば上記所定の定速度がクロックＣＫ１の速度の１／５の場合、タイミング制御部１０９は補正量を５と決定する。タイミング制御部１０９は指定された制御対象に、決定した補正量を示す信号を送る（ステップＳ３０６）。ステップＳ３０３で、受信した命令が定速度実行命令ではない場合、命令解析部１０８はタイミング制御部１０９に制御対象を表す信号のみを送る。

図４は、本実施形態に係るマイクロプロセッサのタイミング制御部１０９のレジスタを利用した場合の動作を示すフローチャートであって、付加ビット２０１を使用せずに、動作速度レジスタ１０９ａのみを用いた場合を示す。

命令解析部１０８は、命令プリフェッチ部１０７から次命令のビット列を取得する（ステップＳ４０１）。そして、命令のビット列を解釈し（ステップＳ４０２）、タイミング制御部１０９に制御対象を表す信号を送る（ステップＳ４０３）。タイミング制御部１０９は、動作速度レジスタ１０９ａの値から、定速度実行状態か（動作速度レジスタ１０９ａの値が所定の一定速度か）判断する（ステップＳ４０４）。定速度実行状態ならば、クロックジェネレータ１１５とクロック周辺回路制御部１１４の状態からタイミング補正量を算出し（ステップＳ４０５）、指定された制御対象に補正量を示す信号を送る（ステップＳ４０６）。定速度実行状態ではない場合は、タイミング制御部１０９に制御対象を表す信号のみを送る（ステップＳ４０３）。

図５は、動作速度レジスタ１０９ａに値を設定する動作を示すフローチャートである。

命令解析部１０８は、命令プリフェッチ部１０７から次命令のビット列を取得する（ステップＳ４０７）。そして、命令のビット列を解釈し（ステップＳ４０８）、タイミング制御部１０９に動作速度レジスタの更新を表す信号と、命令のビット列に含まれている変更後の値を送る（ステップＳ４０９）。タイミング制御部１０９は、動作速度レジスタ１０９ａに指定値（変更後の値）を設定する（ステップＳ４１０）。

図５は、本実施形態に係るマイクロプロセッサのタイミング遅延動作の一例を示す模式図である。図５はｓｔａｇｅ１〜ｓｔａｇｅ４の一連の処理が、３つの命令について連続実行させた場合のパイプライン処理の様子を、４つの速度モード５０１〜５０４について示したものである。以下の説明では、メモリ１０２からメモリーコントローラ１０５、Ｉキャッシュ１０６、命令プリフェッチ部１０７を介して命令解析部１０８へ転送された命令が、演算部１１３（ＡＬＵ１１３ａ又は四則演算部１１３ｂ）による演算処理であった場合を例として説明する。

マイクロプロセッサ１０１は、４段階のパイプライン構造を持ち、２つの物理的な速度モード、つまり低速度モード（低速度補正なし）５０１と高速度モード（高速度補正なし）５０２を基本的に備え、高速度モード５０２は低速度モード５０１の２倍の速度であるとする。更にマイクロプロセッサ１０１は、本実施形態に係る高速度モード（高速度補正）５０３又は高速度モード（高速度補正）５０４を備えている。

低速度モード５０１は一般的な低速度モードを示し、上記実施形態で説明した動作速度モード制御は行われていない。ｓｔａｇｅ１では一般に命令解析部１０８による命令解析が行われ、ｓｔａｇｅ２では命令解析部１０８からの指示に応じて、本例では演算部１１３による演算が行われる。ｓｔａｇｅ３で演算部１１３は信号線９２により、レジスタ部１１１の何れかのレジスタにアクセスする。ｓｔａｇｅ４で演算部１１３は信号線９２により演算結果をレジスタ部１１１の何れかのレジスタに転送する。

低速度モード５０１において、パイプライン処理は時刻ｔ０で開始され、第１の命令に関する処理結果の転送は時刻ｔ８で終了し、第２の命令に関する処理結果の転送は時刻ｔ１０で終了し、第３の命令に関する処理結果の転送は時刻ｔ１２で終了している。このモードによるパイプライン処理では、どの回路ブロックもストール（動作が一時に停止）していない。

高速度モード５０２は従来の高速度モードを示し、この場合も上記実施形態で説明した動作速度モード制御は行われておらず、３つの命令についてパイプライン処理が行われている。このパイプライン処理は時刻ｔ０で開始され、第１の命令に関する処理結果の転送は時刻ｔ４で終了し、第２の命令に関する処理結果の転送は時刻ｔ５で終了し、第３の命令に関する処理結果の転送は時刻ｔ６で終了している。この場合でも、どの回路ブロックもストールしていない。

このように低速度モード及び高速度モードが設けられている理由は、プロセッサが組み込まれた装置において、高速動作が要求される場合と、低速動作が要求される場合とがあるからである。このようなプロセッサが組み込まれる装置としてＤＶＤレーコーダを例にすると、メニュー画面を表示しているときは低速動作でよいが、映像データのダビング中に、ＨＤＤに記録されている他の映像データを再生するような場合は高速動作が要求される。動作モードを低速動作から高速動作へ切替えるには、プロセッサに供給する電源電圧を高電圧に変更し、プロセッサの動作速度を決定するクロックジェネレータのクロック周波数を高周波数に変更する必要がある。ここで、電源電圧が所定の高電圧に安定し、クロック周波数が所定の高周波数に安定するには時間が必要である。この結果、処理の遅延が生じる。この遅延時間は、プロセッサのクロック周期を基準にして考えると大きなロス時間となる。動作モードを低速動作から高速動作へ切替える場合も、同様に大きなロス時間が生じる。

又、低速度モード及び高速度モードが設けられている他の理由は、例えばＨＤＤにデータを転送する場合、データを所定速度で転送する必要がある。ＨＤＤの場合、この所定速度を超える高速でデータを転送すると、転送ミスが生じる可能性が高くなる。従って、通常は高速モードで動作し、例えばＨＤＤにデータを転送するときのみ動作モードを低速に設定することで、全体的な処理速度を上げることができる。しかし、前述したように動作速度を変更するときにはロス時間が生じる。

従って本発明に係るプロセッサは、通常は高速で動作し、一定速動作（一般に低速度動作）が要求されるときのみ、電源電圧やクロック周波数を変更せずに、プロセッサの動作速度を擬似的に低速とする。これにより上記ロス時間の発生を防ぐことができる。

図５には、擬似的な一定速動作を行う方法として、高速度モード５０３（演算部補正）及び高速度モード５０４（命令フェッチ部補正）が示されている。高速度モード５０３及び高速度モード５０４のいずれのモードであっても、クロックジェネレータ１１５が発生しているクロックＣＫ１は高速モード５０２の場合と同様に高速クロックであるとする。つまりプロセッサ１０１は高速度モード５０３であっても高速度モード５０４であっても、高速クロックに基づいて動作している。

先ず、高速度モード５０３について説明する。高速度モード５０３はタイミング制御部１０９からの制御により演算部１１３(ｓｔａｇｅ２)をストールさせた例を示している。ｓｔａｇｅ１の処理（命令解析）は時刻ｔ０で開始され時刻ｔ１で終了している。この例では、解析された命令は四則演算部１１３ｂによる演算であったとする。四則演算部１１３ｂは命令解析部１０８からの指示に応じて演算処理を時刻ｔ１で開始し時刻ｔ２で終了する。しかし、図３又は図４に示した方法で四則演算部１１３ｂの補正量レジスタｒ２にタイミング補正量すなわち遅延補正量（例えば５）が設定されていると、四則演算部１１３ｂは演算結果をレジスタ部１１１に転送せずに保持する。この例では、時刻ｔ２〜ｔ６の間保持する。ｓｔａｇｅ３及びｓｔａｇｅ４は通常の高速処理である。従って、演算結果の転送は時刻ｔ８で終了する。

第２の命令について命令解析部１０８は時刻ｔ１から解析を始め、時刻ｔ２で解析を終了するが、第２の命令に基づく指示を演算部に与えることができず、命令解析部１０８も時刻ｔ２〜ｔ６の間ストールする。時刻ｔ６で四則演算部１１３ｂは演算を開始し、時刻ｔ７で終了するが、この例では、四則演算部１１３ｂの補正量レジスタｒ２に遅延補正量（例えば２）が設定されているので、四則演算部１１３ｂは演算結果を時刻ｔ８まで保持する。ｓｔａｇｅ３及びｓｔａｇｅ４は通常の高速処理である。従って、第２の命令に関する演算結果の転送は時刻ｔ１０で終了する。

第３の命令について命令解析部１０８は時刻ｔ６から解析を始め、時刻ｔ７で解析を終了するが、第３の命令に基づく指示を演算部に与えることができず、時刻ｔ７〜ｔ８の間ストールする。時刻ｔ８で四則演算部１１３ｂは演算を開始し、時刻ｔ９で終了するが、この例では、四則演算部１１３ｂの補正量レジスタｒ２に遅延補正量（例えば２）が設定されているので、四則演算部１１３ｂは演算結果を時刻ｔ１０まで保持する。ｓｔａｇｅ３及びｓｔａｇｅ４は通常の高速処理である。従って、第２の命令に関する演算結果の転送は時刻ｔ１２で終了する。

以上の結果、第１〜第３の命令に対する演算結果の転送は、それぞれ時刻ｔ８、ｔ１０、ｔ１２で終了する。このタイミングは低速度モード（補正なし）５０１の場合と同様である。このようにして本実施形態では、高速クロックで動作していても、低速クロックで動作している場合と同様な処理速度となる。従って、ＨＤＤのような一定速度（ここでは低速度）の転送が要求される機器に対して、データを一定速で提供することができる。

次に、高速度モード５０４について説明する。

高速度モード５０４は命令プリフェッチ部１０７をストールさせた場合を示している。図３又は図４に示した方法で命令プリフェッチ部１０７の補正量レジスタｒ３に遅延補正量を設定することで、命令プリフェッチ部１０７をストールさせる。命令プリフェッチ部１０７をストールさせた場合、命令プリフェッチ部１０７が命令解析部１０８に、有効な命令ビット列を受け渡すタイミングが遅延される。図５の高速度モード５０４では、時刻ｔ１〜ｔ６の間、第２の命令の有効な命令ビット列を受け渡すタイミングが遅延され、時刻ｔ７〜ｔ８の間、第３の命令の有効な命令ビット列を受け渡すタイミングが遅延されている。このようにして、高速度命令５０４は低速度モード５０１に近いタイミングで処理を行うことができる。

以上本発明によれば、マイクロプロセッサの動作クロック速度を意識せずに、保証された一定の速度で動作するプログラムが実現可能である。又、プログラマが簡単な方法で安定な信号をプロセッサから生成させることができる。更に、プログラマが指定した処理を、プロセッサの動作クロック速度によらず、低速であるが一定の速度で実行するプロセッサを提供できる。

以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を実施することができる。そのような変形例も本発明に含まれるものである。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。

本発明の一実施形態に係るマイクロプロセッサの構造を示すブロック図。 本発明の一実施形態に係るマイクロプロセッサの機械語（ＩＳＡ）の構造を示す機械語のビット構造図。 本発明の一実施形態に係るマイクロプロセッサの機械語に含まれる付加ビットを利用した場合の動作を示すフローチャート。 本発明の一実施形態に係るマイクロプロセッサのタイミング制御部のレジスタを利用した場合の動作を示すフローチャート。 本発明の一実施形態に係るマイクロプロセッサのタイミング制御部のレジスタを設定する場合の動作を示すフローチャート。 本発明の一実施形態に係るマイクロプロセッサのタイミング遅延例を示す模式図。

符号の説明

１０１・・・マイクロプロセッサ、１０２・・・メモリー、１０３・・・外部クロック、１０４・・・電源回路、１０５・・・メモリーコントローラ、１０６・・・インストラクションキャッシュ、１０７・・・命令プリフェッチ部、１０８・・・命令解析部、１０９・・・タイミング制御部、１１０・・・スクラッチパッド部、１１１・・・レジスタ部、１１３・・・演算部、１１４・・・周辺ブロック制御部、１１５・・・クロックジェネレータ、１１６・・・クロック回路制御部、１１７・・・Ｉ／Ｏ制御部、２０１・・・付加ビット列、２０２・・・コマンドビット列、２０３・・・拡張オペランド。

Claims (11)

1. プログラムが格納されたメモリから提供される命令に対応する処理を実行するマイクロプロセッサにおいて、
   前記メモリから命令を読み込み該命令を提供する命令読込み手段と、
   前記命令読込み手段から提供される前記命令を解析し、命令に対応する指示を提供する命令解析手段と、
   前記命令解析手段から提供される指示に応じて演算を行う演算手段と、
   前記命令解析手段から提供される一定動作速度を示す指示に応じて、前記演算手段に処理のタイミングを変更するための補正量を送信するタイミング制御手段と、
   を具備することを特徴とするマイクロプロセッサ。
2. 前記タイミング制御手段は、前記命令解析手段から提供される第１の一定動作速度を記録する動作速度レジスタ、及び前記命令解析手段から前記第１とは異なる第２の一定動作速度が提供される場合、前記第１の一定動作速度を退避させるための退避レジスタを具備することを特徴とする請求項１記載のマイクロプロセッサ。
3. データを一時的に格納する複数のレジスタを含むレジスタ部を更に具備し、前記タイミング制御手段は、前記命令解析手段から提供される第１の一定動作速度を記録する動作速度レジスタ、及び前記命令解析手段から前記第１とは異なる第２の一定動作速度が提供される場合、前記第１の一定動作速度を前記レジスタ部の１レジスタに退避してから、前記第２の一定動作速度を前記動作速度レジスタに格納することを特徴とする請求項１記載のマイクロプロセッサ。
4. 前記タイミング制御手段は、前記命令解析手段から提供される第１の一定動作速度を記録する動作速度レジスタ、及び前記命令解析手段から前記第１とは異なる第２の一定動作速度が提供される場合、前記第１の一定動作速度を前記メモリに退避してから、前記第２の一定動作速度を前記動作速度レジスタに格納することを特徴とする請求項１記載のマイクロプロセッサ。
5. 前記タイミング制御手段は処理の遅延を要求するための遅延補正量を前記演算手段に送信することを特徴とする請求項１記載のマイクロプロセッサ。
6. 前記マイクロプロセッサの現在の動作クロック速度を示す実速度を記録する実速度レジスタを具備し、前記タイミング制御手段は前記実速度と前記命令解析手段から提供される指示に含まれる一定速度に基づいて、前記遅延補正量を決定することを特徴とする請求項５記載のマイクロプロセッサ。
7. プログラムが格納されたメモリから提供される命令に対応する処理を実行するマイクロプロセッサにおいて、
   前記メモリから命令を読み込み該命令を提供する命令読込み手段と、
   前記命令読込み手段から提供される前記命令を解析し、命令に対応する指示を提供する命令解析手段と、
   前記命令解析手段から提供される指示に応じて演算を行う演算手段と、
   前記命令解析手段から提供される一定動作速度を示す指示に応じて、前記命令読込み手段に処理のタイミングを変更するための補正量を前記演算手段に送信するタイミング制御手段と、
   を具備することを特徴とするマイクロプロセッサ。
8. 前記タイミング制御手段は処理の遅延を要求するための遅延補正量を前記命令読込み手段に送信することを特徴とする請求項７記載のマイクロプロセッサ。
9. プログラムが格納されたメモリから提供される命令に応じて、演算部を用いて情報を処理するマイクロプロセッサの情報処理方法
   前記メモリから命令を読み込み、
   前記読み込まれた命令を解析し、
   前記解析された命令が、前記マイクロプロセッサが動作している実際のクロック速度に関わらず、処理速度を所定の一定速度に変更する命令か判断し、
   前記解析された命令が、処理速度を前記所定の一定速度に変更する命令の場合、前記演算部に処理のタイミングを変更するための補正量を送信することを特徴とする情報処理方法。
10. 前記補正量を送信するステップでは、処理の遅延を要求するための遅延補正量が前記演算部に送信されることを特徴とする請求項９記載の情報処理方法。
11. プログラムが格納されたメモリから命令を読込む命令フェッチ部を具備し、読込んだ命令に応じて情報を処理するマイクロプロセッサの情報処理方法であって、
    前記命令フェッチ部を用いて前記メモリから命令を読み込み、
    前記読み込まれた命令を解析し、
    前記解析された命令が、前記マイクロプロセッサの物理的なクロック速度に関わらず、処理速度を所定の一定速度に変更する命令か判断し、
    前記解析された命令が、処理速度を前記所定の一定速度に変更する命令の場合、前記命令フェッチ部に処理の遅延を要求する信号を送信することを特徴とする情報処理方法。

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