KR20080048943A - 집적 회로 장치 및 오디오 처리 장치 - Google Patents

집적 회로 장치 및 오디오 처리 장치 Download PDF

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KR20080048943A KR1020070120954A KR20070120954A KR20080048943A KR 20080048943 A KR20080048943 A KR 20080048943A KR 1020070120954 A KR1020070120954 A KR 1020070120954A KR 20070120954 A KR20070120954 A KR 20070120954A KR 20080048943 A KR20080048943 A KR 20080048943A
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Abstract

외부 CPU가 내부 CPU와 공통의 기억 장치에 액세스하는 경우에도, 내부 CPU가 그 기억 장치에의 액세스 이외의 처리를 행하는 경우에는, 그 내부 CPU를 동작 가능하게 하는 것이다. 웨이트 신호의 입력에 따라서 그 처리를 정지하는 기능 관리 CPU(17)와, 제어 레지스터(13)를 구비하고, 호스트 CPU(20)로부터의 제어 레지스터(13)에의 액세스를 받아들이는 LSI(10)이며, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출하는 레지스터 액세스 신호 취득부(15)와, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스를 검출하는 레지스터 액세스 신호 취득부(16)와, 각 레지스터 액세스 신호 취득부의 검출 결과에 따라서, 기능 관리 CPU(17)에 웨이트 신호를 입력받는 웨이트 신호 생성부(18)를 포함하는 것을 특징으로 한다.
Figure P1020070120954
제어 레지스터, LSI, 호스트 CPU, 웨이트 신호 생성부, 기능 관리 CPU

Description

집적 회로 장치 및 오디오 처리 장치{INTEGRATED CIRCUIT APPARATUS}
본 발명은, 집적 회로 장치에 관한 것으로, 특히 그 내부에 구비되는 기억 장치에 대해 외부 CPU(Central Processing Unit)와 내부 CPU 사이에서 배타 처리를 행하는 집적 회로 장치에 관한 것이다.
최근의 오디오 처리 장치에는, 음악 재생용의 집적 회로 장치와, 외부 CPU를 구비하고 있는 것이 있다. 그리고 그 중에는, 집적 회로 장치 내부에도 내부 CPU를 구비하고, 외부 CPU와 내부 CPU에 처리를 분산시키고 있는 것이 있다.
또한, 특허 문헌 1 내지 3에는 복수의 CPU를 이용하는 장치의 예가 기재되어 있다.
[특허 문헌 1] 국제 공개 제01/067271호 팜플렛
[특허 문헌 2] 일본 특허 공개 평6-175880호 공보
[특허 문헌 3] 일본 특허 공개 평9-6483호 공보
상기 오디오 처리 장치는, 외부 CPU와 내부 CPU가 공통의 기억 장치에 액세 스하도록 구성되는 경우가 있다. 이와 같은 경우, 통상의 기억 장치는 한번에 1개의 액세스밖에 접수할 수 없으므로, 외부 CPU와 내부 CPU 사이에서 배타 처리를 행할 필요가 있다. 구체적으로는, 외부 CPU가 공통의 기억 장치에 대하여 읽고 쓰기를 위한 제어 신호를 출력하고 있는 동안에, 내부 CPU에 웨이트 신호가 입력된다. 웨이트 신호가 입력되고 있는 동안에, 내부 CPU는 그 처리를 정지한다.
그러나, 이와 같이 하면, 내부 CPU는 외부 CPU가 기억 장치에 액세스하지 않을 때에만 동작할 수 있다고 하는 문제가 있다. 즉, 내부 CPU가 행하는 처리는 기억 장치에의 액세스 처리뿐만 아니므로, 기억 장치에의 액세스 이외의 처리를 행하는 경우에는, 내부 CPU를 동작 가능하게 하는 것이 요망된다.
따라서, 본 발명의 목적 중 하나는, 외부 CPU가 상기 공통의 기억 장치에 액세스하는 경우에도, 내부 CPU가 해당 기억 장치에의 액세스 이외의 처리를 행하는 경우에는, 해당 내부 CPU를 동작 가능하게 할 수 있는 집적 회로 장치를 제공하는 데에 있다.
상기 과제를 해결하기 위한 본 발명은, 예를 들면 이하의 측면을 갖는다.
제1 측면은, 기억 장치를 구비하고, 제1 CPU로부터의 상기 기억 장치에의 액세스를 받아들이는 집적 회로 장치로서, 웨이트 신호의 입력에 따라서 그 처리를 정지하는 제2 CPU와, 상기 제1 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 제1 검출 수단과, 상기 제2 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 제2 검출 수단과, 상기 각 검출 수단의 검출 결과에 따라서, 상기 제2 CPU에 상기 웨이 트 신호를 출력하는 웨이트 신호 생성 수단을 구비하는 것을 특징으로 하는 집적 회로 장치이다.
상기 제1 측면에 따르면, 제1 CPU에 의한 상기 기억 장치에의 액세스 외에 제2 CPU에 의한 상기 기억 장치에의 액세스도 검출한 다음에 웨이트 신호를 제2 CPU에 입력하므로, 제1 CPU가 상기 기억 장치에 액세스하는 경우에도, 제2 CPU가 상기 기억 장치에의 액세스 이외의 처리를 행하는 경우에는, 그 제2 CPU를 동작 가능하게 할 수 있는 효과가 있다.
또한, 제2 측면은, 상기 집적 회로 장치로서, 바람직하게는, 상기 웨이트 신호 생성 수단은, 상기 제1 CPU와 상기 제2 CPU가 모두 상기 기억 장치에 액세스하고자 하는 것이 상기 각 검출 수단의 검출 결과에 의해 나타나는 경우에, 상기 제2 CPU에 웨이트 신호를 출력하는 것이다.
제2 측면에 따르면, 제1 CPU와 제2 CPU가 모두 상기 기억 장치에 액세스하고자 하는 경우에, 제2 CPU의 처리를 정지시킬 수 있는 효과가 있다.
또한, 제3 측면은, 상기 집적 회로 장치로서, 바람직하게는, 상기 각 검출 수단은, 상기 각 CPU와 상기 기억 장치 사이에서 입출력되는 제어 신호에 기초하여, 상기 각 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 것이다.
제3 측면에 따르면, 집적 회로 장치는, 각 CPU와 기억 장치 사이에서 입출력되는 제어 신호에 기초하여, 각 CPU에 의한 기억 장치에의 액세스를 검출할 수 있는 효과가 있다.
또한, 제4 측면은, 상기 집적 회로 장치로서, 바람직하게는, 상기 제1 검출 수단은, 상기 제1 CPU에 의한 상기 기억 장치에의 액세스를 검출한 경우에는 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 제1 신호를 출력하고, 상기 제2 검출 수단은, 상기 제2 CPU에 의한 상기 기억 장치에의 액세스를 검출한 경우에는 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 제2 신호를 출력하고, 상기 웨이트 신호 생성 수단은 AND 회로이며, 상기 제1 신호 및 상기 제2 신호의 양방이 전압 하이 상태인 경우에, 상기 웨이트 신호를 생성하는 것이다.
제4 측면에 따르면, 일반적으로 널리 이용되는 구성 요소에 의해, 본원 발명의 실시가 가능하다고 하는 효과를 갖는다.
또한, 제5 측면은, 상기 집적 회로 장치로서, 바람직하게는, 상기 제2 CPU는, 상기 제1 CPU에 비해 동작 클럭이 낮은 것이다.
제5 측면에 따르면, 소비 전력의 저감이 가능한 효과를 갖는다.
또한, 제6 측면은, 상기 집적 회로 장치로서, 바람직하게는, 상기 제1 CPU는 외부 CPU이며, 상기 제2 CPU는 내부 CPU인 것이다.
제6 측면에 따르면, 외부 CPU와 내부 CPU를 이용한 각종의 장치에 대해 본원의 집적 회로 장치의 적용이 가능하다라고 하는 효과를 갖는다.
또한, 제7 측면은, 상기 집적 회로 장치를 이용한 오디오 처리 장치이다.
제7 측면에 따르면, 오디오 장치에서의 상기 문제점의 해결이 가능한 효과가 얻어진다.
이하, 도면을 참조하면서, 본 발명의 예인 바람직한 실시 형태에 대해 설명 한다. 또한, 본 발명은 이하의 실시 형태에 한정되는 것은 아니라, 예를 들면 이하의 실시 형태의 구성 요소에 대해 추가, 삭제, 치환 등을 행하여도 되고, 혹은 구성 요소끼리를 적절하게 조합하여도 된다.
도 1은, 본 실시의 형태에 따른 오디오 처리 장치(1)의 시스템 구성 및 기능 블록을 도시하는 개략 블록도이다. 도 1에 도시한 바와 같이, 오디오 처리 장치(1)는, LSI(Large Scale Integrated circuit : 대규모 집적 회로 장치)(10) 및 호스트 CPU(20)를 포함하여 구성된다. 또한，LSI(10)는, 그 내부에 FIFO(First In First Out)(11), DSP(Digital Signal Processer)(12), 제어 레지스터(13), 선택부(14), 레지스터 액세스 신호 취득부(15, 16), 기능 관리 CPU(17), 웨이트 신호 생성부(18)를 포함하여 구성된다. 이 오디오 처리 장치(1)는 예를 들면 휴대 전화에 탑재되는 것이며, LSI(10)는 음악 재생에 관한 신호 처리 등의 처리를 행하기 위한 것이다.
DSP(12)는 연산 처리 장치, 프로그램 기억 장치, 데이터 기억 장치, FM 음원 장치, 압축 오디오 디코더 장치, 압축 오디오 인코더 장치, 또는 볼륨 컨트롤 장치 등의 각종 장치를 포함하여 구성된다(도시되지 않음). 프로그램 기억 장치는 연산 처리 장치의 동작을 제어하기 위한 프로그램을 기억하고 있고, 연산 처리 장치는 프로그램 기억 장치에 기억되는 프로그램에 기술되는 명령에 따라서 동작한다. 그 때, 연산 처리 장치는, 상기 프로그램에 기술되는 명령에 따라서, 상기 각종 장치에 대해, 필요한 처리를 행하게 한다.
구체적으로는, 데이터 기억 장치에는 악곡 데이터가 기억되어 있고, 프로그 램에는 DSP(12)가, 데이터 기억 장치에 기억되는 악곡 데이터를 판독하면서, 그 악곡 데이터를 재생하기 위한 처리를 행하기 위해, 연산 처리 장치가 행할 처리의 수순이 기술되어 있다.
또한, 데이터 기억 장치에 기억되는 악곡 데이터는, 호스트 CPU(20)에 의해 기입되는 것이다. 호스트 CPU(20)는, 예를 들면 도시하지 않은 인터넷으로의 다운로드에 의해 데이터 기억 장치에 기억할 악곡 데이터를 취득하면，FIFO(11)에 대해 그 악곡 데이터를 출력한다. FIFO(11)는, 입력받은 악곡 데이터를 일시 기억한다. 데이터 기억 장치는, FIFO(11)에 기입된 순서대로 악곡 데이터를 판독하여, 기억한다.
그런데, DSP(12)의 연산 처리 장치가, 프로그램 기억 장치에 기억되는 프로그램을 판독하면서, 그 기술에 따라서 처리를 행하면, 결과적으로 DSP(12)는, 데이터 기억 장치 상에 기억되는 악곡 데이터를 판독하면서, 상기 각종 장치를 이용하면서, 그 악곡 데이터를 재생하기 위한 처리를 행하게 된다. 일례에서는，DSP(12)는, 압축되어 있는 악곡 데이터를, 압축 오디오 디코더 장치를 이용하여 음원 장치에 의한 재생이 가능한 포맷 형식(예를 들면 PCM(Pluse-Code Modulation) 형식)으로 변환하고, 음원 장치를 이용하여, 변환 후의 악곡 데이터를 음성 출력한다.
그런데, 프로그램 기억 장치에 기억되는 프로그램에는 파라미터(변수)가 포함되어 있다. 제어 레지스터(13)는, 이 파라미터의 구체적인 값(제어 데이터)을 기억하는 기억 장치이다. DSP(12) 내의 연산 처리 장치는, 프로그램 기억 장치로부터 판독한 프로그램에 파라미터가 포함되어 있는 경우, 제어 레지스터(13)를 참 조하여 그 파라미터에 대응하는 제어 데이터를 판독하고, 그 제어 데이터에 기초하여 동작한다.
호스트 CPU(20) 및 기능 관리 CPU(17)는, 각각 LSI(10)의 외부에 설치되는 외부 CPU 및 상기 내부에 설치되는 내부 CPU이며, 모두 제어 레지스터(13)에 액세스하여, 제어 데이터의 읽고 쓰기를 행한다. 이에 의해, 호스트 CPU(20) 및 기능 관리 CPU(17)는, DSP(12)의 동작을 제어한다.
구체적인 예에서는, 기능 관리 CPU(17)는, DSP(12)에 포함되는 상기 각종 장치에 대한 전원 투입, 클록 공급/정지, 초기화 및 정지의 각 처리에 관한 제어 데이터와, 볼륨 컨트롤 장치가 행하는 볼륨 컨트롤 처리에 관한 제어 데이터에 대해, 제어 레지스터(13)에 대한 읽고 쓰기를 행한다. 또한, 호스트 CPU(20)는, 그 이외의 각 처리에 관한 제어 데이터에 대해, 제어 레지스터(13)에 대한 읽고 쓰기를 행한다.
기능 관리 CPU(17)가 행할 처리의 내용은 호스트 CPU(20)에 비해 한정되어 있다. 이 때문에, 기능 관리 CPU(17)는, 그 동작 클럭을, 호스트 CPU(20)의 동작 클럭에 비해 낮게 할 수 있다.
호스트 CPU(20) 및 기능 관리 CPU(17)와, 제어 레지스터(13) 사이에서의 데이터의 교환은, 레지스터 제어 신호에 의해 행해진다. 레지스터 제어 신호는 제어 데이터의 기입 또는 제어 데이터의 판독을 지시하기 위한 신호이며, 제어 레지스터(13) 내의 어드레스를 나타내는 어드레스 데이터와, 라이트 지시 신호 또는 리드 지시 신호를 포함하여 구성된다. 또한, 데이터의 기입을 지시하기 위한 레지스터 제어 신호는, 구체적인 기입 데이터(제어 레지스터 라이트 데이터)도 포함하여 구성된다.
호스트 CPU(20) 및 기능 관리 CPU(17)는, 상기 레지스터 제어 신호를, 후술하는 선택부(14)를 통하여, 제어 레지스터(13)에 대해 출력한다. 제어 레지스터(13)는, 레지스터 제어 신호를 입력받으면, 그 레지스터 제어 신호에 의한 지시에 따라서 제어 데이터의 기입 또는 판독을 행하고, 그 결과를 나타내는 레지스터 제어 신호를, 후술하는 선택부(14)를 통하여, 호스트 CPU(20) 또는 기능 관리 CPU(17)에 대해 출력한다. 데이터의 판독을 행하였을 때에는, 제어 레지스터(13)는, 호스트 CPU(20) 또는 기능 관리 CPU(17)에 대한 판독 데이터(제어 레지스터 리드 데이터)의 출력도 행한다.
또한, 기능 관리 CPU(17)는, 웨이트 신호의 입력을 접수하기 위한 포트(웨이트 신호 입력 포트)를 구비하고 있다. 기능 관리 CPU(17)는, 웨이트 신호 입력 포트에의 웨이트 신호의 입력에 따라서, 그 처리를 정지한다. 구체적으로는, 웨이트 신호가 입력되어 있는 동안에, 그 처리를 정지한다.
레지스터 액세스 신호 취득부(15)는, 호스트 CPU(20)와 선택부(14) 사이에 설치되는, 상기 레지스터 제어 신호(이하에서는, 호스트 CPU 레지스터 제어 신호라고 함)의 입출력을 위한 버스 상에 설치되고, 호스트 CPU(20)와 제어 레지스터(13) 사이에서 입출력되는 호스트 CPU 레지스터 제어 신호에 기초하여, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출한다.
구체적으로는, 레지스터 액세스 신호 취득부(15)는 상기 호스트 CPU 레지스 터 제어 신호를 입력받고, 그 호스트 CPU 레지스터 제어 신호에 기초하여, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 호스트 CPU(20)가 제어 레지스터(13)에의 액세스를 행하는 취지를 나타내는 호스트 CPU 액세스 신호를 생성한다.
더 구체적인 예로서는, 레지스터 액세스 신호 취득부(15)는, 호스트 CPU 레지스터 제어 신호에 포함되는 라이트 지시 신호 또는 리드 지시 신호 중 어느 하나를 입력받은 경우에, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 호스트 CPU(20)가 제어 레지스터(13)에의 액세스를 행하는 취지를 나타내는 호스트 CPU 액세스 신호를 생성한다. 또한, 호스트 CPU(20)가 제어 레지스터(13)에 액세스하는 것을 나타내는 칩 셀렉트 신호가 호스트 CPU 레지스터 제어 신호에 포함되는 경우, 레지스터 액세스 신호 취득부(15)는, 칩 셀렉트 신호를 입력받음으로써, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 호스트 CPU(20)가 제어 레지스터(13)에의 액세스를 행하는 취지를 나타내는 호스트 CPU 액세스 신호를 생성한다. 레지스터 액세스 신호 취득부(15)는, 이와 같이 하여 생성한 호스트 CPU 액세스 신호를 웨이트 신호 생성부(18) 및 선택부(14)에 출력한다.
선택부(14)는, 레지스터 액세스 신호 취득부(15)로부터 호스트 CPU 액세스 신호를 입력받고, 그 호스트 CPU 액세스 신호에 따라서, 호스트 CPU(20)와 제어 레지스터(13) 사이에서 입출력되는 호스트 CPU 레지스터 제어 신호, 또는 기능 관리 CPU(17)와 제어 레지스터(13) 사이에서 입출력되는 기능 관리 CPU 레지스터 제어 신호 중 어느 하나를 선택하여 통과시킨다. 구체적으로는, 선택부(14)는, 호스트 CPU 액세스 신호에 의해 호스트 CPU(20)가 제어 레지스터(13)에 액세스하는 것이 나타내어진 경우에, 호스트 CPU 레지스터 제어 신호를 통과시키고, 또한 기능 관리 CPU 레지스터 제어 신호를 무효화한다. 한편, 선택부(14)는, 호스트 CPU 액세스 신호에 의해 호스트 CPU(20)가 제어 레지스터(13)에 액세스하지 않은 것이 나타내어진 경우에, 기능 관리 CPU 레지스터 제어 신호를 통과시킨다. 또한，이 경우, 호스트 CPU 레지스터 제어 신호의 입출력이 이루어지는 일은 없다.
레지스터 액세스 신호 취득부(16)는, 기능 관리 CPU(17)와 선택부(14) 사이에 설치되는, 상기 레지스터 제어 신호(이하에서는, 기능 관리 CPU 레지스터 제어 신호라고 함)의 입출력을 위한 버스 상에 설치되고, 기능 관리 CPU(17)와 제어 레지스터(13) 사이에서 입출력되는 기능 관리 CPU 레지스터 제어 신호에 기초하여, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스를 검출한다.
구체적으로는, 레지스터 액세스 신호 취득부(16)는 상기 기능 관리 CPU 레지스터 제어 신호를 입력받고, 그 기능 관리 CPU 레지스터 제어 신호에 기초하여, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 기능 관리 CPU(17)가 제어 레지스터(13)에 액세스하는 취지를 나타내는 기능 관리 CPU 액세스 신호를 생성한다. 더 구체적인 예로서는, 레지스터 액세스 신호 취득부(16)는, 기능 관리 CPU 레지스터 제어 신호에 포함되는 라이트 지시 신호 또는 리드 지시 신호 중 어느 하나를 입력받은 경우에, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 기능 관리 CPU(17)가 제어 레지스터(13)에 액세스하는 취지를 나타내는 기능 관리 CPU 액세스 신호를 생성한다. 또한, 기능 관리 CPU(17) 가 제어 레지스터(13)에 액세스하는 것을 나타내는 칩 셀렉트 신호가 기능 관리 CPU 레지스터 제어 신호에 포함되는 경우, 레지스터 액세스 신호 취득부(16)는, 칩 셀렉트 신호를 입력받음으로써, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스를 검출하고, 기능 관리 CPU(17)가 제어 레지스터(13)에 액세스하는 취지를 나타내는 기능 관리 CPU 액세스 신호를 생성한다. 레지스터 액세스 신호 취득부(16)는, 이와 같이 하여 생성한 기능 관리 CPU 액세스 신호를 웨이트 신호 생성부(18)에 출력한다.
웨이트 신호 생성부(18)는, 레지스터 액세스 신호 취득부(15) 및 레지스터 액세스 신호 취득부(16)의 검출 결과에 따라서, 기능 관리 CPU(17)에 웨이트 신호를 출력한다. 구체적으로는, 호스트 CPU(20)와 기능 관리 CPU(17)가 모두 제어 레지스터(13)에 액세스하고자 하는 것이 레지스터 액세스 신호 취득부(15) 및 레지스터 액세스 신호 취득부(16)의 검출 결과에 의해 나타내어진 경우에, 웨이트 신호 생성부(18)는 웨이트 신호를 생성하여, 기능 관리 CPU(17)에 출력한다.
웨이트 신호 생성부(18)는, 하드웨어로서는, 예를 들면 AND 회로에 의해 실현할 수 있다. 이 경우, 호스트 CPU 액세스 신호는, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스가 검출된 경우에 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 신호인 것으로 하는 것이 바람직하다. 마찬가지로, 기능 관리 CPU 액세스 신호는, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스가 검출된 경우에 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 신호인 것으로 하는 것이 바람직하다. 웨이트 신호 생성부(18)를 구성하는 AND 회 로는, 호스트 CPU 액세스 신호와 기능 관리 CPU 액세스 신호의 양방이 전압 하이 상태인 경우에, 웨이트 신호를 생성하여, 기능 관리 CPU(17)에 출력한다.
또한, 웨이트 신호 생성부(18)는, 기능 관리 CPU(17)의 웨이트 신호 입력 포트에의 입력을 전압 하이 상태로 함으로써 웨이트 신호를 기능 관리 CPU(17)에 출력하고, 동일하게 전압 로우 상태로 함으로써 웨이트 신호를 기능 관리 CPU(17)에 출력하지 않는 것으로 하여도 된다.
이와 같이 하여 웨이트 신호를 입력받는 기능 관리 CPU(17)는, 웨이트 신호를 입력받는 동안(예를 들면, 웨이트 신호 입력 포트에의 입력이 전압 하이 상태로 되어 있는 동안)에, 그 처리를 정지한다.
이상의 처리에 대해, 각 장치간에서 입출력되는 신호 및 데이터의 타임 차트를 참조하면서 재차 보다 상세하게 설명한다.
도 2는, 호스트 CPU(20) 및 기능 관리 CPU(17) 각각이 제어 레지스터(13)에 대한 기입을 행하는 경우에, 제어 레지스터(13)에 대해 입출력되는 신호 및 데이터와, 상기 웨이트 신호와의 타임 차트를 나타내는 도면이다. 도면 중의 기호 CLK, ADDR1, RD1, WR1, WRDATA1, RDDATA, ADDR2, RD2, WR2, WRDATA2, WAIT는 각각, 클럭, 호스트 CPU(20)가 출력하는 호스트 CPU 레지스터 제어 신호에 포함되는 어드레스 데이터, 동일 리드 지시 신호, 동일 라이트 지시 신호, 동일 제어 레지스터 라이트 데이터, 제어 레지스터 리드 데이터, 기능 관리 CPU(17)가 출력하는 기능 관리 CPU 레지스터 제어 신호에 포함되는 어드레스 데이터, 동일 리드 지시 신호, 동일 라이트 지시 신호, 동일 제어 레지스터 라이트 데이터, 웨이트 신호를 각각 나 타내고 있다.
호스트 CPU(20) 및 기능 관리 CPU(17)는, 소정 주기의 주기 신호인 클럭(도 2의 CLK)에 동기하여, 기입 어드레스를 나타내는 어드레스 데이터, 라이트 지시 신호, 제어 레지스터 리드 데이터를 포함하는 레지스터 제어 신호(도 2의 ADDR, WR 및 WRDATA), 또는 판독 어드레스를 나타내는 어드레스 데이터, 리드 지시 신호를 포함하는 레지스터 제어 신호(도 2의 ADDR, RD) 중 어느 하나를 출력한다.
도 2의 예에서는，1번째의 클럭의 타이밍에서, 호스트 CPU(20) 및 기능 관리 CPU(17)의 양방이, 리드 지시 신호를 포함하는 레지스터 제어 신호를 출력하고 있다. 이 경우, 선택부(14)는 호스트 CPU(20)로부터 입력되는 레지스터 제어 신호만을 통과시켜, 기능 관리 CPU(17)로부터 입력되는 레지스터 제어 신호를 무효화한다. 한편, 웨이트 신호 생성부(18)는 웨이트 신호를 생성하여, 기능 관리 CPU(17)에 출력한다(도 2의 WAIT). 그 결과, 기능 관리 CPU(17)는, 그 처리를 정지하여 레지스터 제어 신호를 그대로 유지하고, 웨이트 신호의 입력이 없어진 시점으로부터 다시 레지스터 제어 신호의 출력을 행한다. 즉, 기능 관리 CPU(17)는, 웨이트 신호의 입력이 없어진 시점으로부터 1 클럭 주기분에 걸쳐, 출력 상태인 채로 레지스터 제어 신호의 출력을 계속한다.
제어 레지스터(13)는, 1번째의 클럭의 타이밍에서 호스트 CPU(20)가 출력한 상기 레지스터 제어 신호를 입력받고, 그 레지스터 제어 신호에 따라서 데이터의 판독을 행한다. 그리고，2번째의 클럭의 타이밍에서, 판독한 데이터를, 호스트 CPU(20)에 대해 출력한다. 또한, 제어 레지스터(13)는, 2번째의 클럭의 타이밍에 서 기능 관리 CPU(17)가 출력한 상기 레지스터 제어 신호를 입력받고, 그 레지스터 제어 신호에 따라서 데이터의 판독을 행한다. 그리고，3번째의 클럭의 타이밍에서, 판독한 데이터를, 기능 관리 CPU(17)에 대해 출력한다.
또한, 도 2의 예에서는，3번째의 클럭의 타이밍에서, 호스트 CPU(20) 및 기능 관리 CPU(17)의 양방이, 라이트 지시 신호를 포함하는 레지스터 제어 신호를 출력하고 있다. 이 경우도, 선택부(14)는 호스트 CPU(20)로부터 입력되는 레지스터 제어 신호만을 통과시켜, 기능 관리 CPU(17)로부터 입력되는 레지스터 제어 신호를 무효화한다. 한편, 웨이트 신호 생성부(18)는 웨이트 신호를 생성하여, 기능 관리 CPU(17)에 출력한다(도 2의 WAIT). 그 결과, 기능 관리 CPU(17)는, 그 처리를 정지하여 레지스터 제어 신호를 그대로 유지하고, 웨이트 신호의 입력이 없어진 시점으로부터 다시 레지스터 제어 신호의 출력을 행한다. 즉, 웨이트 신호의 입력이 없어진 시점으로부터 1 클럭 주기분에 걸쳐, 송신 상태인 채로 레지스터 제어 신호의 출력을 계속한다.
제어 레지스터(13)는, 3번째의 클럭의 타이밍에서 호스트 CPU(20)가 송신한 상기 레지스터 제어 신호를 입력받고, 그 레지스터 제어 신호에 포함되는 기입 데이터를, 자신에 기입한다. 또한, 제어 레지스터(13)는, 4번째의 클럭의 타이밍에서 기능 관리 CPU(17)가 송신한 상기 레지스터 제어 신호를 입력받고, 그 레지스터 제어 신호에 포함되는 기입 데이터를, 자신에 기입한다.
이상 설명한 바와 같이, LSI(10)에 따르면, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스 외에, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액 세스도 검출한 다음에 기능 관리 CPU(17)에 웨이트 신호를 입력받으므로, 호스트 CPU(20)가 제어 레지스터(13)에 액세스하는 경우에도, 기능 관리 CPU(17)가 제어 레지스터(13)에의 액세스 이외의 처리를 행하는 경우에는, 기능 관리 CPU(17)를 동작 가능하게 할 수 있다.
또한, 호스트 CPU(20)와 기능 관리 CPU(17)가 모두 제어 레지스터(13)에 액세스하고자 하는 경우에, 기능 관리 CPU(17)의 처리를 정지시킬 수 있다.
또한, 기능 관리 CPU(17)는 그 기능이 한정되어 있고, 호스트 CPU(20)에 비해 동작 클럭이 낮고, 그 소비 전력을 낮게 억제할 수 있으므로, 상기 구성을 채용함으로써, 전체적으로 소비 전력을 낮게 억제할 수 있게 된다.
또한, 배타 처리를 위한 웨이트 신호를 이용하고 있으므로, 기능 관리 CPU(17)는 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스가 없는 클럭 주기로, 지체없이 제어 레지스터(13)에의 액세스를 행할 수 있다. 이에 의해, 전체적으로 처리가 고속화된다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들면, 제어 레지스터(13)의 기억 영역은, DSP(12)의 기능마다 분할되는 경우가 있다. 예를 들면, 호스트 CPU(20)가 담당하는 기능 A와, 기능 관리 CPU(17)가 담당하는 기능 B로 제어 레지스터(13)의 기억 영역을 분할하도록 하는 경우이다. 이 경우, 레지스터 액세스 신호 취득부(15)는, 호스트 CPU 레지스터 제어 신호에 포함되는 어드레스 데이터에 따라서, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출한다. 예를 들면 상기 예에서는 레지스터 액세스 신호 취득부(15)는, 어드레스 데이 터에 기초하여, 호스트 CPU(20)가, 제어 레지스터(13)의 기억 영역 중, 기능 A에 관한 기억 영역에 액세스하고자 하는 경우에만, 호스트 CPU(20)에 의한 제어 레지스터(13)에의 액세스를 검출한다. 레지스터 액세스 신호 취득부(16)에 대해서도 마찬가지이다. 이에 따르면, 보다 적절하게, 각 CPU에 의한 제어 레지스터(13)에의 액세스를 검출할 수 있다.
또한, 호스트 CPU(20)는, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스 종료를 기다리지 않으면, 그 처리를 개시할 수 없는 경우가 있다. 이 경우, 호스트 CPU(20)는, 기능 관리 CPU(17)에 의한 제어 레지스터(13)에의 액세스가 종료될 때까지의 동안, 저소비 전력 모드로 들어가는 것이 바람직하다. 그리고, 기능 관리 CPU(17)는, 액세스가 종료되면, 호스트 CPU(20)에 대해, 인터럽트 통지 신호를 출력하도록 하는 것이 바람직하다. 호스트 CPU(20)는, 이와 같이 하여 출력된 인터럽트 통지 신호를 입력받음으로써, 호스트 CPU(20)의 처리를 재개하는 것이 가능하게 된다.
또한, 본원에서는, 상기의 실시 형태와 같이 2개의 CPU 사이에서의 배타 제어에 대해서만 언급하였지만, 3개 이상의 CPU 사이에서의 배타 제어에 대해 적용하여도 된다.
또한, 상기 LSI(10)를 오디오 장치 이외의 용도에 이용한다고 하여도, 본원의 기술 범위를 일탈하는 것으로는 되지 않는다. 예를 들면, 상기 LSI(10)를 휴대 전화 등의 휴대 단말기나, DVD(Digital Versatile Disc) 플레이어 등에 적용하여도 된다. 이들 장치에서도, 상기한 바와 같이 2개 이상의 CPU를 사용하는 케이스에서 의 배타 제어를 효율적으로 행할 수 있다.
도 1은 상기 실시 형태에 따른 오디오 처리 장치의 시스템 구성 및 기능 블록을 도시하는 개략 블록도.
도 2는 상기 실시 형태에 따른 호스트 CPU 및 기능 관리 CPU 각각이 제어 레지스터에 대한 기입을 행하는 경우에, 그 제어 레지스터에 대해 입출력되는 신호 및 데이터와, 웨이트 신호와의 타임 차트를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 오디오 처리 장치
10 : LSI
11 : FIFO
12 : DSP
13 : 제어 레지스터
14 : 선택부
15, 16 : 레지스터 액세스 신호 취득부
17 : 기능 관리 CPU
18 : 웨이트 신호 생성부
20 : 호스트 CPU

Claims (7)

  1. 기억 장치를 구비하고, 제1 CPU로부터의 상기 기억 장치에의 액세스를 받아들이는 집적 회로 장치로서,
    웨이트 신호의 입력에 따라서 그 처리를 정지하는 제2 CPU와,
    상기 제1 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 제1 검출 수단과,
    상기 제2 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 제2 검출 수단과,
    상기 각 검출 수단의 검출 결과에 따라서, 상기 제2 CPU에 상기 웨이트 신호를 출력하는 웨이트 신호 생성 수단
    을 구비하는 것을 특징으로 하는 집적 회로 장치.
  2. 제1항에 있어서,
    상기 웨이트 신호 생성 수단은, 상기 제1 CPU와 상기 제2 CPU가 모두 상기 기억 장치에 액세스하고자 하는 것이 상기 각 검출 수단의 검출 결과에 의해 나타내어진 경우에, 상기 제2 CPU에 웨이트 신호를 출력하는 것을 특징으로 하는 집적 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 각 검출 수단은, 상기 각 CPU와 상기 기억 장치 사이에서 입출력되는 제어 신호에 기초하여, 상기 각 CPU에 의한 상기 기억 장치에의 액세스를 검출하는 것을 특징으로 하는 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 검출 수단은, 상기 제1 CPU에 의한 상기 기억 장치에의 액세스를 검출한 경우에는 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 제1 신호를 출력하고,
    상기 제2 검출 수단은, 상기 제2 CPU에 의한 상기 기억 장치에의 액세스를 검출한 경우에는 전압 하이 상태, 검출되지 않은 경우에 전압 로우 상태로 되는 제2 신호를 출력하고,
    상기 웨이트 신호 생성 수단은 AND 회로이며, 상기 제1 신호 및 상기 제2 신호의 양방이 전압 하이 상태인 경우에, 상기 웨이트 신호를 생성하는 것을 특징으로 하는 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제2 CPU는, 상기 제1 CPU에 비해 동작 클럭이 낮은 것을 특징으로 하는 집적 회로 장치.
  6. 제1항에 있어서,
    상기 제1 CPU는 외부 CPU이며,
    상기 제2 CPU는 내부 CPU인 것을 특징으로 하는 집적 회로 장치.
  7. 제1항의 집적 회로 장치를 이용한 오디오 처리 장치.
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