JP3028779B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3028779B2 JP3028779B2 JP8336675A JP33667596A JP3028779B2 JP 3028779 B2 JP3028779 B2 JP 3028779B2 JP 8336675 A JP8336675 A JP 8336675A JP 33667596 A JP33667596 A JP 33667596A JP 3028779 B2 JP3028779 B2 JP 3028779B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- cache memory
- control signal
- memory
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特にシステム構成としてキャッシュメモリを
使用するマイクロプロセッサに関する。
サに関し、特にシステム構成としてキャッシュメモリを
使用するマイクロプロセッサに関する。
【０００２】
【従来の技術】従来マイクロプロセッサでは、ＤＲＡＭ
（Dynamic Random Access Memory) 等で構成される比較
的リード／ライト時間の遅いメインメモリの一部を、マ
イクロプロセッサに内蔵されたＤＲＡＭよりも高速なＳ
ＲＡＭ（Static Random AccessMemory)で構成されたキ
ャッシュメモリに複写し、このキャッシュメモリに複写
されたデータに対しリード／ライトを行なうことで処理
速度の高速化をはかってきた。したがってこのようなマ
イクロプロセッサは、外部のメインメモリにアクセスす
るために、内蔵キャッシュメモリへのアクセスよりも遅
いアクセスモード（外部アクセスモード）と内蔵キャッ
シュメモリへのアクセスモード（キャッシュアクセスモ
ード）を持っている。
（Dynamic Random Access Memory) 等で構成される比較
的リード／ライト時間の遅いメインメモリの一部を、マ
イクロプロセッサに内蔵されたＤＲＡＭよりも高速なＳ
ＲＡＭ（Static Random AccessMemory)で構成されたキ
ャッシュメモリに複写し、このキャッシュメモリに複写
されたデータに対しリード／ライトを行なうことで処理
速度の高速化をはかってきた。したがってこのようなマ
イクロプロセッサは、外部のメインメモリにアクセスす
るために、内蔵キャッシュメモリへのアクセスよりも遅
いアクセスモード（外部アクセスモード）と内蔵キャッ
シュメモリへのアクセスモード（キャッシュアクセスモ
ード）を持っている。
【０００３】このようなマイクロプロセッサの動作フロ
ーを図２に示す。キャッシュメモリは、データとアドレ
スの上位情報を持つTag、そのデータの状態を表す状態ビ
ットから構成されている。電源投入直後、またはリセッ
ト解除後のキャッシュメモリの値は不定であるため、通
常動作を開始する前にキャッシュメモリの初期化が必要
である。この初期化はキャッシュメモリの状態ビットを
無効状態にすることにより達成される。電源を投入し
（Ｆ−１）マイクロプロセッサ内のクロック信号が安定
した後、リセット状態が解除され（Ｆ−２）各マイクロ
プロセッサに固有のブートアドレスがメインメモリに出
力される（Ｆ−３）。メインメモリはそのブートアドレ
スでアクセスされたデータをプロセッサへ送る。通常こ
のブートアドレス以降には初期化プログラム（Ｆ−４）
が格納されており、初期化終了後（Ｆ−５）実際に処理
を行なうプログラムの格納されたアドレスへジャンプす
る（Ｆ−６）。つまり初期化はアクセス速度の遅い外部
アクセスモードで行なわれる。ジャンプしたアドレスが
キャッシュ領域へのアクセスであった場合、最初のキャ
ッシュメモリへのアクセスは、初期化によって必ずミス
ヒットとなり（Ｆ−８）該当するメインメモリのデータ
がキャッシュメモリへ複写される（Ｆ−９）。処理の進
行によって、その時点でキャッシュメモリに複写されて
いないデータを使用しようとした場合、キャッシュミス
が起こり、再び外部アクセスモードによりメインメモリ
からキャッシュメモリへデータが複写される。
ーを図２に示す。キャッシュメモリは、データとアドレ
スの上位情報を持つTag、そのデータの状態を表す状態ビ
ットから構成されている。電源投入直後、またはリセッ
ト解除後のキャッシュメモリの値は不定であるため、通
常動作を開始する前にキャッシュメモリの初期化が必要
である。この初期化はキャッシュメモリの状態ビットを
無効状態にすることにより達成される。電源を投入し
（Ｆ−１）マイクロプロセッサ内のクロック信号が安定
した後、リセット状態が解除され（Ｆ−２）各マイクロ
プロセッサに固有のブートアドレスがメインメモリに出
力される（Ｆ−３）。メインメモリはそのブートアドレ
スでアクセスされたデータをプロセッサへ送る。通常こ
のブートアドレス以降には初期化プログラム（Ｆ−４）
が格納されており、初期化終了後（Ｆ−５）実際に処理
を行なうプログラムの格納されたアドレスへジャンプす
る（Ｆ−６）。つまり初期化はアクセス速度の遅い外部
アクセスモードで行なわれる。ジャンプしたアドレスが
キャッシュ領域へのアクセスであった場合、最初のキャ
ッシュメモリへのアクセスは、初期化によって必ずミス
ヒットとなり（Ｆ−８）該当するメインメモリのデータ
がキャッシュメモリへ複写される（Ｆ−９）。処理の進
行によって、その時点でキャッシュメモリに複写されて
いないデータを使用しようとした場合、キャッシュミス
が起こり、再び外部アクセスモードによりメインメモリ
からキャッシュメモリへデータが複写される。
【０００４】キャッシュメモリを内蔵したマイクロプロ
セッサの動作テストをＬＳＩテスタを使用して行なう場
合でも、上記のような手順で行なっている。通常このテ
ストで使用されるテストプログラムは機能単位で分割さ
れたプログラムの集合で、この個々の機能単位のプログ
ラムがキャッシュメモリの容量を越えることはない。ま
た、これらのテストプログラムは個々に作成されること
が多いため、ＬＳＩテスタで実際に使用されるテストペ
クタには、各テストペクタに初期化のルーチンが含まれ
ている。
セッサの動作テストをＬＳＩテスタを使用して行なう場
合でも、上記のような手順で行なっている。通常このテ
ストで使用されるテストプログラムは機能単位で分割さ
れたプログラムの集合で、この個々の機能単位のプログ
ラムがキャッシュメモリの容量を越えることはない。ま
た、これらのテストプログラムは個々に作成されること
が多いため、ＬＳＩテスタで実際に使用されるテストペ
クタには、各テストペクタに初期化のルーチンが含まれ
ている。
【０００５】又、キャッシュメモリに供給されるアドレ
スをバイパスし、直接メインメモリをアクセスしたもの
に、特開平２−３２４３６号公報記載の発明がある。こ
の発明は、キャッシュメモリ内にアドレスとデータをバ
イパスする手段と、アドレス範囲設定手段と、キャッシ
ュメモリに供給されたアドレスが、上記アドレス範囲設
定手段に設定されたアドレス範囲に含まれているかを判
断するアドレス判定手段を設け、キャッシュメモリに供
給されたアドレスが設定された範囲に入っていれば、そ
のアドレスをメインメモリへ供給することにより特定の
アドレスに対するアクセスを、キャッシュメモリをバイ
パスしキャッシュのヒット／ミスの判断を必要とせず、
その分高速にメインメモリへのアクセスを行なうもので
ある。
スをバイパスし、直接メインメモリをアクセスしたもの
に、特開平２−３２４３６号公報記載の発明がある。こ
の発明は、キャッシュメモリ内にアドレスとデータをバ
イパスする手段と、アドレス範囲設定手段と、キャッシ
ュメモリに供給されたアドレスが、上記アドレス範囲設
定手段に設定されたアドレス範囲に含まれているかを判
断するアドレス判定手段を設け、キャッシュメモリに供
給されたアドレスが設定された範囲に入っていれば、そ
のアドレスをメインメモリへ供給することにより特定の
アドレスに対するアクセスを、キャッシュメモリをバイ
パスしキャッシュのヒット／ミスの判断を必要とせず、
その分高速にメインメモリへのアクセスを行なうもので
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記発
明は、特定のアドレスに対してキャッシュのヒット／ミ
スの判断を行なわないため、キャッシュミスヒット時に
おけるメインメモリへのアクセス時間を短縮できるとい
う利点があるが、メインメモリへのアクセスは従来の外
部アクセスモードであり、ＬＳＩテスタによる動作テス
トではキャッシュメモリの初期化は省略できるが、ＬＳ
Ｉテスタに高速にアクセスすることは不可能であった。
また、不特定のアドレスに対してこの動作を行なうた
め、アドレスを設定するレジスタが必要となり、ハード
ウエアが増大するという欠点があった。
明は、特定のアドレスに対してキャッシュのヒット／ミ
スの判断を行なわないため、キャッシュミスヒット時に
おけるメインメモリへのアクセス時間を短縮できるとい
う利点があるが、メインメモリへのアクセスは従来の外
部アクセスモードであり、ＬＳＩテスタによる動作テス
トではキャッシュメモリの初期化は省略できるが、ＬＳ
Ｉテスタに高速にアクセスすることは不可能であった。
また、不特定のアドレスに対してこの動作を行なうた
め、アドレスを設定するレジスタが必要となり、ハード
ウエアが増大するという欠点があった。
【０００７】又上述したマイクロプロセッサではＬＳＩ
テスタで動作テストを行なう際に、アクセス速度の遅い
外部アクセスモードで頻繁に初期化を行なっていたの
で、テスト時間が長くなるという欠点があった。また、
ＬＳＩテスタのアクセスに対する性能を十分に利用でき
ていなかった。
テスタで動作テストを行なう際に、アクセス速度の遅い
外部アクセスモードで頻繁に初期化を行なっていたの
で、テスト時間が長くなるという欠点があった。また、
ＬＳＩテスタのアクセスに対する性能を十分に利用でき
ていなかった。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、マイクロプロセッサ内に、通常動作時に
は、第１の制御信号をマイクロプロセッサに内蔵された
キャッシュメモリを制御する信号とし、第２の制御信号
を外部のメインメモリを制御する信号とする手段と、テ
スト動作時には、前記第２の制御信号に換えて前記第１
の制御信号を前記メインメモリを制御する制御信号に切
り換える切換手段とを備えて半導体装置を構成した。
成するため、マイクロプロセッサ内に、通常動作時に
は、第１の制御信号をマイクロプロセッサに内蔵された
キャッシュメモリを制御する信号とし、第２の制御信号
を外部のメインメモリを制御する信号とする手段と、テ
スト動作時には、前記第２の制御信号に換えて前記第１
の制御信号を前記メインメモリを制御する制御信号に切
り換える切換手段とを備えて半導体装置を構成した。
【０００９】メインメモリとして用いているテスタの制
御信号をキャッシュメモリの制御信号に切り換え可能に
構成し、テスト時キャッシュメモリのアクセス速度と同
等の速度で前記テスタへアクセス可能として半導体装置
を構成した。
御信号をキャッシュメモリの制御信号に切り換え可能に
構成し、テスト時キャッシュメモリのアクセス速度と同
等の速度で前記テスタへアクセス可能として半導体装置
を構成した。
【００１０】
【発明の実施の形態】次に本発明の半導体装置の実施の
形態を図面を参照して説明する。
形態を図面を参照して説明する。
【００１１】図１は本発明の実施例である。１はキャッ
シュメモリを内蔵したマイクロプロセッサを表す。２は
仮想アドレスを生成するアドレス生成回路であり、この
回路の出力である上位のアドレスはＴＬＢ（Translatio
n Lookaside Buffer) ３に接続され、下位のアドレスは
キャッシュメモリ４とＢＩＵ（Bus Interface Unit)７
に接続されている。ＴＬＢ３は、アドレス生成回路２で
生成された仮想アドレスを物理アドレスに変換し、その
物理アドレスをコンパレータ５とＢＩＵ７に出力する。
また、変換のヒット／ミスを制御回路６に知らせる。４
は物理アドレスの上位とデータ、またそのデータの状態
を保持する内蔵キャッシュメモリであり、アドレス生成
回路２の出力である下位アドレスと、制御回路６で生成
されるリード／ライト信号で制御される。５はＴＬＢ３
で変換された物理アドレスの上位とキャッシュメモリ４
のTag を入力とし、一致／不一致の結果を制御回路６に
知らせる。
シュメモリを内蔵したマイクロプロセッサを表す。２は
仮想アドレスを生成するアドレス生成回路であり、この
回路の出力である上位のアドレスはＴＬＢ（Translatio
n Lookaside Buffer) ３に接続され、下位のアドレスは
キャッシュメモリ４とＢＩＵ（Bus Interface Unit)７
に接続されている。ＴＬＢ３は、アドレス生成回路２で
生成された仮想アドレスを物理アドレスに変換し、その
物理アドレスをコンパレータ５とＢＩＵ７に出力する。
また、変換のヒット／ミスを制御回路６に知らせる。４
は物理アドレスの上位とデータ、またそのデータの状態
を保持する内蔵キャッシュメモリであり、アドレス生成
回路２の出力である下位アドレスと、制御回路６で生成
されるリード／ライト信号で制御される。５はＴＬＢ３
で変換された物理アドレスの上位とキャッシュメモリ４
のTag を入力とし、一致／不一致の結果を制御回路６に
知らせる。
【００１２】６はマイクロプロセッサ１の動作を制御す
る制御回路であり、本実施例ではキャッシュメモリ４と
ＢＩＵ７を制御している。７はマイクロプロセッサ１の
アドレス／データバスと外部のメインメモリ１２を接続
するための制御を行なうＢＩＵである。メインメモリ１
２はプログラムなどのさまざまなデータが記憶されてい
るメインメモリである。ＬＳＩテスタで動作テストを行
なう際には、このメインメモリ１２をＬＳＩテスタとす
る。本発明のマイクロプロセッサの動作フローも図２で
表される。しかし、初期化プログラム中のキャッシュメ
モリの初期化が削除され、図１には図示されていない
が、適当なレジスタにテストモードであることを設定す
る必要がある。ただし、この設定を行なうレジスタはも
ともとマイクロプロセッサの持っている多数の設定用レ
ジスタ中の１ビットを使用すればよく、各設定レジスタ
は初期化プログラム中で必ず特定の値に設定しなければ
ならないので、このテストモードの追加によるハードウ
エアの増加や、初期化プログラムでの設定により処理時
間が長くなることはない。
る制御回路であり、本実施例ではキャッシュメモリ４と
ＢＩＵ７を制御している。７はマイクロプロセッサ１の
アドレス／データバスと外部のメインメモリ１２を接続
するための制御を行なうＢＩＵである。メインメモリ１
２はプログラムなどのさまざまなデータが記憶されてい
るメインメモリである。ＬＳＩテスタで動作テストを行
なう際には、このメインメモリ１２をＬＳＩテスタとす
る。本発明のマイクロプロセッサの動作フローも図２で
表される。しかし、初期化プログラム中のキャッシュメ
モリの初期化が削除され、図１には図示されていない
が、適当なレジスタにテストモードであることを設定す
る必要がある。ただし、この設定を行なうレジスタはも
ともとマイクロプロセッサの持っている多数の設定用レ
ジスタ中の１ビットを使用すればよく、各設定レジスタ
は初期化プログラム中で必ず特定の値に設定しなければ
ならないので、このテストモードの追加によるハードウ
エアの増加や、初期化プログラムでの設定により処理時
間が長くなることはない。
【００１３】以下に、本発明のマイクロプロセッサのＬ
ＳＩテスタによる動作テスト時の動作を記述する。
ＳＩテスタによる動作テスト時の動作を記述する。
【００１４】電源投入後、リセットが解除されマイクロ
プロセッサがプログラムの実行を開始するためメインメ
モリ１２（すなわち、ＬＳＩテスタ）へブートアドレス
を出力する。ブートアドレスを受け取ったメインメモリ
１２は、このアドレスに格納されたデータ（命令）をマ
イクロプロセッサへ出力する。ここで送られるデータは
初期化を行なうプログラムであり、マイクロプロセッサ
はマイクロプロセッサ自体が持つ各種レジスタの設定を
行なう。上述したように、ここでテストモードであるこ
とを表す特定のレジスタの１ビットをテストモードに設
定する。初期化プログラムが終了し、次に動作テストを
行なうプログラムを実行するため、そのプログラムの格
納されているキャッシュ領域のアドレスへジャンプす
る。ここで、テストモードであるため制御回路６はキャ
ッシュメモリ４へ送られる制御信号であるリードイネー
ブル信号ＲＥ−ｃとライトイネーブル信号ＷＥ−ｃをデ
ィアサート状態にし、通常はこのＲＥ−ｃとＷＥ−ｃへ
送られる信号をメインメモリ１２の制御信号ＲＥとＷＥ
へ送る。つまり、通常外部アクセスモードでしか動作し
ない制御信号をキャッシュアクセスモードで動作させ、
メインメモリ１２を高速にアクセスできるようにする。
アドレス生成回路２で生成された仮想アドレスは、下位
はそのまま、上位はＴＬＢ３で物理アドレスに変換され
た後ＢＩＵ７へ送られる。ＢＩＵ７はこれらの信号をメ
インメモリ１２へ送り、該当するデータがメインメモリ
１２、すなわちＬＳＩテスタからＢＩＵ７へ送られる。
プロセッサがプログラムの実行を開始するためメインメ
モリ１２（すなわち、ＬＳＩテスタ）へブートアドレス
を出力する。ブートアドレスを受け取ったメインメモリ
１２は、このアドレスに格納されたデータ（命令）をマ
イクロプロセッサへ出力する。ここで送られるデータは
初期化を行なうプログラムであり、マイクロプロセッサ
はマイクロプロセッサ自体が持つ各種レジスタの設定を
行なう。上述したように、ここでテストモードであるこ
とを表す特定のレジスタの１ビットをテストモードに設
定する。初期化プログラムが終了し、次に動作テストを
行なうプログラムを実行するため、そのプログラムの格
納されているキャッシュ領域のアドレスへジャンプす
る。ここで、テストモードであるため制御回路６はキャ
ッシュメモリ４へ送られる制御信号であるリードイネー
ブル信号ＲＥ−ｃとライトイネーブル信号ＷＥ−ｃをデ
ィアサート状態にし、通常はこのＲＥ−ｃとＷＥ−ｃへ
送られる信号をメインメモリ１２の制御信号ＲＥとＷＥ
へ送る。つまり、通常外部アクセスモードでしか動作し
ない制御信号をキャッシュアクセスモードで動作させ、
メインメモリ１２を高速にアクセスできるようにする。
アドレス生成回路２で生成された仮想アドレスは、下位
はそのまま、上位はＴＬＢ３で物理アドレスに変換され
た後ＢＩＵ７へ送られる。ＢＩＵ７はこれらの信号をメ
インメモリ１２へ送り、該当するデータがメインメモリ
１２、すなわちＬＳＩテスタからＢＩＵ７へ送られる。
【００１５】通常動作時における制御信号ＲＥ−ｃ、Ｗ
Ｅ−ｃとＲＥ、ＷＥを図３に示す。図３のＣＬＫはマイ
クロプロセッサに入力されるクロック、ＴＣＬＫはマイ
クロプロセッサ内部で使用されるクロック、ＣＬＫＯは
マイクロプロセッサに接続されるメインメモリ等の外部
素子を制御するためにマイクロプロセッサから出力され
るクロックを表わす。この例では、入力クロックＣＬＫ
に対しマイクロプロセッサの内部動作クロックＴＣＬＫ
は入力クロックの４逓倍、出力クロックＣＬＫＯは内部
動作クロックＴＣＬＫを２分周した周波数となってい
る。これはマイクロプロセッサ内部を高速で動作させ、
動作速度の遅い外部素子と同期をとるため通常行われて
いる手段である。
Ｅ−ｃとＲＥ、ＷＥを図３に示す。図３のＣＬＫはマイ
クロプロセッサに入力されるクロック、ＴＣＬＫはマイ
クロプロセッサ内部で使用されるクロック、ＣＬＫＯは
マイクロプロセッサに接続されるメインメモリ等の外部
素子を制御するためにマイクロプロセッサから出力され
るクロックを表わす。この例では、入力クロックＣＬＫ
に対しマイクロプロセッサの内部動作クロックＴＣＬＫ
は入力クロックの４逓倍、出力クロックＣＬＫＯは内部
動作クロックＴＣＬＫを２分周した周波数となってい
る。これはマイクロプロセッサ内部を高速で動作させ、
動作速度の遅い外部素子と同期をとるため通常行われて
いる手段である。
【００１６】ＲＥ−ｃは内部動作クロックＴＣＬＫがハ
イ、ＷＥ−ｃは内部動作クロックＴＣＬＫがローのとき
イネーブルとなり、ＲＥとＷＥはＣＬＫＯの２分周イネ
ーブルとなる。本発明では、上述したようにテストモー
ドで動作するときには、テスタへのアクセスをプロセッ
サ内部のキャッシュメモリアクセスと同じように行うた
め、テスト時の速度が高速化される。
イ、ＷＥ−ｃは内部動作クロックＴＣＬＫがローのとき
イネーブルとなり、ＲＥとＷＥはＣＬＫＯの２分周イネ
ーブルとなる。本発明では、上述したようにテストモー
ドで動作するときには、テスタへのアクセスをプロセッ
サ内部のキャッシュメモリアクセスと同じように行うた
め、テスト時の速度が高速化される。
【００１７】
【発明の効果】本発明の半導体装置は、テストモード時
には、通常キャッシュメモリを制御するための信号をメ
インメモリへ出力する手段を設け、メインメモリより直
接データを得ることで、電源投入直後またはリセット時
に必要なキャッシュメモリの初期化を必要とせず、また
高速アクセスが可能なＬＳＩテスタの性能を十分に使用
することでＬＳＩテスタ使用時における動作テストを高
速に行なえるという効果を有する。
には、通常キャッシュメモリを制御するための信号をメ
インメモリへ出力する手段を設け、メインメモリより直
接データを得ることで、電源投入直後またはリセット時
に必要なキャッシュメモリの初期化を必要とせず、また
高速アクセスが可能なＬＳＩテスタの性能を十分に使用
することでＬＳＩテスタ使用時における動作テストを高
速に行なえるという効果を有する。
【図１】本発明によるマイクロプロセッサを示す図面で
ある。
ある。
【図２】通常のマイクロプロセッサの動作フローを表す
フローチャートである。
フローチャートである。
【図３】クロックと制御信号を示す図である。
１ マイクロプロセッサ ２ アドレス生成回路 ３ ＴＬＢ ４ キャッシュメモリ ５ コンパレータ ６ 制御回路 ７ ＢＩＵ １２ メインメモリ（ＬＳＩテスタ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 G06F 12/08 - 12/12 G06F 15/78
Claims (4)
- 【請求項１】 マイクロプロセッサ内に、通常動作時に
は、第１の制御信号をマイクロプロセッサに内蔵された
キャッシュメモリを制御する信号とし、第２の制御信号
を外部のメインメモリを制御する信号とする手段と、 テスト動作時には、前記第２の制御信号に換えて前記第
１の制御信号を前記メインメモリを制御する制御信号に
切り換える切換手段とを有することを 特徴とする半導体
装置。 - 【請求項２】 前記テスト動作時には、前記キャッシュ
メモリを制御する前記第１の制御信号をディアサート状
態とする手段を有することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 メインメモリとして用いているテスタの
制御信号を前記第１の制御信号へ切り換え可能に構成
し、テスト時前記キャッシュメモリのアクセス速度と同
等の速度で前記テスタへアクセス可能としたことを特徴
とする請求項１または２に記載の半導体装置。 - 【請求項４】 マイクロプロセッサ内に内蔵されたキャ
ッシュメモリと、 前記マイクロプロセッサに設けられたメインメモリと、 前記キャッシュメモリと前記メインメモリに接続する制
御回路とを備え、 前記制御回路は、前記メインメモリをＬＳＩテスタとし
て前記マイクロプロセッサのテスタを行う際、前記キャ
ッシュメモリに送る制御信号を前記ＬＳＩテスタに送る
ように構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336675A JP3028779B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336675A JP3028779B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10177502A JPH10177502A (ja) | 1998-06-30 |
| JP3028779B2 true JP3028779B2 (ja) | 2000-04-04 |
Family
ID=18301640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336675A Expired - Lifetime JP3028779B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028779B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6189494B1 (en) | 1998-05-14 | 2001-02-20 | Fuji Jukogyo Kabushiki Kaisha | Exhaust timing control apparatus for two-cycle engines |
-
1996
- 1996-12-17 JP JP8336675A patent/JP3028779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10177502A (ja) | 1998-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000104 |