JP2003337790A - バス制御回路およびプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 １つのデバイスの一部をキャッシュ対象領域
として使用し、他の部分を非キャッシュ対象領域として
使用することが可能なバス制御回路を提供すること。 【解決手段】 多重配置領域設定レジスタ１９には、オ
ンチップデバイス１０４が本来配置されるキャッシュ対
象領域と異なる非キャッシュ対象領域内の多重配置領域
の上位アドレスが設定される。アドレスデコーダ１１
は、多重配置領域設定レジスタ１９に設定されたアドレ
スを参照して、多重配置領域に対するアクセスを検出し
たときに、オンチップデバイス１０４をセレクトするセ
レクト信号１４を出力する。したがって、オンチップデ
バイス１０４の一部をキャッシュ対象領域として使用
し、その他の部分を非キャッシュ対象領域として使用す
ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サに搭載されるバス制御回路に関し、特に、キャッシュ
対象領域および非キャッシュ対象領域に分割されたメモ
リ空間にマッピングされたデバイスを制御するバス制御
回路およびそれに接続されるプロセッサに関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの高速化に対
する要望が高く、マイクロプロセッサにキャッシュメモ
リを内蔵するのが一般的となってきている。

【０００３】図８は、キャッシュメモリを内蔵した従来
のマイクロプロセッサを利用したシステムの概略構成を
示すブロック図である。このシステムは、マイクロプロ
セッサ１００と、マイクロプロセッサ１００によって制
御される外部デバイス１０５とを含む。また、マイクロ
プロセッサ１００は、ＣＰＵ（Central Processing Uni
t）１０１と、キャッシュメモリ１０２と、オンチップ
デバイス１０４と、マイクロプロセッサ１００の内部バ
ス、オンチップデバイス１０４、外部デバイス１０５等
の制御を行なうバス制御回路１０３とを含む。

【０００４】オンチップデバイス１０４は、ＳＲＡＭ
（Static Random Access Memory）、ＲＯＭ（Read Only
Memory）、フラッシュメモリ等のメモリデバイスや、
シリアルＩ／Ｏ（Input/Output）、タイマ等の各種周辺
回路によって構成される。また、外部デバイス１０５
は、ＳＤＲＡＭ（Synchronous Dynamic Random Access
Memory）、ＲＯＭ、ＡＳＩＣ（Application Specific I
ntegrated Circuit）などのデバイスによって構成され
る。オンチップデバイス１０４および外部デバイス１０
５は、ＣＰＵ１０１のアドレス空間に配置されている。

【０００５】バス制御回路１０３は、ＣＰＵ１０１から
与えられるアドレスをデコードして、どのデバイスに対
するアクセスであるかを判定し、デバイスに応じた制御
信号を生成してアクセスを行なう。アドレス空間におけ
る各デバイスの配置については、ハードウェアで固定さ
れている場合もあるし、ソフトウェアで変更が可能な場
合もある。

【０００６】図９は、ＣＰＵ１０１のアドレス空間にお
けるデバイスの配置の一例を示す図である。キャッシュ
メモリ１０２へのアクセス速度を向上させるために、図
９に示すように、アドレス空間がキャッシュメモリ１０
２のアクセス対象となっている領域（以下、キャッシュ
対象領域と呼ぶ。）と、キャッシュメモリ１０２のアク
セス対象となっていない領域（以下、非キャッシュ対象
領域と呼ぶ。）とに分割されていることが多い。

【０００７】この理由は、ＣＰＵ１０１がキャッシュメ
モリ１０２にアクセスするに先立って、アクセスするデ
バイスがキャッシュ対象領域に配置されているか、非キ
ャッシュ対象領域に配置されているかを判断する必要が
あるため、アドレスのデコード時の遅延時間を少なくす
るために上位アドレスの少数のビットで判断できるよう
にするためである。

【０００８】図９においては、外部デバイス１０５がキ
ャッシュ対象領域の“３２Ｈ’００００＿００００〜３
２Ｈ’１ＦＦＦ＿ＦＦＦＦ”に配置され、オンチップデ
バイス１０４がキャッシュ対象領域の“３２Ｈ’３００
０＿００００〜３２Ｈ’３ＦＦＦ＿ＦＦＦＦ”に配置さ
れている。なお、“Ｈ’”は、以降の数字が１６進数で
表記されていることを示している。なお、本明細書にお
ける値の表記方法は、ハードウェア記述言語として広く
用いられているＶｅｒｉｌｏｇ−ＨＤＬ言語の文法に従
うものとする。

【０００９】

【発明が解決しようとする課題】デバイスがキャッシュ
対象領域に配置されていても、ＣＰＵ１０１がそのデバ
イスに非キャッシュ対象としてアクセスしたい場合も多
い。たとえば、高速アクセスが可能な内蔵メモリの一部
をＣＰＵ１０１のスタック領域として使用するためにキ
ャッシュ対象とし、内蔵メモリの残りの領域を外部デバ
イスとの間のＤＭＡ（Direct Memory Access）転送のた
めのデータ転送領域として使用しつつ、キャッシュメモ
リ１０２との間のコヒーレンシを考慮して非キャッシュ
対象とする場合などが想定される。

【００１０】しかし、上述したように、高速なシステム
を構築するためには、上位アドレスの少数のビットで判
断できるようにする必要があるため、ＣＰＵ１０１のア
クセスがどのアドレス領域に対応するかを詳細に判断す
ることができず、１つの内蔵メモリをスタック領域とし
て使用するとともに、ＤＭＡ転送のためのデータ転送領
域として使用することが困難である。したがって、スタ
ック領域をキャッシュ対象にすることを諦めるか、内蔵
メモリをＤＭＡ転送のためのデータ転送領域として使用
することを諦めるかを選択せざるを得ず、システム全体
の性能向上の妨げとなるといった問題点があった。

【００１１】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、１つのデバイスの一
部をキャッシュ対象領域として使用し、他の部分を非キ
ャッシュ対象領域として使用することが可能なバス制御
回路を提供することである。

【００１２】第２の目的は、キャッシュメモリに格納さ
れるデータと、そのデータに対応するデバイス内のデー
タとが不一致となることを防止したバス制御回路を提供
することである。

【００１３】第３の目的は、デバイスが多重に配置され
た領域にアクセスする命令を記述するときに、そのアド
レスを明示的に指定する必要がないプロセッサを提供す
ることである。

【００１４】

【課題を解決するための手段】請求項１に記載のバス制
御回路は、アドレス空間に配置されるデバイスを制御す
るバス制御回路であって、デバイスが本来配置される第
１の領域と異なる第２の領域の上位アドレスが設定され
る多重配置領域設定レジスタと、第１の領域に対するア
クセスを検出したときだけでなく、多重配置領域設定レ
ジスタに設定されたアドレスを参照して、第２の領域に
対するアクセスを検出したときにも、デバイスに対する
アクセスを発生させて、デバイスがアドレス空間上で多
重に配置されるように制御するための制御手段とを含
む。

【００１５】制御手段は、多重配置領域設定レジスタに
設定されたアドレスを参照して、第２の領域に対するア
クセスを検出したときに、デバイスに対するアクセスを
発生させるので、デバイスの一部をキャッシュ対象領域
として使用し、その他の部分を非キャッシュ対象領域と
して使用することが可能となる。

【００１６】請求項２に記載のバス制御回路は、請求項
１記載のバス制御回路であって、制御手段は、プロセッ
サから出力されたアドレスをデコードし、デコード結果
が第１の領域または多重配置領域設定レジスタに設定さ
れた第２の領域に対応する場合に、デバイスをセレクト
するセレクト信号を出力するアドレスデコーダと、アド
レスデコーダから出力されたセレクト信号に応じて、デ
バイスに対するアクセスを制御するデバイス制御回路と
を含む。

【００１７】したがって、デバイス制御回路は、デバイ
スが第１の領域に配置されるとともに、第２の領域にも
配置されているように制御することが可能となる。

【００１８】請求項３に記載のバス制御回路は、請求項
２記載のバス制御回路であって、複数の多重配置領域設
定レジスタと、複数の多重配置領域設定レジスタに対応
する複数のアドレスデコーダと、複数のアドレスデコー
ダに対応する複数のデバイス制御回路と、複数のアドレ
スデコーダから出力されるセレクト信号が同時にアクテ
ィブとなるのを禁止する排他制御回路とを含む。

【００１９】したがって、一度に複数のデバイスに対す
るアクセスが発生することを防止でき、アクセスの正当
性を保つことが可能となる。

【００２０】請求項４に記載のバス制御回路は、請求項
１記載のバス制御回路であって、さらに第１の領域およ
び第２の領域に対するアクセスの一方を許可し、他方を
禁止する情報が格納される領域選択レジスタを含み、制
御手段は、領域選択レジスタを参照して、第１の領域お
よび第２の領域に対するアクセスを制御する。

【００２１】したがって、非キャッシュ対象領域を経由
してデバイス内のデータに異なるデータを上書きするこ
とによって発生するキャッシュメモリとデバイスとのデ
ータの不一致を防止することが可能となる。

【００２２】請求項５に記載のバス制御回路は、請求項
４記載のバス制御回路であって、制御手段は、領域選択
レジスタを参照して、アクセスが禁止されている領域に
対するアクセスが発生したときに、プロセッサに例外が
発生したことを通知する。

【００２３】したがって、プロセッサは、アクセスが禁
止されている領域に対するアクセスが発生したことを知
ることができるので、それをユーザに提示することによ
って、デバッグの効率を向上させることが可能となる。

【００２４】請求項６に記載のプロセッサは、アドレス
空間上で複数の領域に多重配置されたデバイスを制御す
るプロセッサであって、フェッチした命令をデコードす
る命令デコーダと、命令デコーダによって、アドレス空
間に対するアクセスを伴う命令が検出されたときに、ア
ドレスを生成するためのアドレス生成手段と、命令デコ
ーダによって、アドレス空間に多重に配置されたデバイ
スの領域に対するアクセスを伴う命令が検出されたとき
に、アドレス生成手段によって生成されたアドレスを前
記多重に配置された領域に対応するアドレスに変換する
ためのアドレス変換手段とを含む。

【００２５】アドレス変換手段は、アドレス空間に多重
に配置されたデバイスの領域に対するアクセスを伴う命
令が検出されたときに、アドレス生成手段によって生成
されたアドレスを多重に配置された領域に対応するアド
レスに変換するので、ユーザがデバイスが多重に配置さ
れた領域にアクセスする命令を記述するときに、そのア
ドレスを明示的に指定する必要がなくなり、プログラム
作成時におけるユーザの負担を軽減することが可能とな
る。

【００２６】請求項７に記載のプロセッサは、請求項６
記載のプロセッサであって、さらにデバイスを多重配置
するときの上位アドレスが設定される複数の多重配置領
域設定レジスタと、複数の多重配置領域設定レジスタの
いずれを選択するかを示す情報が格納される変換領域設
定レジスタとを含み、アドレス変換手段は、変換領域設
定レジスタに格納された情報によって選択された多重配
置領域設定レジスタに設定される上位アドレスを参照し
て、アドレス生成手段によって生成されたアドレスを多
重配置された領域に対応するアドレスに変換する。

【００２７】したがって、アドレス変換手段は、多重配
置領域設定レジスタが複数ある場合に、アドレス生成手
段によって生成されたアドレスをどのデバイスに対応し
たアドレスに変換するかを決定することが可能となる。

【００２８】

【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態におけるバス制御回路の構成を
示すブロック図である。このバス制御回路１０を含んだ
マイクロプロセッサは、図８に示す従来のマイクロプロ
セッサ１００内のバス制御回路１０３をバス制御回路１
０に置換することによって実現される。したがって、重
複する構成および機能の詳細な説明は繰返さない。

【００２９】バス制御回路１０は、アドレスデコーダ１
１および１２と、排他制御回路１６と、デバイス制御回
路１７および１８と、多重配置領域設定レジスタ１９お
よび２０とを含む。多重配置領域設定レジスタ１９およ
び２０は、ＣＰＵ１０１が直接アクセス可能なレジスタ
である。

【００３０】多重配置領域設定レジスタ１９には、キャ
ッシュ対象領域に配置されたオンチップデバイス１０４
を、非キャッシュ対象領域に多重配置するときの上位ア
ドレスが設定される。このように、多重配置領域設定レ
ジスタ１９によって、オンチップデバイス１０４が非キ
ャッシュ対象領域内に新たに配置される領域を多重配置
領域と呼ぶことにする。

【００３１】同様に、多重配置領域設定レジスタ２０に
は、キャッシュ対象領域に配置された外部デバイス１０
５を、非キャッシュ対象領域に多重配置するときの上位
アドレスが設定される。

【００３２】多重配置領域設定レジスタ１９および２０
は、アドレス空間におけるキャッシュ対象領域および非
キャッシュ対象領域の分割数に応じた数のビットを有し
ている。アドレス空間が、２つのキャッシュ対象領域お
よび非キャッシュ対象領域に分割されている場合にはビ
ット数が“１”となり、４つのキャッシュ対象領域およ
び非対象領域に分割されている場合にはビット数が
“２”となり、８つのキャッシュ対象領域および非キャ
ッシュ対象領域に分割されている場合にはビット数が
“３”となる。

【００３３】アドレスデコーダ１１は、ＣＰＵ１０１か
ら出力されるアクセスアドレス１３と、多重配置領域設
定レジスタ１９に設定された値とから、オンチップデバ
イス１０４のセレクト信号１４を生成する。このセレク
ト信号１４は、オンチップデバイス１０４が配置されて
いるアドレス空間にアクセスがあったときにのみアクテ
ィブとなる信号である。

【００３４】アドレスデコーダ１２は、ＣＰＵ１０１か
ら出力されるアクセスアドレス１３と、多重配置領域設
定レジスタ２０に設定された値とから、外部デバイス１
０５のセレクト信号を生成する。このセレクト信号１５
は、外部デバイス１０５が配置されているアドレス空間
にアクセスがあったときにのみアクティブとなる信号で
ある。

【００３５】排他制御回路１６は、アドレスデコーダ１
１から出力されるセレクト信号１４と、アドレスデコー
ダ１２から出力されるセレクト信号１５とが、ともにア
クティブとなるのを防止するための回路である。これ
は、一方のデバイスが多重配置領域に配置されている場
合、他方のデバイスが配置されるアドレス空間と重複す
ることが想定されるため、アクセスの正当性を保つため
に一方のアクセスのみを許可し、他方のアクセスを禁止
するものである。

【００３６】図９に示すように、オンチップデバイス１
０４が“３２Ｈ’３０００＿００００〜３２Ｈ’３ＦＦ
Ｆ＿ＦＦＦＦ”に配置されている場合、ＣＰＵ１０１か
ら出力されるアクセスアドレス１３の上位４ビットが
“４ｂ’００１１”のときに、アドレスデコーダ１１は
セレクト信号１４をアクティブにするが、アクセスアド
レス１３の上位ビットが多重配置領域設定レジスタ１９
に設定された値と一致するときにもセレクト信号１４を
アクティブにする。

【００３７】すなわち、多重配置領域設定レジスタ１９
に“０”が設定されている場合には、ＣＰＵ１０１から
出力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のときのみ、セレクト信号１４がアクテ
ィブとなる。この場合には、オンチップデバイス１０４
が多重配置領域に配置されていないことになる。

【００３８】また、多重配置領域設定レジスタ１９に
“１”が設定されている場合には、ＣＰＵ１０１から出
力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のとき以外に、アクセスアドレス１３の
上位４ビットが“４ｂ’１０１１”のときにもセレクト
信号１４がアクティブとなる。したがって、多重配置領
域設定レジスタ１９に“１”が設定されている場合に
は、オンチップデバイス１０４が“３２Ｈ’３０００＿
００００〜３２Ｈ’３ＦＦＦ＿ＦＦＦＦ”および“３２
Ｈ’Ｂ０００＿００００〜３２Ｈ’ＢＦＦＦ＿ＦＦＦ
Ｆ”のいずれにも配置されていることになる。

【００３９】デバイス制御回路１７は、排他制御回路１
６から出力される排他制御が行なわれた後のセレクト信
号１４に応じて、オンチップデバイス１０４を制御する
ための信号を生成してオンチップデバイス１０４に出力
する。同様に、デバイス制御回路１８は、排他制御回路
１６から出力される排他制御が行なわれた後のセレクト
信号１５に応じて、外部デバイス１０５を制御するため
の信号を生成して外部デバイス１０５に出力する。

【００４０】図２は、２つのキャッシュ対象領域と２つ
の非キャッシュ対象領域との４つの領域に分割されてい
る場合のアドレス空間を示す図である。多重配置領域設
定レジスタ１９に“００”が設定されている場合には、
ＣＰＵ１０１から出力されるアクセスアドレス１３の上
位４ビットが“４ｂ’００１１”のときのみ、セレクト
信号１４がアクティブとなる。この場合には、オンチッ
プデバイス１０４が多重配置領域に配置されていないこ
とになる。

【００４１】また、多重配置領域設定レジスタ１９に
“０１”が設定されている場合には、ＣＰＵ１０１から
出力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のとき以外に、アクセスアドレス１３の
上位４ビットが“４ｂ’０１１１”のときにもセレクト
信号１４がアクティブとなる。この場合には、オンチッ
プデバイス１０４が非キャッシュ対象領域１内に多重配
置される。

【００４２】また、多重配置領域設定レジスタ１９に
“１０”が設定されている場合には、ＣＰＵ１０１から
出力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のとき以外に、アクセスアドレス１３の
上位４ビットが“４ｂ’１０１１”のときにもセレクト
信号１４がアクティブとなる。この場合には、オンチッ
プデバイス１０４がキャッシュ対象領域２内に多重配置
される。

【００４３】また、多重配置領域設定レジスタ１９に
“１１”が設定されている場合には、ＣＰＵ１０１から
出力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のとき以外に、アクセスアドレス１３の
上位４ビットが“４ｂ’１１１１”のときにもセレクト
信号１４がアクティブとなる。この場合には、オンチッ
プデバイス１０４が非キャッシュ対象領域２内に多重配
置される。

【００４４】図３は、第１の実施の形態におけるバス制
御回路１０の詳細を説明するための図である。アドレス
デコーダ１１は、ＡＮＤゲート７０，７１，７５および
７７と、排他的ＮＯＲゲート７２および７３と、ＯＲゲ
ート７４および７６とを含む。なお、アドレスデコーダ
１２は、アドレスデコーダ１１と同様の構成を有してい
る。

【００４５】ＡＮＤゲート７０は、ＣＰＵ１０１から出
力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のときに、ハイレベル（以下、Ｈレベル
と略す。）を出力する。このとき、ＯＲゲート７６はセ
レクト信号１４をアクティブ（Ｈレベル）にする。

【００４６】ＡＮＤゲート７１は、ＣＰＵ１０１から出
力されるアクセスアドレス１３の上位４ビットのうち、
ビット２および３が“２ｂ’１１”のときに、Ｈレベル
を出力する。また、排他的ＮＯＲゲート７２は、アクセ
スアドレス１３のビット０（最上位ビット）と、多重配
置領域設定レジスタ１９のビット１に設定された値とが
一致するときに、Ｈレベルを出力する。また、排他的Ｎ
ＯＲゲート７３は、アクセスアドレス１３のビット１
と、多重配置領域設定レジスタ１９のビット２に設定さ
れた値とが一致するときに、Ｈレベルを出力する。した
がって、ＡＮＤゲート７５は、ＣＰＵ１０１が多重配置
領域設定レジスタ１９に設定された多重配置領域にアク
セスするときにＨレベルを出力する。このとき、ＯＲゲ
ート７６はセレクト信号１４をアクティブ（Ｈレベル）
にする。

【００４７】ＯＲゲート７４は、多重配置領域設定レジ
スタ１９に設定された値が“２ｂ’００”以外のとき
に、Ｈレベルを出力する。したがって、ＡＮＤゲート７
７は、オンチップデバイス１０４が多重配置領域に配置
され、かつＣＰＵ１０１がその領域にアクセスするとき
にＨレベルを出力する。

【００４８】排他的制御回路１６は、ＡＮＤゲート７８
および７９を含む。ＡＮＤゲート７９は、ＡＮＤゲート
７７からＨレベルが出力される場合、すなわちＣＰＵ１
０１がオンチップデバイス１０４が配置される多重配置
領域にアクセスするときに、アドレスデコーダ１２から
出力されるセレクト信号１５をマスクしてロウレベル
（以下、Ｌレベルと略す。）を出力する。

【００４９】同様に、ＡＮＤゲート７８は、アドレスデ
コーダ１２からの信号にＨレベルが出力される場合、す
なわちＣＰＵ１０１が外部デバイス１０５が配置される
多重配置領域にアクセスするときに、アドレスデコーダ
１１から出力されるセレクト信号１４をマスクしてＬレ
ベルを出力する。

【００５０】以上説明したように、本実施の形態におけ
るバス制御回路１０によれば、キャッシュ対象領域内に
配置されたデバイスを、非キャッシュ対象領域にも配置
するようにしたので、ユーザは１つのデバイスの一部を
キャッシュ対象領域として使用し、他の部分を非キャッ
シュ対象領域として使用することが可能となった。

【００５１】（第２の実施の形態）第１の実施の形態に
おいては、１つのデバイスがキャッシュ対象領域と非キ
ャッシュ対象領域とに多重配置された場合、ＣＰＵ１０
１はそれぞれの領域に任意にアクセスすることが可能で
ある。たとえば、ＣＰＵ１０１が外部デバイス１０５内
のデータＡをアクセスする際、キャッシュ対象領域を経
由してデータＡを読出すと、外部デバイス１０５から読
出されたデータＡがキャッシュメモリ１０２に書込まれ
る。このキャッシュメモリ１０２に存在するデータＡ
は、別のデータによってキャッシュメモリ１０２からデ
ータＡを含んだ領域のデータが追い出されるまでの間存
在することになる。

【００５２】このとき、ＣＰＵ１０１が非キャッシュ対
象領域を経由して外部デバイス１０５のデータＡを別の
値で上書きすることが可能であるが、キャッシュメモリ
１０２内のデータＡはそのまま残るため、キャッシュメ
モリ１０２内に存在するデータＡと、外部デバイス１０
５に存在するデータ（データＡに上書きされたデータ）
とが一致しなくなるといった問題がある。本実施の形態
においては、多重配置されたデバイスの２つの領域のう
ち、いずれか一方のみアクセス可能とすることで、この
問題点を解決するものである。

【００５３】図４は、本発明の第２の実施の形態におけ
るバス制御回路３２の詳細を説明するための図である。
このバス制御回路３２を含んだマイクロプロセッサは、
図８に示す従来のマイクロプロセッサ１００内のバス制
御回路１０３を図４に示すバス制御回路に置換すること
によって実現される。したがって、重複する構成および
機能の詳細な説明は繰返さない。

【００５４】領域選択レジスタ３０には、多重配置され
た２つの領域のどちらをアクセス可能とするかを示す１
ビットの情報が格納される。領域選択レジスタ３０に
“０”が設定されると、オンチップデバイス１０４が配
置された本来の領域へのアクセスが許可され、多重配置
領域へのアクセスが禁止される。また、領域選択レジス
タ３０に“１”が設定されると、オンチップデバイス１
０４が配置された本来の領域へのアクセスが禁止され、
多重配置領域へのアクセスが許可される。この領域選択
レジスタ３０は、ＣＰＵ１０１が直接アクセス可能なレ
ジスタである。

【００５５】図２に示すアドレス空間において、たとえ
ば、多重配置領域設定レジスタ１９に“２ｂ’０１”が
設定され、かつ領域選択レジスタ３０に“０”が設定さ
れている場合には、ＣＰＵ１０１から出力されるアクセ
スアドレスの上位４ビットが“４ｂ’００１１”のと
き、すなわち、オンチップデバイス１０４が配置された
本来の領域（３２Ｈ’３０００＿００００〜３２Ｈ’３
ＦＦＦ＿ＦＦＦＦ）に対するアクセスが行なわれたとき
に、セレクト信号１４がアクティブとなる。しかし、Ｃ
ＰＵ１０１から出力されるアクセスアドレス１３の上位
４ビットが“４ｂ’０１１１”のとき、すなわち、多重
配置領域（３２Ｈ’７０００＿００００〜７ＦＦＦ＿Ｆ
ＦＦＦ）にアクセスが行なわれても、セレクト信号１４
がアクティブとならない。

【００５６】また、多重配置領域設定レジスタ１９に
“２ｂ’０１”が設定され、かつ領域選択レジスタ３０
に“１”が設定されている場合には、ＣＰＵ１０１から
出力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のとき、すなわち、オンチップデバイス
１０４が配置された本来の領域（３２Ｈ’３０００＿０
０００〜３２Ｈ’３ＦＦＦ＿ＦＦＦＦ）に対するアクセ
スが行なわれても、セレクト信号１４がアクティブとな
らない。しかし、ＣＰＵ１０１から出力されるアクセス
アドレスの上位４ビットが“４ｂ’０１１１”のとき、
すなわち、多重配置領域（３２Ｈ’７０００＿００００
〜７ＦＦＦ＿ＦＦＦＦ）にアクセスが行なわれたとき
は、セレクト信号１４がアクティブとなる。

【００５７】アドレスデコーダ３２は、ＡＮＤゲート８
０，８１および８５〜９１と、排他的ＮＯＲゲート８２
および８３と、ＯＲゲート８４，９２および９５とを含
む。なお、アドレスデコーダ３３は、アドレスデコーダ
３２と同様の構成を有している。

【００５８】ＡＮＤゲート８０は、ＣＰＵ１０１から出
力されるアクセスアドレス１３の上位４ビットが“４
ｂ’００１１”のときに、Ｈレベルを出力する。このと
き、領域選択レジスタ３０に“０”が設定されていれ
ば、ＡＮＤゲート８９がＨレベルとなり、ＯＲゲート９
５はセレクト信号１４をアクティブ（Ｈレベル）にす
る。

【００５９】また、領域選択レジスタ３０に“１”が設
定されており、かつ多重配置領域設定レジスタ１９に設
定された値が“２ｂ’００”以外であれば、ＡＮＤゲー
ト８７がＨレベルとなり、ＯＲゲート９２は例外通知信
号３４をアクティブ（Ｈレベル）にする。これによっ
て、ＣＰＵ１０１に例外発生が通知される。ＣＰＵ１０
１は、例外通知信号３４がＨレベルになったことを検知
して、アクセスを禁止している領域に対するアクセスが
あったことを知ることができる。

【００６０】ＡＮＤゲート８１は、ＣＰＵ１０１から出
力されるアクセスアドレス１３の上位４ビットのうち、
ビット２および３が“２ｂ’１１”のときに、Ｈレベル
を出力する。また、排他的ＮＯＲゲート８２は、アクセ
スアドレス１３のビット０（最上位ビット）と、多重配
置領域設定レジスタ１９のビット１に設定された値とが
一致するときに、Ｈレベルを出力する。また、排他的Ｎ
ＯＲゲート８３は、アクセスアドレス１３のビット１
と、多重配置領域設定レジスタ１９のビット２に設定さ
れた値とが一致するときに、Ｈレベルを出力する。した
がって、ＡＮＤゲート８５は、ＣＰＵ１０１が多重配置
領域設定レジスタ１９に設定された多重配置領域にアク
セスするときにＨレベルを出力する。このとき、領域選
択レジスタ３０に“０”が設定されていれば、ＡＮＤゲ
ート８８がＨレベルとなり、ＯＲゲート９２は例外通知
信号３４をアクティブ（Ｈレベル）にする。これによっ
て、ＣＰＵ１０１に例外発生が通知される。

【００６１】また、領域選択レジスタ３０に“１”が設
定されており、かつ多重配置領域設定レジスタ１９に設
定された値が“２ｂ’００”以外であれば、ＡＮＤゲー
ト９０がＨレベルとなり、ＯＲゲート９５はセレクト信
号１４をアクティブ（Ｈレベル）にする。

【００６２】以上説明したように、本実施の形態におけ
るバス制御回路によれば、領域選択レジスタ３０によっ
て多重配置された２つの領域の一方をアクセス可能と
し、他方をアクセス禁止とするようにしたので、キャッ
シュメモリ１０２のデータと、オンチップデバイス１０
４または外部デバイス１０５に格納されるデータとが不
一致となることを防止でき、コヒーレンシを保つことが
可能となった。

【００６３】また、アクセスを禁止している領域にＣＰ
Ｕ１０１がアクセスした場合に、ＣＰＵ１０１に例外を
通知するようにしたので、ソフトウェアのデバッグなど
を容易に行なうことが可能となった。

【００６４】（第３の実施の形態）本発明の第１の実施
の形態および第２の実施の形態においては、ユーザが多
重配置領域設定レジスタ１９に値を設定することによっ
て、任意のデバイスをキャッシュ対象領域および非キャ
ッシュ対象領域に配置して、アクセスすることが可能と
なる。しかし、非キャッシュ対象領域を経由してアクセ
スする場合には、多重配置領域設定レジスタ１９に設定
した値を考慮して、アドレスを変更してアクセスする必
要があり、ユーザによるプログラム作成の負担が大きく
なるといった問題点がある。

【００６５】たとえば、図２に示すアドレス空間におい
て、“３２Ｈ’００００＿００００〜３２Ｈ’１ＦＦＦ
＿ＦＦＦＦ”に配置された外部デバイス１０５を非キャ
ッシュ対象領域を経由してアクセスする場合、多重配置
領域設定レジスタ１９に“２ｂ’０１”が設定されてい
れば、アクセスアドレス１３を“３２Ｈ’４０００＿０
０００〜３２Ｈ’５ＦＦＦ＿ＦＦＦＦ”に変更してアク
セスする必要がある。また、多重配置領域設定レジスタ
１９に“２ｂ’１１”が設定されていれば、アクセスア
ドレス１３を“３２Ｈ’Ｃ０００＿００００〜３２Ｈ’
ＤＦＦＦ＿ＦＦＦＦ”に変更してアクセスする必要があ
る。

【００６６】本発明の第３の実施の形態においては、分
岐命令、ロード命令、ストア命令などのアドレッシング
を伴う命令のバリエーションとして、アドレス自体は本
来の領域を示しつつ、多重配置領域へのアクセスである
ことを示す新たな命令を、ＣＰＵが実行できる命令群に
追加する。以降、これらの命令を総称して、多重配置領
域指定命令と呼ぶことにする。

【００６７】ＣＰＵは、フェッチした命令が多重配置領
域指定命令であれば、多重配置領域設定レジスタ１９に
設定された値を参照して、命令コードに指定されたアド
レスを多重配置領域を示すアドレスに変換してアクセス
アドレス１３に出力する。

【００６８】図５は、本発明の第３の実施の形態におけ
るＣＰＵ４８の概略構成を示すブロック図である。この
ＣＰＵ４８は、フェッチした命令をデコードする命令デ
コーダ部４０と、分岐先アドレス生成部４１と、オペラ
ンドアドレス生成部４２と、多重配置領域にアクセスす
る場合に分岐先アドレス生成部４１によって生成された
アドレスを多重配置領域を示すアドレスに変換するアド
レス変換部４４と、多重配置領域にアクセスする場合に
オペランドアドレス生成部４２によって生成されたアド
レスを多重配置領域を示すアドレスに変換するアドレス
変換部４５とを含む。

【００６９】命令デコーダ部４０は、バス制御回路また
はキャッシュメモリ１０２からフェッチした命令をデコ
ードし、分岐先アドレス生成部４１およびオペランドア
ドレス生成部４２の制御信号を生成すると共に、図示し
ない演算器、ＰＣ（プログラムカウンタ）、汎用レジス
タなど、フェッチした命令を実行するのに必要となる機
能の制御信号を生成する。また、その命令が多重配置領
域指定命令を示すものであるか否かを判定して、アドレ
ス変換部４４および４５によるアドレス変換を制御する
ためのアドレス変換制御信号４３を生成する。

【００７０】たとえば、命令デコーダ部４０は、多重配
置領域分岐命令をデコードすると、通常の分岐命令の場
合と同様に、直接アドレッシング、レジスタ相対アドレ
ッシング、レジスタ間接アドレッシングなど、その命令
コードによって指定されたアドレッシング方法に従って
分岐先アドレスを生成するように分岐先アドレス生成部
４１を制御する制御信号を出力するとともに、アドレス
変換制御信号４３をアサートする。なお、命令デコーダ
部４０が通常の分岐命令をデコードしたときは、アドレ
ス変換制御信号４３をアサートしない。

【００７１】図６は、アドレス変換部４４の概略構成を
示すブロック図である。アドレス変換部４４は、アドレ
ス変換制御信号４３に応じて、分岐先アドレス生成部４
１から出力される分岐先アドレスの上位２ビットと、後
述するバス制御回路から出力される多重配置領域指定信
号６０とを切替えるセレクタ５０を含む。なお、オペラ
ンドアクセス時に必要となるオペランドアドレスを生成
するアドレス変換部４５の概略構成も同様である。

【００７２】セレクタ５０は、アドレス変換制御信号４
３がアクティブの場合に後述するバス制御回路から出力
される多重配置領域指定信号６０を選択して分岐先アド
レス４６の上位２ビットとして出力し、アドレス変換制
御信号４３が非アクティブの場合に分岐先アドレス生成
部４１から出力される分岐先アドレスの上位２ビットを
選択して出力する。なお、分岐先アドレスの下位３０ビ
ットはそのまま出力される。

【００７３】図７は、本発明の第３の実施の形態におけ
るバス制御回路の構成の一部を示すブロック図である。
図３に示す第１の実施の形態におけるバス制御回路また
は図４に示す第２の実施の形態におけるバス制御回路
に、図７に示す回路が付加されて本実施の形態における
バス制御回路が構成される。なお、本実施の形態におけ
るバス制御回路の参照符号を６３として説明する。

【００７４】バス制御回路６３は、変換領域設定レジス
タ６１と、変換領域設定レジスタ６１に設定された値に
よって多重配置領域設定レジスタ１９および２０のいず
れかの出力信号を選択するセレクタ６２とが付加されて
いる。多重配置領域の設定は各デバイス（アドレスデコ
ーダ）毎に可能であり、どの多重配置領域にアドレスを
変換するかを設定するために、変換領域設定レジスタ６
１が設けられている。なお、この変換領域設定レジスタ
６１は、ＣＰＵ４８が直接アクセス可能なレジスタであ
る。

【００７５】図２に示すアドレス空間において、たとえ
ば、多重配置領域設定レジスタ１９に“２ｂ’０１”が
設定され、多重配置領域設定レジスタ２０に“２ｂ’１
０”が設定されている場合には、外部デバイス１０５が
領域“３２Ｈ’４０００＿００００〜３２Ｈ’５ＦＦＦ
＿ＦＦＦＦ”（配置された本来の領域は“３２Ｈ’００
００＿００００〜３２Ｈ’１ＦＦＦ＿ＦＦＦＦ”）に多
重配置され、オンチップデバイス１０４が領域“３２
Ｈ’Ｂ０００＿００００〜ＢＦＦＦ＿ＦＦＦＦ”（配置
された本来の領域は“３２Ｈ’３０００＿００００〜３
２Ｈ’３ＦＦＦ＿ＦＦＦＦ”）に多重配置される。

【００７６】変換領域設定レジスタ６１に、多重配置領
域設定レジスタ１９が選択される値が設定された場合、
ＣＰＵ４８が多重配置領域分岐命令によって“３２Ｈ’
００００＿００００”に分岐を行なうとすると、命令デ
コーダ部４０がアドレス変換制御信号４３をアサートす
るので、アドレス変換部４４は分岐先アドレス４６の上
位２ビットを、多重配置領域設定レジスタ１９に設定さ
れた値に置換して、分岐アドレス４６に“３２Ｈ’４０
００＿００００”を出力する。

【００７７】なお、ＣＰＵ４８が通常の分岐命令によっ
て“３２Ｈ’００００＿００００”に分岐を行なうとす
ると、命令デコーダ部４０がアドレス変換制御信号４３
をアサートしないので、アドレス変換部４４は分岐アド
レス４６に“３２Ｈ’００００＿００００”をそのまま
出力する。

【００７８】このように、どのデバイスに対するアクセ
スであるかを変換領域設定レジスタ６１に設定し、多重
配置領域へのアクセスであるか否かによって通常の分岐
命令と多重配置領域分岐命令とを使い分ければ、本来の
領域にアクセスしたい場合でも、多重配置領域にアクセ
スしたい場合でも、命令コードで指定するアドレスは同
じものが使用できる。

【００７９】変換領域設定レジスタ６１に設定する値と
使用する命令とは、アクセス対象のデバイスをキャッシ
ュ対象としてアクセスするか、非キャッシュ対象として
アクセスするかによって一意に決定されるので、ユーザ
がアドレスを意識せずにプログラムを作成することが可
能となる。

【００８０】また、アドレス空間が、１つのキャッシュ
対象領域と１つの非キャッシュ対象領域との２つの領域
に分割されている場合には、多重配置される領域のアド
レスの最上位ビットは本来の領域のアドレスの最上位ビ
ットを反転したものとなる。したがって、この場合に限
り、多重配置領域指定信号６０を生成するセレクタ６２
および変換領域設定レジスタ６１が不要となり、アドレ
ス変換部４４はアドレス変換制御信号４３の値に応じて
分岐先アドレス生成部４１から出力される分岐先アドレ
ス４６の最上位ビットを反転するだけで、分岐先アドレ
ス４６を変換することが可能となる。

【００８１】以上説明したように、本実施の形態におけ
るＣＰＵ４８によれば、フェッチした命令が多重配置領
域指定命令であれば、多重配置領域設定レジスタ１９に
設定された値を参照して、命令コードに指定されたアド
レスを多重配置領域を示すアドレスに変換するようにし
たので、ユーザはプログラム作成時に、アクセスするデ
バイスをキャッシュ対象としてアクセスするか、非キャ
ッシュ対象としてアクセスするかによって命令を使い分
けるだけで、多重配置領域に対応したアドレスを明示的
に指定する必要がなくなり、プログラム作成時における
負担を削減することが可能となった。

【００８２】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。

【００８３】

【発明の効果】請求項１に記載のバス制御回路によれ
ば、制御手段が多重配置領域設定レジスタに設定された
アドレスを参照して、第２の領域に対するアクセスを検
出したときに、デバイスに対するアクセスを発生させる
ので、デバイスの一部をキャッシュ対象領域として使用
し、その他の部分を非キャッシュ対象領域として使用す
ることが可能となった。

【００８４】請求項２に記載のバス制御回路によれば、
デバイス制御回路は、デバイスが第１の領域に配置され
るとともに、第２の領域にも配置されているように制御
することが可能となった。

【００８５】請求項３に記載のバス制御回路によれば、
一度に複数のデバイスに対するアクセスが発生すること
を防止でき、アクセスの正当性を保つことが可能となっ
た。

【００８６】請求項４に記載のバス制御回路によれば、
非キャッシュ対象領域を経由してデバイス内のデータに
異なるデータを上書きすることによって発生するキャッ
シュメモリとデバイスとのデータの不一致を防止するこ
とが可能となった。

【００８７】請求項５に記載のバス制御回路によれば、
プロセッサがアクセスが禁止されている領域に対するア
クセスが発生したことを知ることができるので、それを
ユーザに提示することによって、デバッグの効率を向上
させることが可能となった。

【００８８】請求項６に記載のプロセッサによれば、ア
ドレス変換手段が、アドレス空間に多重配置されたデバ
イスの領域に対するアクセスを伴う命令が検出されたと
きに、アドレス生成手段によって生成されたアドレスを
多重配置された領域に対応するアドレスに変換するの
で、ユーザがデバイスが多重配置された領域にアクセス
する命令を記述するときに、そのアドレスを明示的に指
定する必要がなくなり、プログラム作成時におけるユー
ザの負担を軽減することが可能となった。

【００８９】請求項７に記載のプロセッサによれば、ア
ドレス変換手段は、多重配置領域設定レジスタが複数あ
る場合に、アドレス生成手段によって生成されたアドレ
スをどのデバイスに対応したアドレスに変換するかを決
定することが可能となった。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態におけるバス制御
回路の構成を示すブロック図である。

【図２】 ２つのキャッシュ対象領域と２つの非キャッ
シュ対象領域との４つの領域に分割されている場合のア
ドレス空間を示す図である。

【図３】 本発明の第１の実施の形態におけるバス制御
回路１０の詳細を説明するための図である。

【図４】 本発明の第２の実施の形態におけるバス制御
回路の詳細を説明するための図である。

【図５】 本発明の第３の実施の形態におけるＣＰＵ４
８の概略構成を示すブロック図である。

【図６】 アドレス変換部４４の概略構成を示すブロッ
ク図である。

【図７】 本発明の第３の実施の形態におけるバス制御
回路の構成の一部を示すブロック図である。

【図８】 キャッシュメモリを内蔵した従来のマイクロ
プロセッサを利用したシステムの概略構成を示すブロッ
ク図である。

【図９】 ＣＰＵ１０１のアドレス空間におけるデバイ
スの配置の一例を示す図である。

【符号の説明】

１０，１０３ バス制御回路、１１，１２，３２，３３
アドレスデコーダ、１６ 排他制御回路、１７，１８
デバイス制御回路、１９，２０ 多重配置領域設定レ
ジスタ、３０，３１ 領域選択レジスタ、４０ 命令デ
コーダ部、４１分岐先アドレス生成部、４２ オペラン
ドアドレス生成部、４４，４５ アドレス変換部、４
８，１０１ ＣＰＵ、５０，６２ セレクタ、６１ 変
換領域設定レジスタ、７０，７１，７５，７７，７８，
７９，８０，８１，８５〜９１，９３，９４ ＡＮＤゲ
ート、７２，７３，８２，８３ 排他的ＮＯＲゲート、
７４，７６，８４，９２，９５ ＯＲゲート、１００
マイクロプロセッサ、１０２ キャッシュメモリ、１０
４ オンチップデバイス、１０５ 外部デバイス。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス空間に配置されるデバイスを制
   御するバス制御回路であって、 前記デバイスが本来配置される第１の領域と異なる第２
   の領域の上位アドレスが設定される多重配置領域設定レ
   ジスタと、 前記第１の領域に対するアクセスを検出したときだけで
   なく、前記多重配置領域設定レジスタに設定されたアド
   レスを参照して、前記第２の領域に対するアクセスを検
   出したときにも、前記デバイスに対するアクセスを発生
   させて、前記デバイスがアドレス空間上で多重に配置さ
   れるように制御するための制御手段とを含む、バス制御
   回路。
2. 【請求項２】 前記制御手段は、プロセッサから出力さ
   れたアドレスをデコードし、デコード結果が前記第１の
   領域または前記多重配置領域設定レジスタに設定された
   第２の領域に対応する場合に、前記デバイスをセレクト
   するセレクト信号を出力するアドレスデコーダと、 前記アドレスデコーダから出力されたセレクト信号に応
   じて、前記デバイスに対するアクセスを制御するデバイ
   ス制御回路とを含む、請求項１記載のバス制御回路。
3. 【請求項３】 前記バス制御回路は、複数の多重配置領
   域設定レジスタと、 前記複数の多重配置領域設定レジスタに対応する複数の
   アドレスデコーダと、 前記複数のアドレスデコーダに対応する複数のデバイス
   制御回路と、 前記複数のアドレスデコーダから出力されるセレクト信
   号が同時にアクティブとなるのを禁止する排他制御回路
   とを含む、請求項２記載のバス制御回路。
4. 【請求項４】 前記バス制御回路はさらに、前記第１の
   領域および前記第２の領域に対するアクセスの一方を許
   可し、他方を禁止する情報が格納される領域選択レジス
   タを含み、 前記制御手段は、前記領域選択レジスタを参照して、前
   記第１の領域および前記第２の領域に対するアクセスを
   制御する、請求項１記載のバス制御回路。
5. 【請求項５】 前記制御手段は、前記領域選択レジスタ
   を参照して、アクセスが禁止されている領域に対するア
   クセスが発生したときに、プロセッサに例外が発生した
   ことを通知する、請求項４記載のバス制御回路。
6. 【請求項６】 アドレス空間上で複数の領域に多重配置
   されたデバイスを制御するプロセッサであって、 フェッチした命令をデコードする命令デコーダと、 前記命令デコーダによって、前記アドレス空間に対する
   アクセスを伴う命令が検出されたときに、アドレスを生
   成するためのアドレス生成手段と、 前記命令デコーダによって、前記アドレス空間に多重に
   配置されたデバイスの領域に対するアクセスを伴う命令
   が検出されたときに、前記アドレス生成手段によって生
   成されたアドレスを前記多重に配置された領域に対応す
   るアドレスに変換するためのアドレス変換手段とを含
   む、プロセッサ。
7. 【請求項７】 前記プロセッサはさらに、前記デバイス
   を多重に配置するときの上位アドレスが設定される複数
   の多重配置領域設定レジスタと、 前記複数の多重配置領域設定レジスタのいずれを選択す
   るかを示す情報が格納される変換領域設定レジスタとを
   含み、 前記アドレス変換手段は、前記変換領域設定レジスタに
   格納された情報によって選択された多重配置領域設定レ
   ジスタに設定される上位アドレスを参照して、前記アド
   レス生成手段によって生成されたアドレスを前記多重に
   配置された領域に対応するアドレスに変換する、請求項
   ６記載のプロセッサ。