JP2012507100A - 論理ユニット動作 - Google Patents

Abstract

本開示は、論理ユニット動作のための方法および装置を含む。１つの装置の実施形態は、複数の論理装置を含み、複数の論理装置の各々は、一意のアドレスを有する。装置は、複数の論理装置に連結され、複数のコマンドおよび１つのアドレスのうちの１つにより複数の論理装置の２つ以上を制御するために任意選択で構成された制御回路を含む。
【選択図】なし

Description

本開示は、概して、半導体記憶装置、方法およびシステムに関し、より具体的には論理ユニット動作に関する。

メモリ装置は、一般的にコンピュータ内の内部回路、半導体回路、集積回路または他の電子装置として提供される。数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化式随時書き込み読み出しメモリ（ＰＣＲＡＭ）およびフラッシュメモリを含む様々な種類のメモリがある。

ソリッドステートメモリ装置は、幅広い範囲のエレクトロニクスの応用のために揮発性メモリおよび不揮発性メモリとして利用される。フラッシュメモリ（それは、ソリッドステートメモリの１種にすぎない）は、典型的には、高い記憶密度、高信頼および低消費電力を可能にする１つのトランジスタメモリセルを用いる。

ソリッドステートドライブを形成するために、フラッシュメモリを含むソリッドステートメモリ装置を相互に組み合わせることができる。ソリッドステートドライブが、性能、サイズ、重量、耐久性、動作温度範囲および消費電力に関してハードドライブを超えた長所を有することができるようになったので、ソリッドステートドライブを、コンピュータのための主記憶装置としてハードディスクドライブに取って代わるように用いることができる。例えば、フラッシュソリッドステートドライブは、可動部品が無いので、磁気ディスクドライブと比較した場合、優れた性能を有することができ、その可動部品が無いということは、シークタイム、待ち時間、および磁気ディスクドライブに関連した他の電気／機械的な遅延を改善できる場合がある。

ソリッドステートドライブは、持続的なデータを格納するためにソリッドステートメモリを用いるデータストレージ装置である。ソリッドステートドライブは、ＮＡＮＤフラッシュ不揮発性メモリおよび／またはＤＲＡＭ揮発性メモリを含んでもよい。ソリッドステートドライブ製造業者は、内部バッテリ電源を用いない（したがってより汎用でかつよりコンパクトなドライブを可能にする）ドライブを作成するために、不揮発性のフラッシュメモリを用いることができる。フラッシュドライブとしても知られている、フラッシュメモリを用いたソリッドステートドライブには、標準ディスクドライブフォームファクタ（数ある中でも、例えば、１．８インチ、２．５インチおよび３．５インチ）を用いることができる。

いくつかのストレージアプリケーションのために、ハードドライブは、低価格ディスク冗長アレイなどの独立ディスク冗長アレイ（ＲＡＩＤ）と呼ばれる冗長アレイ内に配置される場合がある。ＲＡＩＤは、複数のハードディスクドライブの中でデータを分割し再現することができるデータ記憶システムを表すことができる。このような配置（例えば、サーバ内）は、特定のドライブが障害を起こした場合に、データ損失を防ぐように意図される場合がある。しかしながら、このやり方は、システム記憶容量の内の実現されない余分な容量への多大な投資を含んでいるかもしれない。例えば、いくつかのストレージアプリケーションにおいて、ハードディスク容量の５％〜３０％ほどは、ハードディスクに関連したシークタイムを低減することにより性能を増加させるために、ストレージ用に用いられる。更に、ハードドライブの障害率は、ドライブの使用年数に応じて増加する傾向がある場合がある。逆に、ソリッドステート装置は、早々に障害を起こす場合があるが、そうであるとしても、一方では、ソリッドステート装置に要求される耐用年数の終了まで正確に動作する傾向がある場合がある。

図１は、本開示の１つ以上の実施形態により動作される少なくとも１つのメモリ装置を有する電子メモリシステムの機能ブロック図である。 図２Ａは、本開示の１つ以上の実施形態による論理ユニット制御のブロック図である。 図２Ｂは、本開示の１つ以上の実施形態によるメモリアーキテクチャのブロック図である。 図３は、先行技術のメモリ装置の動作の間の各種信号のタイミングチャートである。 図４は、本開示の１つ以上の実施形態によるメモリ装置の動作の間の各種信号のタイミングチャートである。 図５は、本開示の１つ以上の実施形態による、５つの周期に体系化されたアドレスデータ配列を含む表である。 図６は、本開示の１つ以上の実施形態によるソリッドステートドライブのブロック図である。 図７は、本開示の１つ以上の実施形態による少なくとも１つのメモリ装置を有するメモリモジュールの機能ブロック図である。

本開示は、論理ユニット動作のための方法および装置を含む。１つの装置の実施形態は、複数の論理装置を含み、各々の複数の論理装置は、一意のアドレスを有する。装置は、複数の論理ユニットに連結され、複数のコマンドのうちの１つおよび１つのアドレスを含む複数の論理ユニットの２つ以上を制御するために任意に構成された制御回路を含む。

本開示の以下の詳細な説明において、その一部分を形成する添付の図面が参照され、本開示の１つ以上の実施形態がどのように実施されるのかを実例として示される。これらの実施形態は、当業者がこの開示の実施形態を実施することを可能にするために十分に詳細に記載されている。また、他の実施形態が利用され、処理の変更、電気的な変更および／または構造の変更が、本開示の範囲から逸脱することなく、なされてもよいことは理解されるべきである。本明細書で用いられる場合、特に図面内の参照符号に関しての表記「Ｎ」「Ｐ」「Ｌ」および「Ｂ」は、そのように指定された複数の特徴を、本開示の１つ以上の実施形態に含むことができることを示している。

本明細書における図面は、第１の数字の桁（複数可）が図面の図番に対応し、残りの数字が図面内のエレメントまたはコンポーネントを識別する、番号付けのしきたりに追随する。異なる図面間の同様のエレメントまたはコンポーネントは、同様の数字を使用することにより識別されてもよい。例えば、図１のエレメント「１０」を「１１０」として参照してもよいし、図２の同様のエレメントを「２１０」として参照してもよい。理解されるように、本明細書の様々な実施形態で示されるエレメントを、本開示の複数の付加的な実施形態を提供するように、追加、交換および／または除去することができる。さらに、理解されるように、図面において提供されるエレメントの比率および相対スケールは、本発明の実施形態を示すために意図されており、限定する意味でとらえるべきではない。

図１は、本開示の１つ以上の実施形態により動作される、少なくとも１つのメモリ装置１２０を有する電子メモリシステム１００の機能ブロック図である。メモリシステム１００は、不揮発性のセルのメモリアレイ１３０を含む不揮発性メモリ装置１２０に連結されたプロセッサ１１０を含む。メモリシステム１００は、別個の集積回路を含むことができ、または、プロセッサ１１０およびメモリ装置１２０の双方を、同じ集積回路上に有することができる。プロセッサ１１０は、マイクロプロセッサ、または特定用途向けＩＣ（ＡＳＩＣ）などのいずれかの他の型の制御回路とすることができる。

メモリ装置１２０は、不揮発性メモリセル１３０のアレイを含み、不揮発性メモリセル１３０のアレイはＮＡＮＤアーキテクチャを備えたフローティングゲートフラッシュメモリセルとすることができる。「列」のメモリセルのドレイン領域が、ビットラインに連結されている一方で、「行」のメモリセルの制御ゲートは、ワード線と連結される。メモリセルのソース領域は、ソース線に連結される。当業者によって理解されるように、ビットラインとソース線に対するメモリセルの接続方式は、配列がＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、ＡＮＤアーキテクチャまたはいずれかの他の型のメモリアレイアーキテクチャであるか否かに依存する。

図１の実施形態は、Ｉ／Ｏ回路１６０を介してＩ／Ｏ接続１６２上で提供されるアドレス信号をラッチするためにアドレス回路１４０を含む。アドレス信号は、メモリアレイ１３０にアクセスするために、行デコーダ１４４および列デコーダ１４６までに受信されデコードされる。本明細書の開示の観点から、アドレス入力接続の数がメモリアレイ１３０の密度およびアーキテクチャに依存し、かつ、アドレスの数が増加したメモリセルの数および増加したメモリブロックと配列との数の両方によって増加することは、当業者によって十分に理解されるであろう。

メモリ装置１２０は、この実施形態において読み出し／ラッチ回路１５０とすることができる検知／バッファ回路を用いて、メモリアレイ列の電圧および／または電流の変化を検知することにより、メモリアレイ１３０内のデータを検知する。読み出し／ラッチ回路１５０は、メモリアレイ１３０からのデータのページ（例えば、行）を読み出し、ラッチすることができる。Ｉ／Ｏ回路１６０は、プロセッサ１１０とのＩ／Ｏ接続１６２上の双方向データ通信のために含まれる。書き込み回路１５５は、メモリアレイ１３０にデータを書き込むために含まれる。

制御回路１７０は、プロセッサ１１０からの制御接続１７２によって提供される信号をデコードする。これらの信号は、本明細書に記載されるように、データ検知動作、データ書き込み動作およびデータ消去動作を含む、メモリアレイ１３０上の動作を制御するために用いられるチップ信号、書き込み有効信号およびアドレスラッチ信号を含むことができる。１つ以上の実施形態において、制御回路１７０は、本開示の実施形態により動作を実行するプロセッサ１１０からの命令を実行する役割を担う。制御回路１７０は、ステートマシン、シーケンサまたはいずれかの他の型のコントローラにとすることができる。付加的な回路および制御信号を備えることができ、かつ図の表現を容易にするために図１のメモリ装置の詳細が縮小されていることは、当業者によって十分に理解されるであろう。

図２Ａは、本明細書の開示の１つ以上の実施形態による論理ユニット制御のブロック図を示している。本明細書で用いられる場合、論理ユニットは、複数の制御入力を共有するメモリセル（例えば、メモリセルのダイ）の１つのグループを含むことができる。制御入力は、図３および図４に関連して記載されるが、概して、アドレスラッチ有効（ＡＬＥ）接続、チップ有効（ＣＥ）接続、読み出し有効（ＲＥ）接続、レディー／ビジー（Ｒ／Ｂ）接続、書き込み禁止（ＷＰ）接続、およびピン、パッドなどの入出力（Ｉ／Ｏ）接続を含む。

図２Ａにおいて示された実施形態は、複数の論理ユニット２７０−Ａ、２７０−Ｂ、２７０−Ｃ、２７０−Ｄ、２７０−Ｅおよび２７０−Ｆに連結された、図１の制御回路２０２（例えば、制御回路１０２）を含む。図１に示された実施形態に関して、複数の論理ユニット２７０−Ａ、２７０−Ｂ、２７０−Ｃ、２７０−Ｄ、２７０−Ｅおよび２７０−Ｆは、１つ以上のメモリアレイ１３０に配置することができる。制御回路２０２は、制御入力２４１−１により論理ユニット２７０−Ａおよび２７０−Ｂに連結される。制御回路２０２は、制御入力２４１−２により論理ユニット２７０−Ｃ、２７０−Ｄ、２７０−Ｅおよび２７０−Ｆに連結される。論理ユニット２７０−Ｃおよび２７０−Ｄを論理ユニット２７０−Ｅおよび２７０−Ｆと同様に積層されたダイにすることができる一方で、論理ユニット２７０−Ａおよび２７０−Ｂは、個別のダイにすることができる。各ダイは、メモリセルの１つ以上のアレイを含むことができる。

本開示の１つ以上の実施形態において、制御回路２０２は、１つのコマンド（例えば、単一コマンド）に対し２つ以上の論理ユニットを制御するように構成することができる。例えば、制御回路２０２は、制御入力２４１−１を介して発行された１つのコマンドにより、論理ユニット２７０−Ａおよび２７０−Ｂを制御することができる。別の例として、制御回路２０２は、制御入力２４１−２を介して発行された１つのコマンドにより、論理ユニット２７０−Ｃ、２７０−Ｄ、２７０−Ｅおよび２７０−Ｆを制御することができる。１つ以上の実施形態において、制御回路２０２は、論理ユニット２７０Ｃ、２７０−Ｄ、２７０−Ｅおよび２７０−Ｆのいずれか１つ、２つ、３つまたは４つすべてを制御するように、制御入力２４１−２を介してコマンドを発行することができる。このようなコマンドおよび制御の詳細は、より詳細に本明細書に記載される。

図２Ｂは、本開示の１つ以上の実施形態によるメモリアーキテクチャのブロック図を示している。図２Ｂにおいて示されるメモリアーキテクチャは、「論理ユニット０」２７０−０、「論理ユニット１」２７０−１、…、「論理ユニットＬ」２７０−Ｌなどの複数の論理ユニットを含む。論理ユニット２７０−０、２７０−１、…、２７０−Ｌは、図２Ａにおいて示された論理ユニット２７０−Ａおよび２７０−Ｂ、２７０−Ｃ、２７０−Ｄ、２７０−Ｅ、および２７０−Ｆと類似している可能性がある。各論理ユニットは、「論理ユニット０」２７０−０内に図示された「ブロック０」２７１などの複数のブロックを含むことができる。各ブロックは、「論理ユニット０」２７０−０のブロック０内に図示された「ページ０」２７３など、メモリセルの複数のページを含むことができる。図２Ｂにおいては示されていないが、メモリ装置は、さらに複数のメモリセルの面、ダイおよび他のグループを含むことができる。一例として、１２８ＧＢのメモリ装置は、１ページ当たり４３１４バイトのデータ、１ブロック当たり１２８ページ、１面当たり２０４８ブロック、および１つの装置当たり１６の面を含むことができる。

メモリセルの各ページは、複数のメモリセル（例えば、不揮発性メモリセル）を含むことができる。本明細書で用いられる場合、メモリセルのページは、一度にプログラミング可能なデータの量を格納することができる、複数のメモリセルを意味する。一例として、一度にプログラミング可能なデータの量は、１ページのデータと呼ぶことができ、該１ページのデータを格納するメモリセルは、１ページのメモリセルと呼ぶことができる。１つ以上の実施形態において、１ページのメモリセルは、特有のアクセス線（例えば、ワード線）に連結されたメモリセルを含むことができる。１つ以上の実施形態において、特有のワード線に連結されたメモリセルは、１つ以上のページに（例えば、データの「偶数」ページおよび「奇数」ページに）分割することができる。１つ以上の実施形態において、メモリセルのページは、１つ以上のワード線に連結されたメモリセルを含むことができる。本明細書で用いられる場合、メモリセルのブロックは、一度に消去可能なデータの量を格納することができる、複数のメモリセルを意味する。例えば、一度に消去可能なデータの量を、１ブロックのデータと呼ぶことができ、該１ブロックのデータを格納するメモリセルを、メモリセルのブロックと呼ぶことができる。

図３は、メモリ装置の動作中の各種信号の先行技術のタイミングチャート３８０を示している。より具体的には、タイミングチャート３８０は、制御信号ＣＬＥ、ＣＥ＃、ＷＥ＃、ＡＬＥ、ＲＥ＃およびＲ／Ｂ＃を共有する２つの論理ユニットにデータを冗長に書き込むためのプログラム動作（例えば、書き込み動作）に関連する信号を図示している。信号は、コマンドラッチ有効（ＣＬＥ）信号、チップ有効（ＣＥ＃）信号、書き込み有効（ＷＥ＃）信号、アドレスラッチ有効（ＡＬＥ）信号、読み出し有効（ＲＥ＃）信号およびレディー／ビジー（Ｒ／Ｂ＃）信号を含むことができる。入力／出力回路（例えば、Ｉ／Ｏバス）を介して通信された情報は、Ｉ／Ｏｘにより図示される。当業者は理解するように、「＃」シンボルは、ＬＯＷ論理状態で有効化されている特有の信号を示している。

ＣＬＥ信号は、バスからのコマンドをコマンドレジスタにロードするために用いることができる。ＣＥ＃信号は、メモリの論理ユニット（例えば、ダイ）を有効または無効にすることができる。ＷＥ＃信号は、メモリアクセス装置（例えば、プロセッサ、メモリコントローラ、制御回路、ホストシステム、など）からメモリに、コマンド、アドレスおよびシリアルデータを転送することができる。例えば、ＷＥ＃信号は、メモリ装置に時間参照を提供するために用いることができる。制御信号（例えば、ＡＬＥおよびＣＬＥ）によって有効化されるタイミングチェーンは、通信転送のタイミングを制御するために用いることができる。メモリアクセス装置は、データトランザクションの要求が送信されたときにメモリ装置に示すために制御信号を用いることができる。ＡＬＥ信号は、アドレスをバスからアドレスレジスタにロードするために用いることができる。ＲＥ＃信号は、シリアルデータをメモリからホストシステムに転送することができる。

様々な制御信号は、コマンド、アドレスおよび他の情報の通信、およびメモリインタフェースを介してデータを調整する。図３に示された従来のアプローチによれば、プログラム動作は、データ入力コマンド３８１−１、その後に例えば、アドレス情報３８２−１（例えば、メモリ内の特有の論理ユニットまたは他の位置を識別する情報を包含している複数のアドレス周期３８２−１）が続き、その後データ３８３−１が続く、Ｉ／Ｏバスを介して送信されたシリアルデータ入力を含むことができる。図３の実例では、アドレス情報３８２−１は、第１の論理ユニットを識別する。アドレス周期３８２−１の間に通信されたアドレス情報を、アドレスレジスタの内でラッチし、さらに、順番に１つ以上のメモリセルの選択を駆動する列デコードおよび／または行デコードに導くことができる。キャッシュレジスタおよびデータレジスタを介して、データ３８３−１をメモリに書込む、またはメモリから読み出すことができる。制御ロジックは、入出力制御にさらに通信されてもよいステータスレジスタにステータス情報をロードすることができる。

（例えば、レジスタに）一旦データが入力されると、図３に示された従来のアプローチによれば、プログラムコマンド３８４−１を、アドレス３８２−１に含まれる位置に対する（例えば、レジスタからメモリの位置に対する）データのプログラミングを開始するために発行することができる。タイミングチャート３８０は、データがメモリ装置にプログラミングされる間の時間帯３８５−１の表示を含む。かかるプログラミング時間帯３８５−１を、ＬＯＷにプログラミングされたデータに対する論理ユニットに関連するレディー／ビジー信号Ｒ／Ｂ＃の間の時間帯に関連づけることができる。タイミングチャート３８０には図示されていないが、１つ以上のプログラム検証動作、読み出しステータス動作、または改善されたデータの信頼性を促進するための他の動作がプログラム動作の後につづいてもよい。

以上に記載されるように、タイミングチャート３８０は、２つの論理ユニットにデータを冗長にプログラミングすることに関連する信号を含む。したがって、データが時間帯３８５−１の間に第１の論理ユニットにプログラミングされた後、第２のシリアルデータ入力コマンド３８１−２を、第２の論理ユニットを識別するアドレス情報３８２−２および冗長なデータ３８３−２のコピーとともに発行することができる。プログラミングコマンド３８４−２は、プログラミング時間帯３８５−２の間に第２の論理ユニットに対して冗長なデータのコピーをプログラミングするために、データ３８３−２の後に続くことができる。タイミングチャート３８０に図示されるように、２つの論理ユニットに対してデータを冗長にプログラミングするためのいくつかの先行技術アプローチは、２つのデータ入力コマンドおよび（２つの論理ユニットのための）二組のアドレス情報を発行し、Ｉ／Ｏバスを介して２度データを２度クロックし、２つのプログラミングコマンドを発行し、別個の時間帯に２つの異なる論理ユニットに対してデータをプログラミングすることを含んでいる。

図４は、本開示の１つ以上の実施形態によるメモリ装置の動作の間の各種信号のタイミングチャート４８０を示している。より具体的には、図４は、制御信号ＣＬＥ、ＣＥ＃、ＷＥ＃、ＡＬＥ、ＲＥ＃およびＲ／Ｂ＃を共有する２つの論理ユニットにデータを冗長に書き込むための動作（例えば、書き込み）をプログラミングすることに関連する信号を示している。このような信号は、図３に関して記載されたものと類似してもよい。

本開示の１つ以上の実施形態によれば、１つ以上の論理ユニットは、複数のコマンドの１つ（例えば、単一のプログラミングコマンド）により制御することができる。したがって、図４に示された実施形態において、データ入力コマンド４８１は、アドレス情報４８２およびデータ４８３が後に続くＩ／Ｏバスを介して送信することができる。データ４８３には、第１の論理ユニットと第２の論理ユニットの両方のプログラミング時間帯４８５の間にデータ４８３をプログラミングすることができる１つのプログラミングコマンド４８４が後に続くことができ、データ４８３は、プログラミング時間帯４８５の間のＬＯＷであるＲ／Ｂ＃によって示される。同じデータ（または同じ量のデータ）がプログラミングされるとすると、２つ以上の論理ユニットに対してデータをプログラミングするためのプログラミング時間帯４８５は、１つの論理ユニットに対してデータをプログラミングするための図３に示されたプログラミング時間帯３８５−１と実質的に類似または等しくすることができる。

アドレス情報４８２は、メモリ（例えば、論理ユニット）内の位置を識別することができる。アドレス情報４８２に含まれる情報の一例は、図５に示される。アドレス情報は、Ｉ／Ｏバスを介して、複数の周期（例えば、８ビット、１６ビットの周期）のアドレスレジスタに転送することができる。しかしながら、実施形態は、アドレス情報４８２のデータ転送の特定の種類または量に限定されない。アドレス情報をサイクリングする実施形態については、各周期を、ＷＥ＃信号の立ち上がりエッジに関連づけることができる。タイミングチャート４８０は、メモリ内の位置を示すために複数のアドレス周期を用いることができることを図示するために、アドレス情報４８２の図の切れ目および他の信号の対応する部分を含む。アドレス情報４８２は、１つの論理ユニットだけに対応するが、１つ以上の論理ユニットは、アドレスに関連するコマンド４８４（例えば、単一のプログラミングコマンド）によって制御することができる。

１つ以上の実施形態において、制御回路が少なくともアドレス４８２の一部をマスクするように構成される時、１つ以上の論理ユニットを、アドレス情報４８２に関連する１つ以上のコマンドによって制御することができる。１つ以上の実施形態において、２つ以上の論理ユニットは、少なくともアドレス４８２の一部を考慮せずに制御することができる。アドレスの一部は、論理ユニットを識別するアドレスの一部とすることができる。図５に関連して以下で記載されるように、アドレス情報４８２は、メモリ内の位置（例えば、論理ユニット、ダイ、面、ブロック、ページ、またはメモリの他の部分）を識別する複数の部分を含むことができる。１つ以上の実施形態において、アドレス情報４８２に関連する１つ以上のコマンドによって制御される複数の論理ユニットを、同時に制御することができる。

１つ以上の実施形態において、メモリ装置が１つ以上のコマンドにより２つ以上の論理ユニットを制御する能力を、任意選択で有効にすることができる。オペレーティングパラメータを、例えば、装置の初期化の間に、メモリ装置の内で設定（例えば、プログラミング）することができる。例えば、「機能設定（Ｓｅｔ Ｆｅａｔｕｒｅｓ）」コマンドを、メモリ装置のデフォルトパワーオン挙動を変更するために用いることができる。機能設定コマンドは、このような情報のために保存されるメモリ内の位置にオペレーティングパラメータをプログラミングするために用いることができる。１つ以上の実施形態において、電源が落とされるまで、このようなオペレーティングパラメータを装置に格納することができる。オペレーティングパラメータの設定は、例えば、タイミングチャート４８０によって示されたように、プログラミングデータと同様にすることができる。すなわち、機能設定コマンドを、特定のオペレーティングパラメータが設定されるメモリ装置の一部を識別することができるアドレス情報が後に続くように、発行することができる。アドレス情報には、データ（例えば、オペレーティングパラメータのための特定の設定を表わす値）が後に続くことができる。このような情報を、Ｉ／Ｏを介してクロックし、適切なメモリ位置にプログラミングすることができる。一旦プログラミングされれば、オペレーティングパラメータを、動作特性を判定する装置によって読み出すことができる。

実施形態は、装置の初期化の間にオペレーティングパラメータをプログラミングすることに限定されず、同様のオペレーティングパラメータを装置の電力を落とさずに変更することができる（例えば、異なるオペレーティングパラメータを、装置の挙動を変更するようにプログラミングすることができる）。例えば、単一コマンドによって制御されるものとして２つ以上の論理ユニットをメモリ装置が動作することを可能にすることは有用かもしれず、その結果、使用されたスペースの閾値を満たすまで、データを冗長にプログラミングすることができ、その後、このような冗長なプログラミングを無効にすることができる。この機能のこのような用途は、本出願と同一譲受人に譲渡され、少なくとも１人の共通の発明者、Ｔｒｏｙ Ｍａｎｎｉｎｇを含み、「Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ Ｏｐｅｒａｔｉｏｎ」と題され、本出願と同日付で出願された米国特許出願第１２／２５９，３６３号（特許弁護士協議事項表番号第１００２．０３５０００１号）に、より詳細に記載されている。このような実施形態は、第１の値にオペレーティングパラメータを設定し、あるコマンドに対して２つ以上の論理ユニットを動作することを含むことができる。これに続いて、オペレーティングパラメータを、第２の値に設定することができ、１つの論理ユニットだけが各々のコマンドによって制御されるように装置を動作することができる。

１つ以上の実施形態において、１つ以上のコマンドが１つ以上の論理ユニットを制御することができるように特定のオペレーティングパラメータが設定される場合、あるコマンドは、１つの論理ユニットだけを制御し続けてもよい。例えば、プログラミングコマンド、消去コマンド、データ移動コマンド、キャッシュコマンドおよびマルチプレーンコマンドは、１つ以上の論理ユニットを制御することができる。しかしながら、読み出しコマンド、ステータスコマンド、機能取得コマンドおよび機能設定コマンドは、このようなコマンドに関連したそれらの関連アドレス情報当たり１つの論理ユニットだけを制御してもよい。このような実施形態は、他の目的の中でも、データが、冗長性のための２つ以上の論理ユニットにプログラミングされ、論理ユニットから移動され、または論理ユニットから消去されることを可能にするために有用となる可能性がある。このような実施形態は、さらにデータの１つのコピーが、同じデータの２つ以上のコピーを検知することに関連する動作のオーバーヘッドを低減するために検知動作の間に読み出されることを可能にするために有用となる可能性がある。

図５は、本開示の１つ以上の実施形態による、５つの周期に体系化されたアドレスデータ配列を含む表５９０を示している。図５に示すデータ配列は、５つの８ビット部分（例えば、５つのアドレス周期「第１周期、第２周期、…第５周期」）に配置されたアドレス周期（例えば、図４のアドレス情報４８２）の間に伝送された情報を含む。図５に示すデータ配列は、５つのアドレス周期を用いて、８ビットのバスを介して通信されてもよい。本開示の実施形態は、この構成に限定されず、よりさらに多くのまたはより少ないアドレス周期を含むように１ワード当たりのさらに多くのまたはより少ないビットを含む異なるワード長（例えば、１６ビット）を有するように配置されてもよい。

「周期（ＣＹＣＬＥ）」とラベル付けされた行は、各アドレス周期に対する８つのＩ／Ｏビットの各々のためのヘッダを含む。表記「ＣＡ」はカラムアドレスを示し、「ＰＡ」はプレーンアドレスを示し、「ＢＡ」はブロックアドレスを示す。表５９０に示されるデータ配列は、複数の未使用のビット（図５に示された設定ＬＯＷ）を含む。図５に示された例示的な実施形態において、アドレスエレメント「ＢＡ１９」５９１は、ダイの選択ビットとすることができ、１つの論理ユニットアドレスの最上位または最下位ビットを表わすことができる。アドレスがより多いまたはより少ない情報（例えば、より多数のまたはより少数のビット数）を有することができ、かつ情報が列、面およびブロック以外のメモリ位置にも対応することができるので、実施形態は図５に示された例には限定されない。

１つ以上の実施形態において、複数の論理ユニットによって共有される制御入力に連結される制御回路は、１つ以上のコマンドが２以上の複数の論理ユニットを制御するように、少なくとも１つ以上のコマンドに関連したアドレスの一部をマスクするように構成することができる。例えば、２つの論理ユニット（第１の論理ユニットおよび第２の論理ユニット）は、１ビット（例えば、ダイ選択ビット５９１、論理ユニットＩＤビット）のみだけ異なるアドレスを有することができる。このような事例において、ビット５９１は第１の論理ユニットまたは第２の論理ユニットのいずれかにアドレス指定されたコマンドが、第１の論理ユニットおよび第２の論理ユニットの両方を制御するようにマスクすることができる。

例えば、論理ユニットアドレスの一部として「００１１」を有している第１の論理ユニット、および論理ユニットアドレスの一部として「１０１１」を有している第２の論理ユニットについて検討する。第１のビットは、複数の異なるマスキング動作（例えば、論理演算）によってマスクできる可能性がある。例えば、アドレスの一部は、第１のビットがそのフィールド（例えば、ビット５９１）内の任意のエントリのために「０」を返すように、「０１１１」によるビット論理積（ＡＮＤ）を適用することにより論理的に動作することができる。この例で、ＡＮＤ演算の結果は、第１の論理ユニットアドレスの一部または第２の論理ユニットアドレスの一部のいずれかに対する「００１１」であろう。別の例は、ビット５９１が「１」になるような「１０００」によるビット論理和（ＯＲ）動作を含むことができる。このような動作は、第１の論理ユニットアドレスの一部および第２の論理ユニットアドレスの一部の両方に対して「１０１１」を与えるであろう。アドレスのマスクされた部分は、マスクされたアドレスによって制御されるべき複数の論理ユニットのうちの少なくとも１つを少なくとも部分的に識別することができる。この例では、先頭の「０」または「１」のいずれかがマスクされる。その「０」または「１」は、第１の論理ユニットまたは第２の論理ユニットを少なくとも部分的に識別することができる。すなわち、マスクされるビットは、第１の論理ユニットと第２の論理ユニットとのアドレス間の差分のみを表わすことができる。

制御回路は、付加的なゲート（例えば、１つ以上のＡＮＤゲート、ＯＲゲート、かかるマスキング動作を実行するための様々な論理ゲートの組み合わせ）を含むことができる。付加的なゲートは、コマンドデコーダ、アドレスレジスタ、コマンドレジスタまたは特定の実装に依存するメモリ装置内の他の記憶位置を含む制御回路に配置することができる。本開示を読んで理解した当業者により理解されるように、他のマスキング動作も可能である。さらに、例えば、２つ以上の論理ユニットに対応するように、値をそこから加算または減算することによって、アドレスを変更することができる。以上に記載したように、このようなマスキング動作を、任意選択で、例えば、特定の値に設定されているオペレーティングパラメータに基づいて、有効にすることができる。１つ以上の実施形態において、１つ以上のアドレスの１ビットだけがマスクされる。特定の論理ユニットを識別するためにどのくらいのビットが用いられるのかに関係なく、１ビットだけしかマスクしないことは、２つの論理ユニットにわたって制御をもたらすことができる。同時制御が３つ以上の論理ユニットにわたって要望される実施形態にとって、１ビットより多くをマスクすることができる。

１つ以上の実施形態において、複数の論理ユニットによって共有される制御入力に連結される制御回路は、１つ以上のコマンドが２つ以上の論理ユニットを制御するように、１つ以上のコマンドに関連づけられた少なくともアドレスの一部に関係なく２つ以上の論理ユニットに１つ以上のコマンドを送信するように構成することができる。例えば、２つの論理ユニット（第１の論理ユニットおよび第２の論理ユニット）は、１ビット（例えば、ダイ選択ビット５９１、論理ユニットＩＤビット）のみだけ異なるアドレスを有することができる可能性がある。このような事例において、制御回路は、アドレスの一部のステータス（例えば、ビット５９１が「０」であるか「１」であるか）に関係なく第１の論理ユニットおよび第２の論理ユニットの両方に対してコマンドを送信することができる。すなわち、制御回路は、少なくともアドレスの一部（例えば、ビット５９１）を「無視」することができる。

１つ以上の実施形態において、１つ以上のコマンドによって制御された複数の論理ユニットは、マスクされた（例えば、無視された）アドレスの一部とは別の、各論理ユニットを識別するアドレスの残りの部分を共有することができる。したがって、マスクされるアドレスの一部およびアドレスの残りの部分は、１つ以上のコマンドによって制御された論理ユニットの１つを識別することができる。すなわち、１つ以上のコマンドによって制御される論理ユニットは、各論理ユニットに対応するアドレスの実質的な部分を共有することができる。例えば、表５９０において、２５ビットが（例えば、ＬＯＷでなく）アドレスのために用いられる。２つの論理ユニットが、マスクするビット５９１により制御されるのであれば、２つの論理ユニットは、それらのアドレスに含まれる２５ビットのうちの２４ビットを共有する。実施形態は、論理ユニットに対応する１ビットのみのアドレスをマスクするメモリ装置の動作には限定されない。

図６は、本開示の１つ以上の実施形態によるソリッドステートドライブ６２０のブロック図を示している。図６の実施形態は、ソリッドステートドライブ６２０の１つの実施形態のコンポーネントおよびアーキテクチャを示している。図６に示された実施形態において、ソリッドステートドライブ６２０は、コントローラ６０１、インタフェース６０３、およびソリッドステートメモリアレイ６３０−１、…、６３０−Ｎを含む。１つ以上の実施形態において、ソリッドステートドライブ６２０は、ソリッドステートドライブ６２０を包囲するための筺体（このような筺体は一部の実施形態に含まれていないかもしれないが）を含むことができる。

インタフェース６０３は、ソリッドステートドライブ６２０と、コンピュータ装置などの別の装置との間で情報を通信するために用いることができる。例えば、図３に示されるように、ソリッドステートドライブ６２０がコンピュータ装置におけるデータストレージに用いられる場合、インタフェース６０３は、数ある中でもシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）とすることができる。

コントローラ６０１は、他の動作の中でも、ソリッドステートメモリアレイ６３０−１、…、６３０−Ｎ上でデータを検知し、プログラムし、かつ削除するために、ソリッドステートメモリアレイ６３０−１、…、６３０−Ｎと通信することができる。コントローラ６０１は、１つ以上の集積回路および／またはディスクリートコンポーネントである回路を有することができる。１つ以上の実施形態については、コントローラ６０１内の回路は、複数のメモリアレイを介してアクセスを制御するため、および／または、外部ホストとソリッドステートドライブ６２０との間のトランスレーションレイヤを提供するための制御回路を含んでもよい。したがって、メモリコントローラは、適切な時間帯に適切なＩ／Ｏ接続にて適切な信号を受信するために、メモリアレイのＩ／Ｏ接続（図６では図示せず）を選択的に結合できる可能性がある。同様に、ホストとソリッドステートドライブ６２０との間の通信プロトコルは、メモリアレイ（例えば、メモリアレイ６３０−１）のアクセスのために必要なものとは異なってもよい。その後、メモリコントローラ６０１は、メモリアレイへの所望のアクセスを達成するために、ホストから受信されたコマンドシーケンスを適切なコマンドシーケンスに変換することができる。このような変換は、コマンドシーケンスに加えて信号電圧レベルの変動をさらに含んでもよい。

コントローラ６０１の回路は、メモリアレイ（例えば、ＡＳＩＣによって実行されるような論理機能などのアレイ６３０−１）の制御に無関係な機能性をさらに含んでもよい。さらに、コントローラ６０１の回路は、パスワード保護、生体認証またはその他同種のものなどの、ソリッドステートドライブ６２０に対するアクセスを検知、またはプログラミングすることを制限するための回路を含んでもよい。コントローラ６０１の回路は、ソリッドステートドライブ６２０のステータスを示すための回路を含んでもよい。例えば、コントローラ６０１の回路は、電源がソリッドステートドライブ６２０に提供されているか否か、およびソリッドステートドライブ６２０が現在アクセスされているか否かを判定し、通電中の常時点灯およびアクセス中の点滅点灯などのステータスの表示をディスプレイするための機能性を含んでもよい。コントローラ６０１の回路は、ソリッドステートドライブ６２０内の電力要件を調節することを支援するデカップリングコンデンサなどの受動素子をさらに含んでもよい。

本開示の実施形態は、複数のソリッドステートメモリアレイ６３０−１、…、６３０−Ｎを含むことができる。ソリッドステートメモリアレイ６３０−１、…、６３０−Ｎは、揮発性メモリアレイおよび／または不揮発性メモリアレイ（例えば、数ある中でも、フラッシュまたはＤＲＡＭアレイ）の様々な種類であってもよい。メモリアレイ６３０−１、…、６３０−Ｎは、複数の個別のまたは積層されたダイなどの論理ユニット内でグループ化することができる、複数のメモリセルを含むことができる。

１つ以上の実施形態において、ソリッドステートドライブは、メモリアレイ６３０−１、…、６３０−Ｎ上のウェア率を制御するためにウェアレべリングを実行することができる。当業者が理解するように、複数回のプログラム周期および／または削除周期の後に、ソリッドステートメモリアレイが障害に陥る場合があるので、ウェアレべリングは、ソリッドステートメモリアレイの寿命を上昇させることができる。

様々な実施形態において、ウェアレべリングは、ブロックを再生するために移動された有効ブロックの量を最小化するために、動的なウェアレべリングを含むことができる。動的なウェアレべリングは、複数の無効ページ（すなわち、異なるページに書き直され、かつ／または、無効ページでもはや必要としないデータを有するページ）を有するブロックがブロックの消去により再生されるガーベジコレクションと呼ばれる技術を含むことができる。静的なウェアレべリングは、ブロックの寿命を伸ばすために、高消去回数を有するブロックに対して静的データを書き込むことを含む。

複数の実施形態において、複数のブロックを、メモリアレイにデータを書き込むことに関連する書き込みアンプリフィケーションの量を削減するために、予備ブロックとして指定することができる。予備ブロックは、データを書き込むことができない場合にブロックとして指定することができるメモリアレイ内のブロックとすることができる。書き込みアンプリフィケーションは、ソリッドステートメモリアレイに対してデータを書き込む場合に生じる処理である。メモリアレイ内に無作為にデータを書き込む場合、メモリアレイは、アレイ内の空きスペースに対してスキャンする。メモリアレイ内の空きスペースは、個々のセル、ページ、および／またはプログラミングされないメモリセルのブロックであってもよい。データを書き込むのに十分な空きスペースがある場合、データはメモリアレイ内の空きスペースに対して書き込まれる。１つの位置に十分な空きスペースがない場合、メモリアレイ内のデータは、メモリアレイ内に書き込まれるべき新たなデータのための空きスペースを残すために、メモリアレイ内に既に存在しているデータを、新たな位置へ消去し、移動し、かつ書き換えることによって、再配置される。新たなデータを書き込むためになされるべきメモリアレイへの書き込みの量は、メモリアレイ内の空きスペースの量およびメモリアレイ上に書き込まれるべき新たなデータのサイズに基づいて増幅されるため、メモリアレイ内の古いデータの再配置は、書き込みアンプリフィケーションと呼ばれる。書き込みアンプリフィケーションは、空きスペース（すなわち、静的データが書き込まれないところ）として指定されるメモリアレイ上のスペース量の増加により低減できる。それにより、より少ないデータが再配置されることになるので、書き込まれるべきデータの量に対して、より少ない増幅で済む。

様々な実施形態において、ホストおよび／またはユーザトラヒック、および／またはソリッドステートドライブによって実行されたプログラム／消去周期を、ソリッドステートドライブの性能を改善するために、ソリッドステートドライブ内のウェアレべリングに加えてモニタリングすることができる。ホストおよび／またはユーザトラヒックの要求は、ソリッドステートドライブ上のデータを読み出すおよび／または書き込む／消去するために、コントローラを通じてプロセッサによって構成することができる。プログラムおよび／または消去周期は、ソリッドステートメモリアレイは有限の回数だけ消去し書き込むことができるため、ソリッドステートメモリアレイ内のブロックおよび／またはページのウェア率および寿命の予測を判断するためにモニタリングすることができる。ホストおよび／またはユーザトラヒックの動向は、所望の運用年数（例えば、時間数、日数、週数、年数などの期間）ドライブが機能することを可能にするために、モニタリングし変更することができる。ソリッドステートドライブは、ドライブの所望の運用年数の保証などの、ソリッドステートドライブによって実行されるプログラムおよび／または消去周期の数をモニタリングし限定することができる。ソリッドステートドライブは、ドライブのスペースブロックの数および所望の運用年数を考慮して、ドライブのための許容できるプログラムおよび／または消去周期の率を計算する方法を判定するために、特定の期間にわたって実行された複数のプログラムおよび／または消去周期をさらにモニタリングすることができる。

さらに、一部の実施形態では、ソリッドステートドライブのソリッドステートメモリアレイ内の予備ブロックの数は、単位時間当りの書き込みＩＯＰの所望数の所望の運用年数にわたる操作性を保証するようにコントロールすることができる。ソリッドステートドライブ上でプログラミングされているデータの種類に対して、予備ブロックのパーセンテージを最適化することができる。より少ないプログラムおよび／または消去周期を有するデータの静的性質によりドライブ内のブロックを再利用する必要がより少ないので、静的データ（すなわち、消去および／または書き換えなしで長時間ドライブ上に格納されるデータ）を有するソリッドステートドライブは、低いパーセンテージの予備ブロックを有することができる。動的データ（すなわち、より頻繁にプログラミングされるおよび／または消去されるデータ）を有するソリッドステートドライブにおいて、より高いパーセンテージの予備ブロックを、メモリアレイ内でプログラムおよび／または消去周期を実行するためにブロックを再利用する必要があることに関連して書き込みアンプリフィケーションを低減するために用いることができる。

図７は、本開示の１つ以上の実施形態により動作される少なくとも１つのメモリ装置を有するメモリモジュール７９３の機能ブロック図である。メモリモジュール７９３を参照して論じたその概念は、他の種類のリムーバブルまたはポータブルのメモリ（例えば、ＵＳＢフラッシュドライブおよび／またはソリッドステートドライブ）に対して適用可能であり、本明細書で用いられる場合「メモリモジュール」の範囲内であるように意図されるが、メモリモジュール７９３は、メモリーカードとして図示されている。さらに、フォームファクタの一例が図７に表現されているが、これらの概念は、他のフォームファクタに対しても同様に適用可能である。

１つ以上の実施形態において、かかる筺体はすべての装置または装置アプリケーションにとって必要不可欠ではないが、メモリモジュール７９３は、１つ以上のメモリ装置７２０を包むためにこのような筺体７９４（表現されたような）を含む。少なくとも１つのメモリ装置７２０は、不揮発性の多重レベルメモリセルのアレイを含む。存在する場合には、筺体７９４は、ホスト装置との通信のための１つ以上の接点７９６を含む。ホスト装置の例は、デジタルカメラ、デジタル録音および再生装置、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブ、およびその他同種のものを含む。１つ以上の実施形態については、接点７９６は、標準化されたインタフェースの形態をとる。例えば、ＵＳＢフラッシュドライブでは、接点７９６は、ＵＳＢ−Ａ型オスコネクタの形態をとってもよい。１つ以上の実施形態では、接点７９６は、ＳｕｎＤｉｓｋ ＣｏｒｐｏｒａｔｉｏｎによってライセンスされたＣｏｍｐａｃｔＦｌａｓｈ（商標）メモリカード、Ｓｏｎｙ ＣｏｒｐｏｒａｔｉｏｎによってライセンスされたＭｅｍｏｒｙ Ｓｔｉｃｋ（登録商標）メモリカード、Ｔｏｓｈｉｂａ ＣｏｒｐｏｒａｔｉｏｎによってライセンスされたＳＤ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標）メモリカード、およびその他同種のものに見られる場合があるような、セミプロプライエタリ（ｓｅｍｉ−ｐｒｏｐｒｉｅｔａｒｙ）インタフェースの形態をとる。しかしながら、一般に、接点７９６は、メモリモジュール７９３と接点７９６のための互換性をもつレセプタを有するホストとの間の制御、アドレス、および／またはデータ信号を渡すためのインタフェースを備える。

メモリモジュール７９３は、任意選択で付加的な回路７９７（それは１つ以上の集積回路および／またはディスクリートコンポーネントであってもよい）を含んでもよい。１つ以上の実施形態では、付加的な回路７９７は、複数のメモリ装置７２０にわたるアクセスを制御するための、および／または外部ホストとメモリ装置７２０との間のトランスレーションレイヤを提供するためのメモリコントローラなどの制御回路を含んでもよい。例えば、接点７９６の数と１つ以上のメモリ装置７２０への接続の数との間に、一対一対応がなくてもよい。したがって、メモリコントローラは、適切な時刻に適切なＩ／Ｏ接続で適切な信号を受信するために、または適切な時刻に適切な接点７９６において適切な信号を提供するために、メモリ装置７２０のＩ／Ｏ接続（図７には図示せず）を選択的に結合することができる。同様に、ホストとメモリモジュール７９３との間の通信プロトコルは、メモリ装置７２０のアクセスのために用いられるプロトコルとは異なってもよい。次いで、メモリコントローラは、メモリ装置７２０に対する所望のアクセスを実現するために、ホストから受信されたコマンドシーケンスを適切なコマンドシーケンスに変換できる可能性がある。このような変換は、コマンドシーケンスに加えて信号電圧レベルの変動をさらに含んでもよい。

付加的な回路７９７は、ＡＳＩＣによって実行されるものと同様の論理機能など、メモリ装置７２０の制御とは無関係な機能をさらに含んでもよい。さらに、付加的な回路７９７は、パスワード保護、生体認証またはその他同種のものなど、メモリモジュール７９３に対する読み出しアクセスまたは書き込みアクセスを制限する回路を含んでもよい。付加的な回路７９７は、メモリモジュール７９３のステータスを示すための回路を含んでもよい。例えば、付加的な回路７９７は、電源がメモリモジュール７９３に提供されているか否か、およびメモリモジュール７９３が現在アクセスされているか否かを判定し、通電中の常時点灯およびアクセス中の点滅点灯などのステータスの表示をディスプレイするための機能性を含んでもよい。付加的な回路７９７は、さらにメモリモジュール７９３内の電力要件を調節することを支援するデカップリングコンデンサなどの受動素子を含んでもよい。

［結論］
本開示は、論理ユニット動作のための方法および装置を含む。１つの装置の実施形態は、複数の論理装置を含み、複数の論理装置の各々は、一意のアドレスを有する。装置は、複数の論理装置に連結され、複数のコマンドおよび１つのアドレスのうちの１つで複数の論理装置の２つ以上を制御するために任意選択で構成された制御回路を含む。

特定の実施形態が本明細書に示され記載されているが、当業者は、示された具体的な実施形態のために同じ結果を実現するように意図された変形を代用することができることを十分に理解するであろう。この開示は、本開示の１つ以上の実施形態の適応物または変形物を包含するように意図される。以上の記述が限定ではなく、例示という方法でなされていることは、理解されるべきである。上述の実施形態の組み合わせ、および本明細書に具体的に記載されていない他の実施形態は、上述の記述を検討するに際して当業者にとって明らかになるであろう。本開示の１つ以上の実施形態の範囲は、上述の構成および方法が用いられる他の応用を含む。したがって、本開示の１つ以上の実施形態の範囲は、権利を与えられたこのような特許請求の範囲の等価物の全領域と共に、添付された特許請求の範囲を参照して判定されるべきである。

前述の発明を実施するための形態において、いくつかの機能は、開示を合理化する目的で、単一の実施形態にグループ化されている。本開示の開示された実施形態が各請求項で明示的に詳述されるよりもより多くの機能を用いなければならない、という趣旨を反映するように開示のこの方法を解釈することはできない。むしろ、以下の特許請求の範囲を反映するように、発明の主題は、単一の開示された実施形態のすべての機能に満たない。したがって、以下の特許請求の範囲は、別個の実施形態としてその独自の立場に基づく各請求項により発明を実施するための形態に組み込まれる。

Claims (36)

1. 複数の論理ユニットであって、前記複数の論理ユニットの各々は一意のアドレスを有する前記複数の論理ユニットと、
   前記複数の論理ユニットに連結され、複数のコマンドおよび１つのアドレスのうちの１つにより前記複数の論理ユニットの２つ以上を制御するために任意選択で構成された制御回路と
   を備えるメモリ装置。
2. 前記複数のコマンドは、プログラミングコマンドと消去コマンドとを含む、請求項１に記載の装置。
3. 前記複数のコマンドは、移動コマンドと、キャッシュコマンドと、マルチプレーンコマンドとを含む、請求項２に記載の装置。
4. 前記複数のコマンドは、読み出しコマンドを含まない、請求項１に記載の装置。
5. 前記複数のコマンドは、ステータスコマンド、機能取得コマンドまたは機能設定コマンドを含まない、請求項４に記載の装置。
6. 前記複数の論理ユニットの２つ以上の各々は、
   メモリセルの１つ以上のダイと、
   メモリセルの２つ以上の積層されたダイと
   を含む論理ユニットの群から選択される、請求項１に記載の装置。
7. 前記装置は、前記複数の論理ユニットと前記制御回路とに連結された入出力（Ｉ／Ｏ）回路を含み、
   前記制御回路は、前記複数の論理ユニットの２つ以上に対して、前記Ｉ／Ｏ回路を介して前記複数のコマンドの１つに関連したデータを１回だけ転送するように構成される、請求項１ないし請求項６のいずれか１項に記載の装置。
8. 複数の論理ユニットであって、前記複数の論理ユニットのうちの少なくとも２つは、１つ以上の制御入力を共有する前記複数の論理ユニットと、
   前記１つ以上の制御入力に連結され、少なくとも１つ以上のコマンドは前記複数の論理ユニットの２つ以上を制御するように、１つ以上のコマンドに関連したアドレスの少なくとも一部をマスクするように任意選択で構成された制御回路と
   を備える、メモリ装置。
9. 前記アドレスの前記一部は、１つ以上のダイ選択ビットを含む、請求項８に記載の装置。
10. 前記アドレスの前記一部は、１ビットのみを含む、請求項８に記載の装置。
11. 前記アドレスの前記一部は、前記複数の論理ユニットの前記２つ以上のうちの少なくとも１つを、少なくとも部分的に識別する、請求項８に記載の装置。
12. 前記制御回路は、前記アドレスの前記一部をマスクするように構成された１つ以上の論理ゲートを含む、請求項８に記載の装置。
13. 前記制御回路は、入出力（Ｉ／Ｏ）回路を介して１つ以上のコマンドを転送し、かつその後、前記Ｉ／Ｏ回路を介して前記マスクされたアドレスを転送するように構成される、請求項８に記載の装置。
14. 前記制御回路は、前記装置内のプログラミングされたオペレーティングパラメータに基づいて前記アドレスの少なくとも前記一部をマスクするために任意選択で構成される、請求項８ないし請求項１３のいずれか１項に記載の装置。
15. 複数の論理ユニットであって、少なくとも前記複数の論理ユニットの２つは、１つ以上の制御入力を共有する前記複数の論理ユニットと、
    前記１つ以上の制御入力に連結され、１つ以上のコマンドに関連したアドレスの少なくとも一部を考慮せずに、前記複数の論理ユニットの２つ以上に１つ以上のコマンドを送信するように任意選択で構成された制御回路と
    を備える、メモリ装置。
16. 前記複数の論理ユニットの前記２つ以上は、前記アドレスの残りの部分を共有する、請求項１５に記載の装置。
17. 前記一部と前記残りとは、前記複数の論理ユニットの前記２つ以上のうちの１つをともに識別する、請求項１６に記載の装置。
18. 前記アドレスは、前記複数の論理ユニットの前記２つ以上のうちの１つを識別し、
    前記制御回路は、前記２つ以上の論理ユニットに前記１つ以上のコマンドを送信するように構成される、請求項１５に記載の装置。
19. 各論理ユニットは、１つ以上の半導体ダイを含み、各半導体ダイは、不揮発性メモリセルの１つ以上のアレイを含む、請求項１５に記載の装置。
20. 前記１つ以上の制御入力は、アドレスラッチ有効（ＡＬＥ）接続と、チップ有効（ＣＥ）接続と、読み出し有効（ＲＥ）接続と、レディー／ビジー（Ｒ／Ｂ）接続と、書き込み禁止（ＷＰ）接続と、入出力（Ｉ／Ｏ）接続とを含む、請求項１５の装置。
21. 前記１つ以上のコマンドは、前記複数の論理ユニットの前記２つ以上を同時に制御する、請求項１５ないし請求項２０のいずれか１項に記載の装置。
22. １つの論理ユニットに対応するコマンドとアドレスとを受信することと、
    オペレーティングパラメータが特定の値に設定された場合に、前記コマンドにしたがって１つ以上の前記論理ユニットを制御することと
    を含む、メモリ装置を動作するための方法。
23. 前記メモリ装置の初期化の間にオペレーティングパラメータを前記特定の値に設定することを含む、請求項２２に記載の方法。
24. 前記コマンドを受信することは、プログラミングコマンドを受信することを含み、
    前記方法は、入出力回路を介して、前記２つ以上の論理ユニットに対して、プログラミングのために前記プログラミングコマンドに関連したデータを１回だけ転送することを含む、請求項２２ないし請求項２３のいずれか１項に記載の方法。
25. 前記コマンドを受信することは、
    コマンドをプログラムすることと、
    コマンドを消去することと
    を含むコマンドのグループから選択された少なくとも１つのコマンドを受信することを含む、請求項２２ないし請求項２３のいずれか１項に記載の方法。
26. 前記コマンドを受信することは、読み出しコマンドを受信することを含まない、請求項２５に記載の方法。
27. １つ以上の論理ユニットを制御することは、２つ以上の論理ユニットを制御することを含み、前記論理ユニットの各々は、前記１つの論理ユニットに対応する前記アドレスの実質的な一部を共有するアドレスを有する、請求項２２に記載の方法。
28. 前記コマンドと前記アドレスとを受信することは、前記メモリ装置の制御回路によってホストから前記コマンドと前記アドレスとを受信することを含む、請求項２２ないし請求項２３のいずれか１項に記載の方法。
29. オペレーティングパラメータが特定の値に設定される場合に、アドレスの少なくとも一部をマスクすることであって、前記アドレスは、コマンドに関連し１つの論理ユニットに対応する、マスクすることと、
    前記コマンドにしたがって２つ以上の論理ユニットを制御することであって、前記２つ以上の論理ユニットは、前記マスクされたアドレスに対応する、制御することと
    を含む、メモリ装置を動作するための方法。
30. 前記アドレスの前記少なくとも一部をマスクすることは、前記アドレス上で論理演算を実行することを含む、請求項２９に記載の方法。
31. 前記論理演算を実行することは、
    ビット論理積演算と、
    ビット論理和演算と、
    を含む論理演算の群から選択されたうちの少なくとも１つを実行することを含む、請求項３０に記載の方法。
32. 前記アドレスの前記少なくとも一部をマスクすることは、少なくとも前記アドレスの前記一部を、前記２つ以上の論理ユニットに対応するように、変更することを含む、請求項２９に記載の方法。
33. 前記２つ以上の論理ユニットを制御することは、前記１つの論理ユニットと少なくとも１つの他の論理ユニットとを同時に制御することを含む、請求項２９ないし請求項３２のいずれか１項に記載の方法。
34. 第１の値にオペレーティングパラメータを設定することと、
    第１の論理ユニットに対応する第１のコマンドと第１のアドレスとを受信することと、
    前記第１のコマンドにしたがって、前記第１の論理ユニットと少なくとも１つの他の論理ユニットとを制御することと、
    前記第１の値に前記オペレーティングパラメータを設定することに続いて、第２の値に前記オペレーティングパラメータを設定することと、
    前記第１の論理ユニットに対応する第２のコマンドと前記第１のアドレスとを受信することと、
    前記第２のコマンドにしたがって、前記第１の論理ユニットのみを制御することと
    を含む、メモリ装置を動作するための方法。
35. 前記オペレーティングパラメータを設定することは、１つ以上のオペレーティングパラメータを格納するために保存された前記メモリ装置の一部に対するデータをプログラミングすることを含む、請求項３４に記載の方法。
36. 前記オペレーティングパラメータを設定することは、前記メモリ装置の初期化の間に前記メモリ装置の入出力回路を介して、コマンドと、アドレス周期と、複数のデータ周期とを転送することを含む、請求項３４に記載の方法。