JPH06175929A - 二重化主記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 二重化記憶装置において、システムバスの指
定形式に依存せず、中央処理装置によるモジュールアド
レス管理を容易にして中央処理装置の負担を軽減する。 【構成】 複数個の主記憶モジュール５によって二重化
構成を形成する主記憶装置２において、主記憶モジュー
ル５は二重化構成モードを設定するオン／オフ区別レジ
スタ６と起動系と待機系を設定する起動系／待機系レジ
スタ７からなる制御レジスタ８を有しており、制御レジ
スタ８の内容をシステムバス１上のアドレス信号及び命
令信号によって書き替えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
主記憶装置に関し、特に複数のモジュールによって構成
される二重化主記憶装置に関するものである。

【０００２】

【従来の技術】従来、主記憶装置の二重化構成として、
主記憶装置を構成する各主記憶モジュールに付与される
モジュールアドレスと、中央処理装置によりシステムバ
ス上で指定されるアドレスの２種類の信号を用い、共通
するモジュールアドレスにより複数の主記憶モジュール
に同時に同じ内容を書き込み、主記憶装置の二重化を達
成する装置がある。

【０００３】この種の装置としては例えば特開平６３−
１４９７４８号公報に示されるようなものがある。図１
２は従来の二重化記憶装置の構成図であり、図１３は従
来の二重化記憶装置に使用するアドレス指定形式図であ
る。図１２及び図１３において、２１はシステムバス、
２２は主記憶装置、２３は中央処理装置、２４は周辺機
器制御装置、２５−１〜２５−Ｎは主記憶モジュール、
３１は待機優先順位指定ビット、３２はモジュールアド
レスビット、３３はチップアドレスビットである。

【０００４】図１２に示す従来の二重化記憶装置におい
ては、主記憶装置２２は第１の主記憶モジュール２５−
１〜第Ｎの主記憶モジュール２５−Ｎから構成されてい
る。そして、この主記憶装置２２は中央処理装置２３や
周辺機器制御装置２４等の他のプロセッサとともにシス
テムバス２１に接続されている。また、図１３における
アドレス指定形式は、システムバス２１上のアドレスビ
ット及び主記憶モジュール２５−１〜２５−Ｎ（以下、
主記憶モジュール全般を示す場合には主記憶モジュール
２５と表す）上のアドレスビットを示すビット配列を示
しており、待機優先順位指定ビット３１、モジュールア
ドレスビット３２及びチップアドレスビット３３から構
成されている。このアドレス指定形式は、システムバス
２１上に接続される主記憶モジュール２５を特定するた
め、モジュールアドレスと呼ばれるアドレス信号とは別
の信号を具備している。

【０００５】ここで、モジュールアドレスビット３２は
主記憶モジュール２５−１〜２５−Ｎの指定を行うもの
であり、またチップアドレスビット３３はモジュールア
ドレスビット３２によって指定された主記憶モジュール
２５内のチップ上のアドレスを指定するものである。ま
た、待機優先順位指定ビット３１は二重化記憶装置用の
ビットである。

【０００６】主記憶モジュール２５−１〜２５−Ｎは、
この待機優先順位指定ビット３１を個々の主記憶モジュ
ール２５内において指定することによって、その主記憶
モジュール２５を二重化記憶装置として使用するか、あ
るいは固有記憶装置として使用するかをあらかじめ設定
することができる。例えば、第１の主記憶モジュール２
５−１と第２の主記憶モジュール２５−２とによって二
重化記憶装置を構成する場合には、第１の主記憶モジュ
ール２５−１の待機優先順位指定ビット３１のビット値
と第２の主記憶モジュール２５−２の待機優先順位指定
ビット３１のビット値とを異ならせることによって二重
化記憶装置の設定が行われる。

【０００７】したがって、第１の主記憶モジュール２５
−１と第２の主記憶モジュール２５−２とは待機優先順
位指定ビット３１が異なり、モジュールアドレスビット
３２とチップアドレスビット３３は同一である。前記の
ようにビット指定において、第１の主記憶モジュール２
５−１と第２の主記憶モジュール２５−２の識別は待機
優先順位指定ビット３１によって行い、その他の主記憶
モジュール２５−３〜２５−Ｎの識別はモジュールアド
レスビット３２によって行うことができる。

【０００８】次に、図１２において第１の主記憶モジュ
ール２５−１と第２の主記憶モジュール２５−２の待機
優先順位指定ビット３１を二重化記憶装置とするための
ビット値とし、その他の主記憶モジュール２５−３〜２
５−Ｎの待機優先順位指定ビット３１を固有記憶装置と
するためのビット値とする場合において、従来の二重化
記憶装置の動作を説明する。

【０００９】この場合において、システムバス２１から
アドレスが主記憶装置２２に入力されると、第１の主記
憶モジュール２５−１は読出しあるいは書込み動作を実
行し、必要に応じてシステムバス２１上に応答信号も転
送する。さらに、読出し時には読出しデータ及びエラー
信号をシステムバス２１上に転送する。これに対して、
二重化記憶装置を構成する他方の第２の主記憶モジュー
ル２５−２は、モジュールアドレスが同じであるため読
出しあるいは書込み動作については実行するが、待機優
先順位指定ビット３１が異なるので、応答信号を含めシ
ステムバス２１上へは一切信号を転送しない。

【００１０】これによって、この第２の主記憶モジュー
ル２５−２は二重化記憶装置の待機記憶装置の役割を果
たすことになる。一方、残りの主記憶モジュール２５−
３〜２５−Ｎは、モジュールアドレスビットが異なるた
め、中央処理装置２３から前記アドレスが転送された場
合においても全く無視して何の動作もしない。

【００１１】この状態において、二重化記憶装置を構成
している一方の第１の主記憶モジュール２５−１が障害
をおこした場合には、中央処理装置２３はこの障害を検
知し、次のアクセスにおいて待機優先順位指定ビット３
１の異なるアドレスビットを転送する。このアドレスビ
ットによって、いままで待機記憶装置であった第２の主
記憶モジュール２５−２が障害を起こしている第１の主
記憶モジュール２５−１に代わってバックアップを行
う。

【００１２】この動作によって、動作を中段することな
く処理を行うことができる。したがって、従来の二重化
記憶装置においては、主記憶装置２２の各主記憶モジュ
ール２５に対して、システムバス２１上のアドレス指定
形式のモジュールアドレスビットが相異なる時には全て
の主記憶モジュール２５の書込み、あるいは読出し及び
システムバス２１への所定情報の転送が行なわれる。ま
た、Ｎ個の主記憶モジュール２５に同一の共通のモジュ
ールアドレスが与えられた時にはこのモジュールアドレ
スとは異なるアドレスで区別されたＮ−１個のモジュー
ルの書込み及び読出し動作時に、システムバス２１上に
一切の情報を転送しないように構成する。

【００１３】

【発明が解決しようとする課題】しかしながら、前記従
来の二重化記憶装置においては、以下のような問題点を
有している。 （１）従来の二重化記憶装置の二重化の設定において、
システムバスのアドレス指定形式に依存する度合いが大
きく、システムバスの制約に拠らない汎用的な装置を提
供することができないという問題点を有している。

【００１４】つまり、二重化を行おうとする記憶装置の
システムバスの形式に応じてアドレス指定形式を変更す
る必要があり、汎用的なアドレス指定形式を用いること
ができず汎用的な二重化記憶装置を構成することが困難
である。 （２）また、主記憶モジュールの構成の変更に対する対
応に柔軟性がなく、中央処理装置によるモジュールアド
レス管理が難しいという問題点を有している。

【００１５】つまり、主記憶モジュールは待機優先順位
指定ビット及びモジュールアドレスビットによって二重
化を行っているため、処理を行うためには中央処理装置
は各主記憶モジュールのモジュールアドレスを全て記憶
していなければならない。したがって、システムの運用
中に活線挿抜等により主記憶モジュールの構成の変更に
伴ってそのモジュールアドレスを再設定する場合には、
主記憶モジュールや中央処理装置における待機優先順位
指定ビットやモジュールアドレスビットの変更を行わな
ければならず、従来の二重化記憶装置の再設定は困難で
ある。

【００１６】本発明は、前記した従来の二重化記憶装置
の問題点を解決して、システムバスの指定形式に依存せ
ず、中央処理装置によるモジュールアドレス管理を容易
にして中央処理装置の負担を軽減した二重化記憶装置を
提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は前記目的を達成
するため、複数個の主記憶モジュールによって二重化構
成を形成する二重化主記憶装置において、主記憶モジュ
ールは主記憶モジュールの二重化構成モードを設定する
第１のレジスタと、主記憶モジュールの起動系と待機系
を設定する第２のレジスタからなる制御レジスタを有し
ており、制御レジスタの内容をアドレス信号及び命令信
号によって書き替えることができるものである。

【００１８】また、主記憶モジュールは、二重化構成モ
ードの設定時には起動系と待機系に分けることができ、
その待機系の主記憶モジュールは、起動系の書込み命令
に対して起動系の主記憶モジュールと同一内容を書き込
むものである。また、主記憶モジュールは、二重化構成
モードの非設定時にはそれぞれ独立した主記憶モジュー
ルとして取り扱われるものである。

【００１９】

【作用】本発明は、主記憶モジュールに設けた主記憶モ
ジュールの二重化構成モードを設定する第１のレジスタ
と、主記憶モジュールの起動系と待機系を設定する第２
のレジスタからなる制御レジスタを有しており、この制
御レジスタの内容をアドレス信号及び命令信号によって
書き替えることによって、主記憶モジュールの二重化構
成と一重化構成の切替えや、二重化構成時における起動
系主記憶モジュールと待機系主記憶モジュールの入替え
を、付加回路を使用することなくシステムバス上のアド
レス信号や命令信号によって行うことができる。

【００２０】したがって、システムバスの形式に依存せ
ずに制御レジスタのみで主記憶装置二重化構成を達成す
ることができ、また中央処理装置の負荷を低減すること
ができる。

【００２１】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の二重化記憶装置
の構成図である。図１において、１はシステムバス、２
は主記憶装置、３は中央処理装置、４は周辺機器制御装
置、５−１〜５−Ｎは主記憶モジュール、６はオン／オ
フ区別レジスタ、７は起動系／待機系区別レジスタ、８
は制御レジスタである。

【００２２】図１に示す本発明の二重化記憶装置におい
ては、システムバス１に対して主記憶装置２、中央処理
装置３、周辺機器制御装置４及び主記憶モジュール５−
１〜５−Ｎを接続することによって構成される。前記構
成要素の内、主記憶装置２は第１の主記憶モジュール５
−１〜第Ｎの主記憶モジュール５−Ｎから構成されてい
る。以下では、二重化記憶装置を構成する第１の主記憶
モジュール５−１と第２の主記憶モジュール５−２を例
として説明する。

【００２３】第１の主記憶モジュール５−１及び第２の
主記憶モジュール５−２はそれぞれ制御レジスタ８を有
しており、この制御レジスタ８は、オン／オフ区別レジ
スタ６と起動系／待機系区別レジスタ７の二つのレジス
タから構成されている。オン／オフ区別レジスタ６は、
主記憶モジュール５（以下、主記憶モジュール全般を示
す場合には主記憶モジュール５と表す）を二重化構成と
するか一重化構成とするかの決定を行うものであり、ま
た、起動系／待機系区別レジスタ７は主記憶モジュール
５を起動系とするか待機系とするかの決定を行うもので
ある。

【００２４】中央処理装置３よりシステムバス１を通し
て各主記憶モジュール５に命令信号及びアドレス信号が
伝えられると、各主記憶モジュール５は自モジュール内
の制御レジスタ８の内容によってその動作を決定する。
一般に、記憶装置を用いた処理を行う装置においては、
この記憶装置に障害が発生した場合においても中断なく
処理が継続されることが重要である。

【００２５】そのために、複数の主記憶モジュール５か
らなる主記憶装置２において、主記憶装置２を二重化構
成として起動系と待機系に分割し、通常の読出しは起動
系の主記憶モジュール５から行い、現在使用している起
動系の主記憶モジュール５に障害が発生した場合にこの
障害中の起動系の主記憶モジュール５に代えて待機系の
主記憶モジュール５を使用する構成がとられている。

【００２６】この様な構成の二重化記憶装置において
は、常にこの起動系の主記憶モジュール５と待機系の主
記憶モジュール５の内容を一致させておく必要がある。
前記必要性から、主記憶モジュール５の動作は以下に示
すようになる。図２は本発明の起動系及び待機系の主記
憶モジュールの動作状態図である。図２において、主記
憶モジュールが二重化を構成している場合において、通
常のデータの読出しは起動系の主記憶モジュールから行
われ、待機系の主記憶モジュールからは行われない。

【００２７】逆に、障害時におけるデータの読出しは起
動系に代わって待機系の主記憶モジュールからは行われ
る。そして、データの書込みは起動系と待機系の両方の
主記憶モジュールにおいて行われる。このデータの書込
みは書込命令によって行われるが、この書込命令に対し
ては起動系と待機系の両方の主記憶モジュール５におい
て、同一アドレスで示されるメモリへ同一内容を書き込
むことが要求される。

【００２８】また、情報処理装置のシステム立ち上げ時
やソフトウェアの診断時など、情報処理装置のシステム
が二重化構成をとれない間は、主記憶装置２中の主記憶
モジュール５は起動系及び待機系の構成をとらず、互い
に独立したそれぞれの別個の主記憶モジュール５として
取り扱われる。図３の本発明のアドレス空間図は前記状
態を図示したものである。

【００２９】図３の（ａ）は一重化構成のアドレス空間
を示しており、この状態においては第１の主記憶モジュ
ール５−１と第２の主記憶モジュール５−２はアドレス
方向に対して１次元となっており、それぞれ独自のアド
レス空間を持つことになる。一方、図３の（ｂ）は二重
化構成のアドレス空間を示しており、読出しに対して第
１の主記憶モジュール５−１と第２の主記憶モジュール
５−２はアドレス方向に対して１次元であり、それぞれ
起動系空間と待機系空間として独自のアドレス空間を持
つことになる。そして、前記したように通常の読出しに
対しては第１の主記憶モジュール５−１の起動系空間が
使用され、障害時の読出しに対しては第２の主記憶モジ
ュール５−２の待機系空間が使用されることになる。

【００３０】また、書込みに対して、第１の主記憶モジ
ュール５−１と第２の主記憶モジュール５−２はアドレ
ス方向に対して２次元を構成している。書込み命令によ
る第１の主記憶モジュール５−１の起動系空間での書込
みに対して、第２の主記憶モジュール５−２の待機系空
間へも同期をとって同一内容が書き込まれる。したがっ
て、２次元構成によって起動系空間が待機系空間に写像
されることになる。

【００３１】また、情報処理装置のシステム立ち上げ時
やソフトウェアの診断時等に対しては、第１の主記憶モ
ジュール５−１と第２の主記憶モジュール５−２はアド
レス方向に対して１次元であり、それぞれ起動系空間と
待機系空間として独自のアドレス空間を持つことにな
る。前記の構成において、主記憶モジュール５の動作
は、中央処理装置３からの読出しあるいは書込み命令
と、起動系を用いるか待機系を用いるかの指示及び二重
化とするか一重化とするかの指示を行うアドレス信号と
によって決定される。

【００３２】この主記憶モジュール５の動作の決定を図
４の本発明の主記憶モジュールの動作条件表、図５の本
発明の二重化構成のオン／オフ区別レジスタの条件表、
及び図６の本発明の主記憶モジュールの起動系／待機系
区別レジスタの条件表によって説明する。図４に示す条
件表において、主記憶モジュール５のモード状態は制御
レジスタ８によって決定される。この制御レジスタ８
は、前記したように二重化構成のオン／オフ区別レジス
タ６と主記憶モジュールの起動系／待機系区別レジスタ
７の二つのレジスタからなっている。

【００３３】二重化構成のオン／オフ区別レジスタ６
は、例えば図５の条件表に示されるように、レジスタの
値が“０”の場合には二重書きモードとし、レジスタの
値が“１”の場合には二重書きを禁止と設定することが
できる。また、主記憶モジュールの起動系／待機系区別
レジスタ７は、例えば図６の条件表に示されるように、
レジスタの値が“０”の場合には起動系を指定し、レジ
スタの値が“１”の場合には待機系を指定する。

【００３４】図４の表中の（ａ）は二重書きモードにお
いて起動系を指定した場合である。この場合には、制御
レジスタ８のオン／オフ区別レジスタ６は“０”であ
り、起動系／待機系区別レジスタ７も“０”となってい
る。この状態において、起動系では書込みと読出しの両
方の動作が行われ、一方待機系では書込みは行われる
が、読出しはシステムバス２に対して空命令（以下ＮＯ
Ｐという）となり実行されない。

【００３５】図４の表中の（ｂ）は二重書きモードにお
いて待機系を指定した場合である。この場合には、制御
レジスタ８のオン／オフ区別レジスタ６は“０”であ
り、起動系／待機系区別レジスタ７は“１”となってい
る。この状態において、起動系では書込みの動作は行わ
れるが読出しはシステムバス１に対してＮＯＰとなり実
行されない。一方待機系では、書込みと読出しの両方の
動作が行われる。

【００３６】また、図４の表中の（ｃ）は二重書き禁止
モードにおいて起動系を指定した場合である。この場合
には、制御レジスタ８のオン／オフ区別レジスタ６は
“１”であり、起動系／待機系区別レジスタ７は“０”
となっている。この状態において、起動系では書込みと
読出しの両方の動作が行われ、一方待機系では書込みも
読出しも行われない。

【００３７】また、図４の表中の（ｄ）は二重書き禁止
モードにおいて待機系を指定した場合である。この場合
には、制御レジスタ８のオン／オフ区別レジスタ６は
“１”であり、起動系／待機系区別レジスタ７も“１”
となっている。この状態において、待機系では書込みと
読出しの両方の動作が行われ、一方起動系では書込みも
読出しも行われない。

【００３８】なお、前記図４に示す表中の制御レジスタ
８において、主記憶モジュール５が二重化構成の状態か
一重化構成の状態かを表すオン／オフ区別レジスタ６の
条件は図５の表によって示されるものである。そして、
図５の表において、オン／オフ区別レジスタ６が“０”
の場合には、主記憶モジュール５は二重書きモードの状
態であることを示しており、またオン／オフ区別レジス
タ６が“１”の場合には、主記憶モジュール５は二重書
き禁止モードの状態であることを示している。

【００３９】また、前記図４に示す表中の制御レジスタ
８において、主記憶モジュール５は起動系であるか待機
系であるかを表す起動系／待機系区別レジスタ７の条件
は図６の表によって示されるものである。そして、図６
の表において、起動系／待機系区別レジスタ７が“０”
の場合には、主記憶モジュール５は起動系に指定された
状態であることを示しており、また起動系／待機系区別
レジスタ７が“１”の場合には、主記憶モジュール５は
待機系に指定された状態であることを示している。

【００４０】次に、図４に示される主記憶モジュールの
動作条件表に基づいて主記憶モジュール５の動作を図７
の本発明の主記憶モジュールの動作図によって説明す
る。図７の（ａ）〜（ｄ）はそれぞれ図４に示される条
件表の（ａ）〜（ｄ）に対応しており、指定された主記
憶モジュール５は二重線によって示されている。また、
図７中において第１の主記憶モジュール５−１を起動系
とし、第２の主記憶モジュール５−２を待機系として説
明する。

【００４１】はじめに、図７の（ａ）において、モジュ
ールの状態は起動系が指定され、かつ二重書きモードで
あるので、起動系の読出し命令及び書込み命令に対して
第１の主記憶モジュール５−１が駆動し、読出し及び書
込みが行われる。一方、第２の主記憶モジュール５−２
に対する待機系の読出し命令及び書込み命令は空命令と
なる。この空命令によって第２の主記憶モジュール５−
２の読出しは行われないが、二重書きモードであるため
後述するＡＤ３０のビット信号によって書込みは行われ
る。この書込みによって、起動系と待機系の主記憶モジ
ュールの内容の一致が確保されることになる。

【００４２】次に、図７の（ｂ）において、モジュール
の状態は待機系が指定され、かつ二重書きモードである
ので、待機系の読出し命令及び書込み命令に対して第２
の主記憶モジュール５−２が駆動し、読出し及び書込み
が行われる。一方、第１の主記憶モジュール５−１に対
する起動系の読出し命令は空命令となる。この空命令に
よって第１の主記憶モジュール５−１の読出しは行われ
ない。しかしながら、二重書きモードであるため第１の
主記憶モジュール５−１に対する起動系の書込み命令は
有効となり、書込みは行われる。この書込みによって、
起動系と待機系の主記憶モジュールの内容の一致が確保
されることになる。次に、図７の（ｃ）において、モジ
ュールの状態は起動系が指定され、かつ二重書き禁止モ
ードであるので、起動系の読出し命令及び書込み命令に
対して第１の主記憶モジュール５−１が駆動し、読出し
及び書込みが行われる。

【００４３】一方、第２の主記憶モジュール５−２に対
する待機系の読出し命令及び書込み命令は空命令とな
る。この空命令によって第２の主記憶モジュール５−２
の読出し及び書込みは行われない。前記図７の（ａ）の
二重書きモードの場合には、起動系と待機系の主記憶モ
ジュールの内容の一致させておくために書込みが行われ
ているが、この二重書き禁止モードではその必要がない
ので書込みも行われない。

【００４４】次に、図７の（ｄ）において、モジュール
の状態は待機系が指定され、かつ二重書き禁止モードで
あるので、待機系の読出し命令及び書込み命令に対して
第２の主記憶モジュール５−２が駆動し、読出し及び書
込みが行われる。一方、第１の主記憶モジュール５−１
に対する起動系の読出し及び書込み命令は空命令とな
る。この空命令によって第１の主記憶モジュール５−１
の読出し及び書込みは行われない。前記図７の（ｂ）の
二重書きモードの場合には、起動系と待機系の主記憶モ
ジュール５の内容を一致させておくために書込みが行わ
れているが、この二重書き禁止モードではその必要がな
いので書込みも行われない。

【００４５】さらに、前記図４に示される主記憶モジュ
ールの動作条件表に基づいて、待機系の動作について図
８に示される本発明の待機系の主記憶モジュールの動作
表、及び図９の本発明の待機系の主記憶モジュールの動
作図によって説明する。なお、この表において、ＡＤ３
０のビットはシステムバス１上のアドレスビットにおい
て待機系空間を起動系空間へ疑似的に写像するための信
号であり、図８に示され表中の（ａ）〜（ｄ）は図９
（ａ）〜（ｄ）に対応するものである。 （ａ）命令が起動系に対する読出しの場合には、システ
ムバス１は待機系の主記憶モジュール５の選択を行わ
ず、またＡＤ３０のビットも反転させることによって、
主記憶モジュール５において動作を行わない。 （ｂ）命令が起動系に対する書込みでありかつ二重書き
がオンである場合には、システムバスは待機系の主記憶
モジュール５からの応答信号（以下、ＲＥＰＬＹ信号と
いう）の送出を抑止し、またＡＤ３０のビットもスルー
とすることによって、主記憶モジュールの書込みの動作
を行う。

【００４６】この書込み動作によって、前記図７の
（ａ）で説明したように起動系と待機系の主記憶モジュ
ールの内容の一致させておくことができる。 （ｃ）命令が起動系に対する書込みでありかつ二重書き
がオフである場合には、システムバス１は待機系の主記
憶モジュール５の選択を行わず、またＡＤ３０のビット
も反転させることによって、主記憶モジュール５におい
て動作を行わない。 （ｄ）命令が待機系に対する読出しあるいは書込みの場
合には、システムバスは待機系の主記憶モジュール５の
選択を行う。そして、前記命令が読出し命令の場合には
ＲＥＰＬＹ信号を送出する。これによって、主記憶モジ
ュールは読出し及び書込みの動作を行う。

【００４７】前記ＡＤ３０のビットの機能について、図
１０の本発明のアドレス空間説明図によって説明する。
ＡＤ３０のビットは前記したようにシステムバス上のア
ドレスビットの一部によって構成されている。アドレス
空間において、起動系空間と待機系空間とは区別された
ものとして扱われる。しかしながら、二重化記憶装置に
おいては起動系の主記憶装置の内容と待機系の主記憶装
置の内容は常に一致している必要がある。そのため、Ａ
Ｄ３０のビットが例えば“０”の場合には、図の矢印で
示されるように待機系空間を起動系空間へ疑似的に写像
する。これによって、起動系の主記憶装置の内容と待機
系の主記憶装置の内容の一致が保証されることになる。

【００４８】ここで、前記図８に示される待機系の主記
憶モジュールの動作表の論理に基づいて実現される回路
例を図１１の本発明の待機系の主記憶モジュールにおけ
る回路図によって説明する。図１１において、１はシス
テムバス、６はオン／オフ区別レジスタ、７は起動系／
待機系区別レジスタ、８は制御レジスタ、１１はアドレ
ス信号、１２は命令信号、Ｇ１〜Ｇ１０はゲート回路で
ある。

【００４９】図１１において、システムバス１からはア
ドレス信号１１と命令信号１２とが入力され、また制御
レジスタ８からはオン／オフ区別レジスタ６と起動系／
待機系区別レジスタ７とのレジスタ値が入力される。こ
こで、アドレス信号１１のＡＤ３０のビットは、起動系
の場合には“０”とし、待機系の場合には“１”とす
る。また、命令信号１２の読出し／書込み信号は、読出
しの場合には“０”とし、書込みの場合には“１”とす
る。また、オン／オフ区別レジスタ６のレジスタ値は、
二重化状態を示すオンの場合には“０”とし、１重化状
態を示すオフの場合には“１”とする。さらに、起動系
／待機系区別レジスタ７のレジスタ値は、起動系の場合
には“０”とし、待機系の場合には“１”とする。

【００５０】そして、この回路は前記アドレス信号１１
と命令信号１２、及びオン／オフ区別レジスタ６と起動
系／待機系区別レジスタ７の状態信号を入力としてその
組み合わせに応じた論理演算をＡＤ３０に施し、待機系
空間を起動系空間へ疑似的に写像するための信号を得る
ものである。また、この回路は同様にして、前記アドレ
ス信号１１と命令信号１２、及びオン／オフ区別レジス
タ６と起動系／待機系区別レジスタ７の状態信号を入力
とし、その組み合わせに応じてＲＥＰＬＹ信号の出力制
御を行うものである。

【００５１】以下、図１１の回路の動作を説明する。は
じめに、ＡＤ３０の信号について説明する。ＡＤ３０の
信号は、ゲートＧ１〜Ｇ４の出力とアドレス信号１１の
ＡＤ３０に値とを排他的論理和であるゲートＧ９を通す
ことによって出力される。そして、ゲートＧ９からＡＤ
３０の信号が出力されるのは、アドレス信号１１が
“０”でありかつゲートＧ７を通して得られるゲートＧ
１〜Ｇ４の出力が“１”の場合と、アドレス信号１１が
“１”でありかつゲートＧ７を通して得られるゲートＧ
１〜Ｇ４の出力が“０”の場合である。

【００５２】以下、各ゲートＧ１〜Ｇ４の場合について
説明する。 （ａ）ゲートＧ１においては、アドレス信号１１と命令
信号１２との否定入力、及び起動系／待機系区別レジス
タ７の状態信号が入力されており、アドレス信号１１及
び命令信号１２が“０”で起動系／待機系区別レジスタ
７の状態信号が“０”の場合に“１”となる。したがっ
て、アドレス信号１１が“０”であるからゲートＧ９か
ら出力が得られることになる。

【００５３】これは、制御レジスタ８が起動系の状態の
ときに、起動系に対する読出し命令が発せられる場合を
示している。このとき、図８に示す動作表の（ａ）に示
すようにＡＤ３０を反転する。 （ｂ）ゲートＧ２においては、アドレス信号１１の否定
入力と命令信号１２とオン／オフ区別レジスタ６及び起
動系／待機系区別レジスタ７の状態信号が入力されてお
り、アドレス信号１１が“０”で命令信号１２、オン／
オフ区別レジスタ６の状態信号が“０”の場合に“０”
となる。したがって、アドレス信号１１が“０”である
からゲートＧ９から出力“０”が得られることになる。

【００５４】これは、制御レジスタ８が待機系で二重書
きがオンの状態のときに、起動系に対する書込み命令が
発せられる場合を示している。このとき、図８に示す動
作表の（ｂ）に示すようにＡＤ３０をそのまま出力す
る。 （ｃ）ゲートＧ３においては、アドレス信号１１と起動
系／待機系区別レジスタ７の状態信号が入力されてお
り、アドレス信号１１が“１”で起動系／待機系区別レ
ジスタ７の状態信号が“０”で“１”となる。このとき
アドレス信号１１は“１”であるからゲートＧ９から出
力“０”が得られることになる。

【００５５】これは、制御レジスタが起動系の状態のと
きに、待機系の対する読出し及び書込みの命令が発せら
れる場合を示している。このとき、図８に示す動作表の
（ｄ）に示すようにＡＤ３０を反転する。 （ｄ）ゲートＧ４においては、アドレス信号１１の否定
入力とオン／オフ区別レジスタ６及び起動系／待機系区
別レジスタ７の状態信号が入力されており、アドレス信
号１１が“０”でオン／オフ区別レジスタ６及び起動系
／待機系区別レジスタ７の状態信号が“１”の場合に
“１”となる。したがって、アドレス信号１１が“０”
であるからゲートＧ９から出力“１”が得られることに
なる。

【００５６】これは、起動系に対する書込み命令が発せ
られる場合を示している。このとき、図８に示す動作表
の（ｃ）に示すようにＡＤ３０を反転する。次に、ゲー
トＧ５，ゲートＧ６について説明する。ゲートＧ５，ゲ
ートＧ６はゲートＧ１０のトライステートバッファを制
御する信号を出力するものである。そして、アドレス信
号１１及びオン／オフ区別レジスタ６の状態信号の否定
入力と起動系／待機系区別レジスタ７の状態信号あるい
は起動系／待機系区別レジスタ７の状態信号と命令信号
が入力され、アドレス信号１１及びオン／オフ区別レジ
スタ６の状態信号が“０”で、起動系／待機系区別レジ
スタ７の状態信号が“１”のときに“１”を出力して、
ＲＥＰＬＹ信号を抑止する。

【００５７】これは、図８に示す動作表の（ｂ）のＲＥ
ＰＬＹ信号の送出の抑止を示している。このＲＥＰＬＹ
信号はシステムバス１への主記憶モジュール５の応答信
号であり、この信号を抑制することにより待機系の主記
憶モジュール５はシステムバス１へ何ら影響を与えな
い。

【００５８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形すること
が可能であり、これらを本発明の範囲から排除するもの
ではない。

【００５９】

【発明の効果】以上、詳細に説明したように本発明によ
れば、最小限の追加ハードウェアによって主記憶装置の
二重化構成が可能となり、またシステムバスに一般的に
具備される命令信号とアドレス信号のみを使用してその
二重化が可能であるため、高い汎用性を有している。

【００６０】また、二重書きを行う構成においても、一
次元のアドレス空間において待機系空間を独自に使うこ
とができるため、二重書きが不要なデータについては起
動系と待機系を別々のアドレス空間として書き込むこと
ができ、主記憶装置を最大限有効に使うことができる。
したがって、本発明の二重化主記憶装置は、記憶領域を
最大限有効に使用可能となり、経済的に優れた主記憶装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明の二重化記憶装置の構成図である。

【図２】本発明の起動系及び待機系の主記憶モジュール
の動作状態図である。

【図３】本発明のアドレス空間図である。

【図４】本発明の主記憶モジュールの動作条件表であ
る。

【図５】本発明の二重化構成のオン／オフ区別レジスタ
の条件表である。

【図６】本発明の主記憶モジュールの起動系／待機系区
別レジスタの条件表である。

【図７】本発明の主記憶モジュールの動作図である。

【図８】本発明の待機系の主記憶モジュールの動作表で
ある。

【図９】本発明の待機系の主記憶モジュールの動作図で
ある。

【図１０】本発明のアドレス空間説明図である。

【図１１】本発明の待機系の主記憶モジュールにおける
回路図である。

【図１２】従来の二重化記憶装置の構成図である。

【図１３】従来の二重化記憶装置に使用するアドレス指
定形式図である。

【符号の説明】 １ システムバス ２ 主記憶装置 ３ 中央処理装置 ４ 周辺機器制御装置 ５−１〜５−Ｎ 主記憶モジュール ６ オン／オフ区別レジスタ ７ 起動系／待機系区別レジスタ ８ 制御レジスタ １１ アドレス信号 １２ 命令信号 Ｇ１〜Ｇ１０ ゲート回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 実雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個の主記憶モジュールによって二重
   化構成を形成する二重化主記憶装置において、（ａ）前
   記主記憶モジュールは、前記主記憶モジュールの二重化
   構成モードを設定する第１のレジスタと、前記主記憶モ
   ジュールの起動系と待機系を設定する第２のレジスタか
   らなる制御レジスタを有しており、（ｂ）前記制御レジ
   スタの内容をアドレス信号及び命令信号によって書き替
   えることを特徴とする二重化主記憶装置。
2. 【請求項２】 前記待機系の主記憶モジュールは、起動
   系の書込み命令に対して前記起動系の主記憶モジュール
   と同一内容を書き込む請求項１記載の二重化主記憶装
   置。
3. 【請求項３】 前記主記憶モジュールは、二重化構成モ
   ードの設定時には起動系と待機系に分けられる請求項１
   記載の二重化主記憶装置。
4. 【請求項４】 前記主記憶モジュールは、二重化構成モ
   ードの非設定時にはそれぞれ独立した主記憶モジュール
   である請求項１記載の二重化主記憶装置。