JPS62123551A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62123551A JPS62123551A JP26548085A JP26548085A JPS62123551A JP S62123551 A JPS62123551 A JP S62123551A JP 26548085 A JP26548085 A JP 26548085A JP 26548085 A JP26548085 A JP 26548085A JP S62123551 A JPS62123551 A JP S62123551A
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- Japan
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- bus
- signal
- processor
- bit
- data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は記憶装置、特に複数のプロセッサから共通して
アクセスされる２ボートタイプの記憶装置に関する。
アクセスされる２ボートタイプの記憶装置に関する。
〈発明の概要〉
この発明は、処理ビット数の異なる複数のプロセッサか
らメモリー上の同一データにアクセス可能としたメモリ
ーシステムにおいて、各プロセッサ中の最大処理ビット
数を基準とし、該ビット数分の処理を終えるまで処理中
のプロセッサがメモリーへのアクセス権を保持可能とす
ることにより、メモリーに対するデータの読み書き時に
おける処理ミスを防止せんとしたものである。
らメモリー上の同一データにアクセス可能としたメモリ
ーシステムにおいて、各プロセッサ中の最大処理ビット
数を基準とし、該ビット数分の処理を終えるまで処理中
のプロセッサがメモリーへのアクセス権を保持可能とす
ることにより、メモリーに対するデータの読み書き時に
おける処理ミスを防止せんとしたものである。
〈発明の背景〉
電子計算機あるいは各種マイクロプロセッサ応用機器に
おいて、複数組のプロセッサを用い、各プロセッサ間で
互いにメモリー上のデータを共有することにより、機器
全体の性能と信頼性の向上を図ることが多い。例えば、
主プロセツサに加えて入出力処理専用に別のプロセッサ
を用いれば、主プロセツサは常時データ処理に専念でき
るし、主プロセツサそれ自体を複数にすれば、異なる仕
事を同時に実行することができる。
おいて、複数組のプロセッサを用い、各プロセッサ間で
互いにメモリー上のデータを共有することにより、機器
全体の性能と信頼性の向上を図ることが多い。例えば、
主プロセツサに加えて入出力処理専用に別のプロセッサ
を用いれば、主プロセツサは常時データ処理に専念でき
るし、主プロセツサそれ自体を複数にすれば、異なる仕
事を同時に実行することができる。
更に上記した複数のプロセッサから共有メモリーを能率
良くアクセスできる様、２ボートメモリーシステムが提
供されている。かかるシステムは、データバスおよびア
ドレスバスに接続可能な２組の独立した入出力ボートを
備え、２組のプロセッサからのバス要求信号の印加と連
繋してメモリーにアクセスできるボートを択一的に選択
可能とすることにより、１６ビフトＣＰＵと８ビツトＣ
ＰＵの如（互いにバス幅の異なるプロセッサ間のバス切
り換えを効率よく行える様にしている。
良くアクセスできる様、２ボートメモリーシステムが提
供されている。かかるシステムは、データバスおよびア
ドレスバスに接続可能な２組の独立した入出力ボートを
備え、２組のプロセッサからのバス要求信号の印加と連
繋してメモリーにアクセスできるボートを択一的に選択
可能とすることにより、１６ビフトＣＰＵと８ビツトＣ
ＰＵの如（互いにバス幅の異なるプロセッサ間のバス切
り換えを効率よく行える様にしている。
ところで上記した従来のバスシステムにあっては、２ｍ
のプロセッサから同時または非常に接近してバス要求が
あった場合、一方のプロセッサが１回のバスサイクルを
終了すると直ちに、他方のプロセッサがバスを獲得して
メモリーのアクセスを行う。しかしながら、主プロセツ
サが１６ビツトＣＰＵで、補助プロセッサが８ビツトＣ
ＰＵの様な異なるビット幅の組み合わせであって、メモ
リー上のデータ幅が主プロセツサの１６ビツトに設定さ
れている場合、１６ビツトＣＰＵが１度でデータを読み
書き出来るのに対し、８ビツトＣＰＵにより１回のバス
サイクルでメモリー上のデータにアクセスできるのはそ
のデータの半分に過ぎず、その結果、例えば８ビツトＣ
ＰＵ側がライト中に１６ビツトＣＰＵが同一のデータに
対しリードの要求を行った場合、１バイト分だけしか更
新されていない間違ったデータを１６ビツトＣＰＵ側で
誤って読み出してしまう問題があった。
のプロセッサから同時または非常に接近してバス要求が
あった場合、一方のプロセッサが１回のバスサイクルを
終了すると直ちに、他方のプロセッサがバスを獲得して
メモリーのアクセスを行う。しかしながら、主プロセツ
サが１６ビツトＣＰＵで、補助プロセッサが８ビツトＣ
ＰＵの様な異なるビット幅の組み合わせであって、メモ
リー上のデータ幅が主プロセツサの１６ビツトに設定さ
れている場合、１６ビツトＣＰＵが１度でデータを読み
書き出来るのに対し、８ビツトＣＰＵにより１回のバス
サイクルでメモリー上のデータにアクセスできるのはそ
のデータの半分に過ぎず、その結果、例えば８ビツトＣ
ＰＵ側がライト中に１６ビツトＣＰＵが同一のデータに
対しリードの要求を行った場合、１バイト分だけしか更
新されていない間違ったデータを１６ビツトＣＰＵ側で
誤って読み出してしまう問題があった。
〈発明の目的〉
本発明は上記問題に鑑みてなされたものであって、使用
する複数のプロセッサ中の最大処理ビット数を基準とし
、該ビット数分の処理を終えるまで現在処理中のプロセ
ッサがメモリーに対するアクセス権を保持可能とするこ
とにより、処理ビット数の異なる複数のプロセッサが同
時にメモリー上の同一データにアクセスした場合であっ
ても、データを誤って記入したり読み出したりする様な
誤動作を未然に防止せんことを目的とする。
する複数のプロセッサ中の最大処理ビット数を基準とし
、該ビット数分の処理を終えるまで現在処理中のプロセ
ッサがメモリーに対するアクセス権を保持可能とするこ
とにより、処理ビット数の異なる複数のプロセッサが同
時にメモリー上の同一データにアクセスした場合であっ
ても、データを誤って記入したり読み出したりする様な
誤動作を未然に防止せんことを目的とする。
〈発明の構成および効果〉
本発明にかかる記憶装置は、複数のプロセッサから共通
にアクセスされる記憶手段と、該記憶手段にアクセスす
る各プロセッサ間の優先順位を決定する手段と、各プロ
セッサと記憶手段間のバスライン中に介装されて前記決
定手段が規定する優先順位に基づいて記憶手段にアクセ
ス可能なプロセッサを択一的に切り換えるバス切換手段
と、現在記憶手段にアクセス中のプロセッサが各プロセ
ッサ中の最大処理ビット数分のデータを処理し終えるま
で前記優先順位を保持する手段とから構成される。
にアクセスされる記憶手段と、該記憶手段にアクセスす
る各プロセッサ間の優先順位を決定する手段と、各プロ
セッサと記憶手段間のバスライン中に介装されて前記決
定手段が規定する優先順位に基づいて記憶手段にアクセ
ス可能なプロセッサを択一的に切り換えるバス切換手段
と、現在記憶手段にアクセス中のプロセッサが各プロセ
ッサ中の最大処理ビット数分のデータを処理し終えるま
で前記優先順位を保持する手段とから構成される。
上記構成によれば、処理ビット数の異なる複数のプロセ
ッサから略同時に同一データに対してアクセスした場合
でも、データの誤読等のトラブルが未然に防止でき、安
定したデータ処理が行えるなどの効果を有する。
ッサから略同時に同一データに対してアクセスした場合
でも、データの誤読等のトラブルが未然に防止でき、安
定したデータ処理が行えるなどの効果を有する。
〈実施例の説明〉
以下図面に示す実施例に基づき、本発明を具体的に説明
する。
する。
なお実施例は、６８０００系の１６ビツトＣＰＵを主プ
ロセツサとし、Ｚ８０系の８ビツトＣＰＵを補助プロセ
ッサとして用い、メモリー上に設定されたスタックエリ
アを介して、８ビツトＣＰＵ側から１６ビツトＣＰＵ側
へのデータ受は渡しを行う２ボートメモリーシステムを
含むマイクロプロセッサ応用機器に本発明を実施した一
例を示すがこれに限定されることなく、３以上のプロセ
ッサを使用して、メモリー上の任意のデータにアクセス
する各種システムにも略同様に実施出来ることは勿論で
ある。
ロセツサとし、Ｚ８０系の８ビツトＣＰＵを補助プロセ
ッサとして用い、メモリー上に設定されたスタックエリ
アを介して、８ビツトＣＰＵ側から１６ビツトＣＰＵ側
へのデータ受は渡しを行う２ボートメモリーシステムを
含むマイクロプロセッサ応用機器に本発明を実施した一
例を示すがこれに限定されることなく、３以上のプロセ
ッサを使用して、メモリー上の任意のデータにアクセス
する各種システムにも略同様に実施出来ることは勿論で
ある。
本発明を実施する機器は、第２図に示す如く、マイクロ
プロセッサを使用した演算制御装置２１を中心として、
ＲＡＭ等の記憶手段から成る主記憶装置２２と、ハード
ディスクドライブ等の補助記憶装置２３と、各種制御を
行う端末装置−に対するインターフェース回路を備えた
入出力装置２４とを、データバス、アドレスバスおよび
制御バス２５を介して互いに接続したものであって、補
助記憶装置２３に予め記憶しておいたプログラムおよび
データを主記憶装置２２に送り、演算制御装置２１にお
いて下記で詳述する如く順次データ処理を行うことによ
り、端末装置２６で所定の制御を可能とする。
プロセッサを使用した演算制御装置２１を中心として、
ＲＡＭ等の記憶手段から成る主記憶装置２２と、ハード
ディスクドライブ等の補助記憶装置２３と、各種制御を
行う端末装置−に対するインターフェース回路を備えた
入出力装置２４とを、データバス、アドレスバスおよび
制御バス２５を介して互いに接続したものであって、補
助記憶装置２３に予め記憶しておいたプログラムおよび
データを主記憶装置２２に送り、演算制御装置２１にお
いて下記で詳述する如く順次データ処理を行うことによ
り、端末装置２６で所定の制御を可能とする。
演算制御装置２１は、第１図に示す如く、１６ビツトＣ
ＰＵ３１を主プロセツサとし、８ピツ）ＣＰＵ３２を補
助プロセッサとして使用したデュアルプロセッサ構成で
あって、両プロセッサ３Ｌ３２のデータライン３３．３
４およびアドレスライン３５．３６は個別に主記憶装置
２２の第１及び第２ポー）Ｐｉ、Ｐ２に接続される。
ＰＵ３１を主プロセツサとし、８ピツ）ＣＰＵ３２を補
助プロセッサとして使用したデュアルプロセッサ構成で
あって、両プロセッサ３Ｌ３２のデータライン３３．３
４およびアドレスライン３５．３６は個別に主記憶装置
２２の第１及び第２ポー）Ｐｉ、Ｐ２に接続される。
主記憶装置２２は、半導体記憶素子をマトリックス状に
配設した記憶部４１と、該記憶部４１に対してアクセス
可能なボートを、第１ポートＰ１または第２ボートＰ２
側に切り換えるバス制御部４２とから構成される。
配設した記憶部４１と、該記憶部４１に対してアクセス
可能なボートを、第１ポートＰ１または第２ボートＰ２
側に切り換えるバス制御部４２とから構成される。
記憶部４１は、第３図に示す様に２バイトを１ワードデ
ータ５０とし、下位バイトを奇数番地に、上位バイ１−
を偶数番地に各々設定している。一方、バス制御部４２
は、両プロセッサ３１゜３２からのバス要求信号ＢＲＩ
、ＢＲ２の入力と連繋してバス切換信号ＢＣを出力する
バス選択部４３と、バス切換信号ＢＣの指令に対応して
、アクセス１徊なボートをＰｌ又はＰ２に択一的に切り
換えるバス切換部４４とから構成される。
ータ５０とし、下位バイトを奇数番地に、上位バイ１−
を偶数番地に各々設定している。一方、バス制御部４２
は、両プロセッサ３１゜３２からのバス要求信号ＢＲＩ
、ＢＲ２の入力と連繋してバス切換信号ＢＣを出力する
バス選択部４３と、バス切換信号ＢＣの指令に対応して
、アクセス１徊なボートをＰｌ又はＰ２に択一的に切り
換えるバス切換部４４とから構成される。
本発明は上記構成のバス制御部４２において、８ビツト
側のプロセッサ３２におけるアドレスライン３６中、最
下位ビットライン３６ａとバス選択部４３とを接続して
最下位ビット信号へ〇をバス選択部４３に入力すること
により、該プロセッサ３２が記憶部４１に対しアクセス
権を得た場合におけるアドレスＡ２の偶数を判別可能と
するとともに、バス選択部４３から出力されるバス切換
信号ＢＣの変更を、かかる最下位ビット信号Ａ０を用い
た偶奇判別動作と連繋させたことを特徴とする。すなわ
ち、８ビツトＣＰ Ｕ’３２が記憶部４１上のスタック
エリアに１６ビソトデータを書き込む場合、ポインタで
規定されるアドレス値を１づつ増やしながら上位バイト
、下位バイトの順に２回に分けて記憶部４１に対するア
クセスがなされ、更に上位バイトのアドレスは偶数番地
であり下位バイトのアドレスは奇数番地であることから
、アドレスライン３６の最下位ビット信号Ａ。が“０”
の間は１６ビツトデータの半分しか書き換えていないと
判断される。そこでその様な条件の場合は、ハス切換信
号ＢＣを変更せずにその状態を保持してバス切り換えを
禁止し、最下位ビット信号Ａ０が“１”となって全デー
タを書き換えたことを確認してから、バス切換信号ＢＣ
を変えてバスを切り換え可能とするのである。
側のプロセッサ３２におけるアドレスライン３６中、最
下位ビットライン３６ａとバス選択部４３とを接続して
最下位ビット信号へ〇をバス選択部４３に入力すること
により、該プロセッサ３２が記憶部４１に対しアクセス
権を得た場合におけるアドレスＡ２の偶数を判別可能と
するとともに、バス選択部４３から出力されるバス切換
信号ＢＣの変更を、かかる最下位ビット信号Ａ０を用い
た偶奇判別動作と連繋させたことを特徴とする。すなわ
ち、８ビツトＣＰ Ｕ’３２が記憶部４１上のスタック
エリアに１６ビソトデータを書き込む場合、ポインタで
規定されるアドレス値を１づつ増やしながら上位バイト
、下位バイトの順に２回に分けて記憶部４１に対するア
クセスがなされ、更に上位バイトのアドレスは偶数番地
であり下位バイトのアドレスは奇数番地であることから
、アドレスライン３６の最下位ビット信号Ａ。が“０”
の間は１６ビツトデータの半分しか書き換えていないと
判断される。そこでその様な条件の場合は、ハス切換信
号ＢＣを変更せずにその状態を保持してバス切り換えを
禁止し、最下位ビット信号Ａ０が“１”となって全デー
タを書き換えたことを確認してから、バス切換信号ＢＣ
を変えてバスを切り換え可能とするのである。
次に上記したバス制御部における制御手順を、第４図に
示す波形図に従って、更に具体的に説明する。
示す波形図に従って、更に具体的に説明する。
８ピツ）ＣＰＵ３２からバス選択部４３に対しバス要求
信号ＢＲ２が入力される（時刻１＋）のと僅かに遅れて
１６ビソトＣＰＵ３１からもバス要求信号ＢＲＩが入力
される（時刻Ｌｘ）と、バス選択部４３は８ビツトＣＰ
Ｕ３２側を１６ビソ）ＣＰＵ３１側より優先順位を上に
設定するとともに、バス切換部４４にバス切換信号ＢＣ
を送って第２ボートＰ２をオープンする。
信号ＢＲ２が入力される（時刻１＋）のと僅かに遅れて
１６ビソトＣＰＵ３１からもバス要求信号ＢＲＩが入力
される（時刻Ｌｘ）と、バス選択部４３は８ビツトＣＰ
Ｕ３２側を１６ビソ）ＣＰＵ３１側より優先順位を上に
設定するとともに、バス切換部４４にバス切換信号ＢＣ
を送って第２ボートＰ２をオープンする。
すると８ビツトＣＰＵ３２側に記憶部４１に対するアク
セス１徊が渡され、諜亥プロセッサ３２からのアドレス
ライン３６及びデータライン３４が記憶部４１に接続さ
れて、プロセッサ３２から出力されるアドレスＡ２で特
定されるメモリー、上の偶数番地に、２バイトデータの
上位バイト分のデータＤ２が書き込まれる。かかる上位
バイトの書き込みサイクルにあっては、バス選択部に入
力される最下位ビット信号Ａ０は“０”状態を続け、従
ってこのサイクルを終了しても８ビツトＣＰＵ３２側の
優先順位をそのまま維持することにより、下位バイト側
の書き込みサイクルを引き続き行わせる。
セス１徊が渡され、諜亥プロセッサ３２からのアドレス
ライン３６及びデータライン３４が記憶部４１に接続さ
れて、プロセッサ３２から出力されるアドレスＡ２で特
定されるメモリー、上の偶数番地に、２バイトデータの
上位バイト分のデータＤ２が書き込まれる。かかる上位
バイトの書き込みサイクルにあっては、バス選択部に入
力される最下位ビット信号Ａ０は“０”状態を続け、従
ってこのサイクルを終了しても８ビツトＣＰＵ３２側の
優先順位をそのまま維持することにより、下位バイト側
の書き込みサイクルを引き続き行わせる。
しかしこの下位パイ１〜書き込みサイクルでは、バス選
択部４３に入力される最下位ビット信号Ａｏは“１”状
態に変化するので、該書き込みサイクルの終了と同時に
バス切換信号ＢＣが第１ボートＰＩ側に切り替わり、１
６ビソトＣＰＵ３１側に記憶部４１に対するアクセス権
が移る。かかる状態で、上記の如くして８ビツトＣＰＵ
３２により書き込まれた同一の１６ビソトデータＤＩ、
Ｄ２に対して１６ビツトＣＰＵ３１側が読み出しのアク
セスを行っても、正しく書き換えられた２バイトデータ
が読み出されるのである。
択部４３に入力される最下位ビット信号Ａｏは“１”状
態に変化するので、該書き込みサイクルの終了と同時に
バス切換信号ＢＣが第１ボートＰＩ側に切り替わり、１
６ビソトＣＰＵ３１側に記憶部４１に対するアクセス権
が移る。かかる状態で、上記の如くして８ビツトＣＰＵ
３２により書き込まれた同一の１６ビソトデータＤＩ、
Ｄ２に対して１６ビツトＣＰＵ３１側が読み出しのアク
セスを行っても、正しく書き換えられた２バイトデータ
が読み出されるのである。
なお記憶部にアクセスするプロセッサのビット幅が１６
ビツトと３２ビツトのものにあっても、１６ビツトＣＰ
Ｕ側のアドレスライン中の下位２ビット分をバス制御用
の信号として用いると共に、＃Ｂｐｕが記憶部にアクセ
ス中は、前記バス制御信号“１１”状態を終えて４バイ
ト分のデータを書き換えるまでアクセス権を維持するこ
とにより、上記と略同様に実施できる。
ビツトと３２ビツトのものにあっても、１６ビツトＣＰ
Ｕ側のアドレスライン中の下位２ビット分をバス制御用
の信号として用いると共に、＃Ｂｐｕが記憶部にアクセ
ス中は、前記バス制御信号“１１”状態を終えて４バイ
ト分のデータを書き換えるまでアクセス権を維持するこ
とにより、上記と略同様に実施できる。
第１図は本発明にかかる記憶装置の一例を示すブロック
図、第２図は実施状態の概略を示す全体のブロック図、
第３図はメモリー上でのアクセスの手順を示す説明図、
第４図は第３図に示すアクセス時の波形図である。 ２１・・・・演算制御装置
図、第２図は実施状態の概略を示す全体のブロック図、
第３図はメモリー上でのアクセスの手順を示す説明図、
第４図は第３図に示すアクセス時の波形図である。 ２１・・・・演算制御装置
Claims (1)
- （１）複数のプロセッサから共通にアクセスされる記憶
手段と、 該記憶手段にアクセスする各プロセッサ間の優先順位を
決定する手段と、 各プロセッサと記憶手段間のバスライン中に介装され、
前記決定手段が規定する優先順位に基づいて、記憶手段
にアクセス可能なプロセッサを択一的に切り換えるバス
切換手段と、 現在記憶手段に対しアクセス中のプロセッサが各プロセ
ッサ中の最大処理ビット数分のデータを処理し終えるま
で、前記優先順位を保持する手段とを備えた記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26548085A JPS62123551A (ja) | 1985-11-25 | 1985-11-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26548085A JPS62123551A (ja) | 1985-11-25 | 1985-11-25 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123551A true JPS62123551A (ja) | 1987-06-04 |
Family
ID=17417758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26548085A Pending JPS62123551A (ja) | 1985-11-25 | 1985-11-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109627998A (zh) * | 2017-10-05 | 2019-04-16 | 高级航空技术有限责任公司 | 胶膜及用于验证胶连接的布置结构和方法 |
-
1985
- 1985-11-25 JP JP26548085A patent/JPS62123551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109627998A (zh) * | 2017-10-05 | 2019-04-16 | 高级航空技术有限责任公司 | 胶膜及用于验证胶连接的布置结构和方法 |
| CN109627998B (zh) * | 2017-10-05 | 2022-05-24 | 高级航空技术有限责任公司 | 胶膜及用于验证胶连接的布置结构和方法 |
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