JPH0315217B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムのメモリ装置を初期
設定等する場合のメモリアクセス制御方式に関す
る。

情報処理システムにおける、比較的小型の処理
装置には、処理単位を２バイト（16ビツト）又は
それ以下にした構成が、しばしば用いられる。こ
のような処理装置の入出力データ単位も、通常は
処理単位と同じ幅で構成される。

他方、処理装置等がアクセスするメモリ装置
は、多数の入出力装置のデータ転送にも対応でき
るだけの入出力速度要求を満足させる等のため
に、ある程度広いデータ幅をアクセス単位とする
場合があり、例えば４バイト以上をアクセス単位
の１語とするものがしばしば見られる。

このような、例えば４バイト／語のメモリ装置
を、上記のような例えば２バイトを処理単位とす
る処理装置の、いわゆる主記憶とする構成をとる
場合には、両者の単位データ幅の相違から制御上
に特別の考慮を要する。

〔従来の技術と発明が解決しようとする問題点〕

第２図は情報処理システムの構成の一例を示す
ブロツク図である。

メモリ装置１には、メモリバス２によつて、処
理装置３及びメモリアクセス制御装置（以下にお
いてDMACという）４が接続される。

メモリ装置１はデータ４バイトをアクセス単位
として読み／書きする構成とし、それに対応して
メモリバス２も４バイトのデータ及び誤り訂正符
号情報を並列に転送するバス幅を有する。

第４図は処理装置３の一構成例を示すブロツク
図である。

処理装置３の本体部４０の入出力データ幅が２
バイトであるので、本体部４０はメモリアクセス
制御回路５を介してメモリ装置１にアクセスする
ように構成される。

処理装置３のデータ読み出しアクセス要求にお
いて、メモリアクセス制御回路５は転送制御回路
５６から記憶アドレス及び読み出し要求をメモリ
バス２の制御線１２に送出して、メモリ装置１か
ら１語の４バイトデータを読み出す。

読み出した４バイトのデータをメモリバス２か
ら受信してバツフア５１に保持し、本体部４０の
要求する半語（２バイト）を選択回路５３によつ
て選択して本体部４０に転送する。

データ書き込みアクセスの要求においては、ま
ずバツフア５１にメモリ装置１から４バイトデー
タを読み出して保持し、本体部４０から出力する
２バイトと、バツフア５１に保持している４バイ
トデータのうちの更新されない半語とを、選択回
路５４によつて結合して１語を構成し、メモリ装
置１へ書き込む。

又、メモリアクセス制御回路５は上記処理の過
程において、誤り訂正／検出回路５２及び誤り訂
正符号発生回路５５によつて、メモリ装置１に読
み／書きするデータについて誤り訂正符号による
誤り検出／訂正及び符号発生処理を行う。

もし訂正できない誤りが検出された場合には、
処理を中断し、そのデータを保存して適当な障害
処理にまかせる。

DMAC４は２バイト幅のデータバス６１及び
アドレス制御線６２からなる制御バス６によつて
処理装置３から受信する指令情報に従つて、I0バ
ス７により接続される入出力装置８，９等とメモ
リ装置１との間のデータ転送を処理する。

入出力装置８，９等とDMAC４との間の１転
送のデータ幅は、各入出力装置の構成により、例
えば１，２又は４バイトの何れかを選択する。

第３図はDMAC４の構成の詳細を示すブロツ
ク図である。

DMAC４は、制御バス６による処理装置３か
らの要求又は要求線１０による入出力装置８，９
等からの要求を要求受付回路１１に受信する。

処理装置３の要求を受信すると、制御バス６で
転送される情報を指令として受信し、メモリ装置
１の記憶アドレス、転送バイト数、読み／書き種
別、入出力装置との転送バイト幅等を指令レジス
タ２５に格納し、それらの情報に従つて転送処理
を開始する。

入出力装置８，９等へメモリ装置１からデータ
を転送する処理（読み出し処理）の場合には、読
み出し要求及び指令レジスタ２５に保持する記憶
アドレスをメモリバス２の制御線１２により記憶
装置１へ転送することにより、読み出したデータ
及び誤り訂正符号を、メモリバス２のデータ線１
３を経て、バツフア１４に受け取る。

バツフア１４の情報は誤り検出／訂正回路１５
によつて検査され、要すれば訂正されて、正常デ
ータがバツフア１６に設定され、指令レジスタ２
５の指定に従つて、選択回路１７によつて１，２
又は４バイトづつ選択して、転送制御回路２４の
制御のもとに10バスのデータ線１８へ送出され
る。

もし誤り検出／訂正回路１５で訂正不能の誤り
が検出された場合には、処理を中断して適当な障
害処理が開始される。

入出力装置８，９等からメモリ装置１へのデー
タ転送（書き込み）処理の場合には、該入出力装
置から要求線１０に要求信号を送出し、この信号
を要求受付回路１１で受け付けると、転送制御回
路２４から応答線１９に受け付けたことを表示す
るので、その入出力装置８，９等からデータ線１
８にデータを送出する。

その場合の１転送データは指令レジスタ２５に
保持する指令情報に指定されている１，２又は４
バイトであるので、転送制御回路２４の制御のも
とに、これを選択回路２０を通して、バツフア２
１の該当するバイト位置に格納する。

データ転送単位が４バイトの場合には、バツフ
ア２１のデータを、選択回路２２を経てそのまゝ
誤り訂正符号発生回路２３に通し、誤り訂正符号
を付加したデータをメモリバス２のデータ線１３
に送出する。同時に制御線１２に書き込み要求及
び記憶アドレスを送出することにより、メモリ装
置１でデータの書き込みが実行される。指令レジ
スタ２５に保持する記憶アドレスは、その後次の
アドレスに更新される。

データ転送単位が１又は２バイトの入出力装置
の場合には、バツフア２１の適当するバイト位置
にデータを受信すると共に、バツフア１４にメモ
リ装置１からデータを読み出して、誤り検出／訂
正回路１５を通した後、バツフア２１の受信デー
タと、誤り検出／訂正回路１５の出力のうち、更
新されないバイトとを、選択回路２２を通して結
合して４バイトの１語を構成し、このデータを前
記のようにしてメモリ装置１へ書き込む。

前記の構成において、電源投入直後等のメモリ
装置１の初期設定を処理装置３から初期設定用デ
ータを書き込む方式で行う場合には、通常の書き
込み手段によると、メモリ装置１からデータを読
み出し、それと書き込みデータとを結合すること
になるので、そのための読み出しデータの誤り検
出／訂正処理において、しばしば訂正不能の誤り
を検出することが起こる。

これは、メモリ装置１の記憶内容が、電源投入
直後においては未制御の状態にあり、正常な誤り
訂正符号を構成することが保証されていないから
である。

この対策として、例えばメモリアクセス制御回
路５において４バイトの書き込みデータを構成
し、メモリ装置１に書き込みのみ行うようにする
方式等が考えられるが、メモリアクセス制御回路
５に書き込み用バツフアの追加を要し、あるいは
制御の複雑化を招くという問題があつた。

〔問題点を解決するための手段〕

前記の問題点は、一定語長のアクセス単位のメ
モリ装置、該メモリ装置のアクセス単位語長より
短い語長で転送処理を行う処理装置、及び入出力
装置に接続され、該処理装置から受け取る指令に
従つて、該メモリ装置にアクセスするメモリアク
セス制御装置を有する情報処理システムにおい
て、該メモリアクセス制御装置は上記処理装置か
ら特定の指令を受信した場合には、該処理装置か
ら複数回受信するデータによつて該アクセス単位
語長の語を組み立て、該組み立てた語を該メモリ
装置の該特定の指令で定まる記憶領域に書き込
み、該処理装置から該特定の指令以外の書込み指
令を受信した場合には、該入出力装置から転送さ
れるデータを、該メモリ装置の該書込み指令で定
まる記憶領域に書き込み、該書込み指令による該
書込みの場合に、該書込み指令で指定され該入出
力装置から受け取る該データのデータ幅が、該ア
クセス単位の語長より短い場合には、該入出力装
置からデータを受け取るごとに、該メモリ装置か
ら該記憶領域の語を読み出し、該読み出した語の
所定位置を該データに置換して該記憶領域に書き
込むようにした本発明のメモリアクセス制御方式
によつて解決される。

〔作用〕

前記説明のように、DMAC４にはデータ書き
込み用のバツフア２１を持つているので、この機
能を初期設定に利用するものとする。

即ち、特定の書き込み指令では、データを処理
装置３から２回受信してバツフア２１に４バイト
を設定するように構成する。その他の制御は４バ
イト転送の場合の書き込みと同様の制御でよい。

以上により経済的に初期設定機能を構成するこ
とができる。

〔実施例〕

第１図は本発明一実施例DMACの構成を示す
ブロツク図である。図において、第３図の従来構
成と同じ部分は同一の符号で示す。

本発明により、DMAC４にはモードラツチ３
０を設け、指定の指令（これを初期設定指令とす
る）を処理装置３から受信すると、例えば１ビツ
トのモードラツチ３０を初期設定モードに設定す
る。モードラツチ３０が初期設定モードに設定さ
れていない状態（これを通常モードとする）で
は、DMAC４の動作は従来と全く同じである。

初期設定指令で指令レジスタ２５には、通常の
書き込み指令の場合と同様に、記憶アドレス、書
き込みバイト数、書き込み指定等が設定され、通
常の書き込み処理と同様にメモリ装置１へのデー
タ書き込みの制御に使用される。

処理装置３からの初期設定指令を要求受付回路
１１が受信すると、モードラツチ３０を初期設定
モードに設定する。モードラツチ３０の初期設定
モード出力は、切換回路３１を切り換えて、制御
バス６からの入力を切換回路３１、選択回路２０
を経てバツフア２１へ設定する経路を構成する。

前記の通り、初期設定指令に伴う制御情報は、
通常の書き込み指令と同様に指令レジスタ２５に
保持される。

続いて、処理装置３からは、メモリ装置１の初
期設定データを制御バス６によつて、２バイトづ
つ転送するので、転送制御回路２４はこのデータ
をバツフア２１の上半語部分と下半語部分とに交
互に設定するように制御し、バツフア２１の１語
が満たされるごとに、入出力装置が４バイト転送
の場合の書き込みと同様に、バツフア２１のデー
タをそのまゝ誤り訂正符号発生回路２３に渡し、
誤り訂正符号を付加してメモリ装置１に書き込
む。

このようにして、指令レジスタ２５に保持する
指定の転送バイト数の書き込みを終わると、モー
ドラツチ３０を通常モードにリセツトして、初期
設定指令の実行を終了する。

なお、バツフア２１に設定された値は、初期設
定時は常に‘0'なので、一度満たされたバツフア
２１の内容を、毎回新たに満たされたように制御
して繰り返し使用するようにすれば、何度も転送
する必要はなく、処理効率を高めることができ
る。

以上の書き込み処理では、メモリ装置１からの
データ読み出しは全く行わないので、書き込み前
のメモリ装置１の内容の如何にかかわらず、処理
を正常に進めることができる。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、情報処理システムのメモリ装置の初期設定
を、処理単位データ長がメモリ装置のアクセス単
位より短い処理装置からデータを書き込んで実行
する場合に、そのための制御機能を経済的に構成
できるという著しい工業的効果がある。

更に、このような構成にすれば、特定の値を処
理装置からDMAC経由でメモリ装置に格納し、
それを処理装置が読み出して比較することによ
る、メモリ装置及びバス等の試験も可能になる。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２は情報処理システムの一構成例を示す図、第３
図は従来のDMACの一構成例ブロツク図、第４
図は処理装置の一構成例ブロツク図である。 図において、１はメモリ装置、２はメモリバ
ス、３は処理装置、４はDMAC、５はメモリア
クセス制御回路、６は制御バス、７はI0バス、
８，９は入出力装置、１１は要求受付回路、１
４，１６，２１，２３はバツフア、１５は誤り検
出／訂正回路、１７，２０，２２は選択回路、２
３は誤り訂正符号発生回路、２５は指令レジス
タ、３０はモードラツチ、３１は切換回路を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 一定語長のアクセス単位のメモリ装置、 該メモリ装置のアクセス単位語長より短い語長
   で転送処理を行う処理装置、及び 入出力装置に接続され、該処理装置から受け取
   る指令に従つて、該メモリ装置にアクセスするメ
   モリアクセス制御装置を有する情報処理システム
   において、 該メモリアクセス制御装置は上記処理装置から
   特定の指令を受信した場合には、該処理装置から
   複数回受信するデータによつて該アクセス単位語
   長の語を組み立て、該組み立てた語を該メモリ装
   置の該特定の指令で定まる記憶領域に書き込み、 該処理装置から該特定の指令以外の書込み指令
   を受信した場合には、該入出力装置から転送され
   るデータを、該メモリ装置の該書込み指令で定ま
   る記憶領域に書き込み、 該書き込み指令による該書込みの場合に、該書
   込み指令で指定され該入出力装置から受け取る該
   データのデータ幅が、該アクセス単位の語長より
   短い場合には、該入出力装置からデータを受け取
   るごとに、該メモリ装置から該記憶領域の語を読
   み出し、該読み出した語の所定位置を該データに
   置換して該記憶領域に書き込むように構成されて
   いることを特徴とするメモリアクセス制御方式。