JPS6292053A - 直接メモリアクセス転送制御方式 - Google Patents
直接メモリアクセス転送制御方式Info
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- JPS6292053A JPS6292053A JP23242185A JP23242185A JPS6292053A JP S6292053 A JPS6292053 A JP S6292053A JP 23242185 A JP23242185 A JP 23242185A JP 23242185 A JP23242185 A JP 23242185A JP S6292053 A JPS6292053 A JP S6292053A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｎ及び２Ｎバイト単位のデータ転送モートを持つＤＭＡ
転送制御方式において、ハードウェアにより、転送され
るデータ残量が２Ｎバイト以上であるか否かを判別し、
２Ｎバイト以上のときは２Ｎバイト単位の転送モードと
し、２Ｎバイトより小さいときはＮバイト単位の転送モ
ードに切替えさせる。これにより転送データ量が２Ｎ−
ｎ＋Ｎバイトの場合も残りＮバイトになる迄２Ｎバイト
車位で転送可能となり、転送レートを向上させることが
出来る。
転送制御方式において、ハードウェアにより、転送され
るデータ残量が２Ｎバイト以上であるか否かを判別し、
２Ｎバイト以上のときは２Ｎバイト単位の転送モードと
し、２Ｎバイトより小さいときはＮバイト単位の転送モ
ードに切替えさせる。これにより転送データ量が２Ｎ−
ｎ＋Ｎバイトの場合も残りＮバイトになる迄２Ｎバイト
車位で転送可能となり、転送レートを向上させることが
出来る。
本発明は、直接メモリアクセス（ＤＭＡ）ｆｊ送制御方
式、特にＮ及び２Ｎバイト単位のデータ転送モードを持
つＤＭＡコントローラのデータ転送制御方式に関する。
式、特にＮ及び２Ｎバイト単位のデータ転送モードを持
つＤＭＡコントローラのデータ転送制御方式に関する。
メモリと入出力装置との間のデータ転送を高速ご［１つ
効率良く行っ為めに、ＣＰＩＪを介することなく、Ｄ
Ｍ Ａ−１ンｌ−０−ラにより、（Ｔ：す、と入出力装
置との間で直接データの転送を１ｊわせるＤＭへ転送制
御方式が用いられている。
効率良く行っ為めに、ＣＰＩＪを介することなく、Ｄ
Ｍ Ａ−１ンｌ−０−ラにより、（Ｔ：す、と入出力装
置との間で直接データの転送を１ｊわせるＤＭへ転送制
御方式が用いられている。
第３図は、従来のＤＭＡコ〉・トローラの構成をブロッ
ク図で示したものである。
ク図で示したものである。
第３図において、２１０はＤＭＡレジスタ部で、内部に
ある（ｍ＋１）個のエン１−りには、アドレス・レジス
タ（ＡＤＲ）、バイトカウント・レジスタ（ＢＣＲ）、
モード・レジスタ（ＭＯＤＲ）及び不データス・レジス
タ（ＳＴＳＲ）が、０〜ｍのサフィックスで示される（
ｍ＋１）組設けられている。各エントリのレジスタには
、対応する（出力装置く図示せず）のデータ転送制御に
関すｂ各データが七ノ１−される。
ある（ｍ＋１）個のエン１−りには、アドレス・レジス
タ（ＡＤＲ）、バイトカウント・レジスタ（ＢＣＲ）、
モード・レジスタ（ＭＯＤＲ）及び不データス・レジス
タ（ＳＴＳＲ）が、０〜ｍのサフィックスで示される（
ｍ＋１）組設けられている。各エントリのレジスタには
、対応する（出力装置く図示せず）のデータ転送制御に
関すｂ各データが七ノ１−される。
ＡＤＲには、対応すｂ入出力装置がデータ転送・鷹、で
）メモリ領ｉ５．（図示せず）のアト［／スがセフ・Ｅ
−さり、る。Ｂ ＣＲ（＝ｒ、’ば、転送され６データ
の総ハ、イト数が七ノドされる。ＭＯＤＲには、転送時
の転送ハイＩ−モード（何バイト単位で転送するか）及
び転送方向（リードかライトか）がセントされる。
）メモリ領ｉ５．（図示せず）のアト［／スがセフ・Ｅ
−さり、る。Ｂ ＣＲ（＝ｒ、’ば、転送され６データ
の総ハ、イト数が七ノドされる。ＭＯＤＲには、転送時
の転送ハイＩ−モード（何バイト単位で転送するか）及
び転送方向（リードかライトか）がセントされる。
Ｓ ＴＳ Ｒには、転送終了やエラー発生等の動作法（
こがセットされる。これら各レジスタデータは、」力作
開始時にＣＰＵ （図示せず）から初期設定される。
こがセットされる。これら各レジスタデータは、」力作
開始時にＣＰＵ （図示せず）から初期設定される。
２２０はアドレス更新回路（ＩＮＣ回路）で、１回デー
タ転送が行われる毎に、そのバイト数だけＡＤＲのアド
レスを増分する。２３０はＢ Ｃ更新回路（ＤＥＣ回路
）で、１回データ転送が行われる毎に、そのバイト数だ
けＢＣＲのバイトカウント値を減分させる。２４０はＢ
Ｃ零値検出回路で、ＢＣＲの値が零になったか否かをチ
ェックし、零になった時にＤＭＡ終了信号Ｓｆを発生す
る。
タ転送が行われる毎に、そのバイト数だけＡＤＲのアド
レスを増分する。２３０はＢ Ｃ更新回路（ＤＥＣ回路
）で、１回データ転送が行われる毎に、そのバイト数だ
けＢＣＲのバイトカウント値を減分させる。２４０はＢ
Ｃ零値検出回路で、ＢＣＲの値が零になったか否かをチ
ェックし、零になった時にＤＭＡ終了信号Ｓｆを発生す
る。
２５０はプライオリティ制御回路（、ｒ’ （１） Ｃ
回路）で、ＤＭＡ要求の中から最もプライオリティの高
いＤ Ｍ Ａ要求を選択し、ＤＭＡレジスク部２１１）
にあるそのＤＭＡ要求を行った入出力装置の、ｘ ）・
・（・り中の各レジスタから、ＤＭＡ制御に関するデー
タを取り出す、 ２【１０はメモリインタフェースで、図示しない、ｚ
Ｔ：りとＤ〜ｉ Ａ ：エン１しＪ−ラを１妾しｌ」−
る。２７０：よｌ） Ｍ Ａイシ・パ・エースで、図示
しない人出力装）ＨとＤ Ｍ Ａ ：Ｊント〔１・−ラ
を接続Ｊる。
回路）で、ＤＭＡ要求の中から最もプライオリティの高
いＤ Ｍ Ａ要求を選択し、ＤＭＡレジスク部２１１）
にあるそのＤＭＡ要求を行った入出力装置の、ｘ ）・
・（・り中の各レジスタから、ＤＭＡ制御に関するデー
タを取り出す、 ２【１０はメモリインタフェースで、図示しない、ｚ
Ｔ：りとＤ〜ｉ Ａ ：エン１しＪ−ラを１妾しｌ」−
る。２７０：よｌ） Ｍ Ａイシ・パ・エースで、図示
しない人出力装）ＨとＤ Ｍ Ａ ：Ｊント〔１・−ラ
を接続Ｊる。
２８０は転送語イＪ１１回路で、Ｄ Ｍ Ａインタフニ
ー−ζ２７０と応答し５、メモリ・インタノｊ、、−ス
２６０樗ｊｔｌ＋御しで、 ’ｙ１（３Ｄ Ｔ≧から市
示され５ヒ転送モー］・Σｉ・びｐ只送方向−１，（ｆ
・りと人出勾装置間のデー？＋ｌ：送を行わせ、５１ 、”−の構成０．７むいて、入出力装置がＤＭＡ転送方
ｉ、（１ｔ、＝よりメモ１１間のデータ転迷仝行パｌ場
合は、入出力装置は、Ｉ） Ｍ Ａインタフニ・・−ス
２７０にＤＭＡ要求信号を送る。
ー−ζ２７０と応答し５、メモリ・インタノｊ、、−ス
２６０樗ｊｔｌ＋御しで、 ’ｙ１（３Ｄ Ｔ≧から市
示され５ヒ転送モー］・Σｉ・びｐ只送方向−１，（ｆ
・りと人出勾装置間のデー？＋ｌ：送を行わせ、５１ 、”−の構成０．７むいて、入出力装置がＤＭＡ転送方
ｉ、（１ｔ、＝よりメモ１１間のデータ転迷仝行パｌ場
合は、入出力装置は、Ｉ） Ｍ Ａインタフニ・・−ス
２７０にＤＭＡ要求信号を送る。
１′ＯＣ回路２５０は、人力されたＤＭＡ要求信号のプ
ライオリティが最も高い場合は、その入出力装置に対応
するエントリ中の各レジスタのデータを読み出す。
ライオリティが最も高い場合は、その入出力装置に対応
するエントリ中の各レジスタのデータを読み出す。
いま、読み出される各レジスタが“０”番地の１、ント
リにあるとすると、Ａ Ｄ Ｒ，１（＋）データがＩＮ
Ｃ回路２２０に、ＢＣＲｏのデータがｒ） Ｌ−： Ｃ
回路２３０及びＢＣ零値検出回路２４０に、ＭＯＤＲｏ
のデータがＩＮＣ回路２２０．ＤＥに回路２３０、ＢＣ
零値検出回路２４０及び転送制御回路２８０にそれぞれ
入力される。
リにあるとすると、Ａ Ｄ Ｒ，１（＋）データがＩＮ
Ｃ回路２２０に、ＢＣＲｏのデータがｒ） Ｌ−： Ｃ
回路２３０及びＢＣ零値検出回路２４０に、ＭＯＤＲｏ
のデータがＩＮＣ回路２２０．ＤＥに回路２３０、ＢＣ
零値検出回路２４０及び転送制御回路２８０にそれぞれ
入力される。
所定バイト単位でデータが１回転送される毎に、ＩＮＣ
回路２２０によりそのバイト数だけＡ Ｄ Ｒの゛ノ′
ドレスが増加され、ＢＣＲはＤ ＩＥ Ｃ回路２３０に
よりそのバイト数だけ減少され、イ〕。
回路２２０によりそのバイト数だけＡ Ｄ Ｒの゛ノ′
ドレスが増加され、ＢＣＲはＤ ＩＥ Ｃ回路２３０に
よりそのバイト数だけ減少され、イ〕。
Ｂ ＣＲにセットされた全バイト数のデータ転送が終了
し、ＢＣＲの値が零になると、Ｂ ＣＷ値検Ｌｔｉ ｆ
ｉ旧洛２４０はＤＭＡ終了信号Ｓｆ庖Ｄ〜りＡインク−
２エース２７０を介して入出力装置に送も。
し、ＢＣＲの値が零になると、Ｂ ＣＷ値検Ｌｔｉ ｆ
ｉ旧洛２４０はＤＭＡ終了信号Ｓｆ庖Ｄ〜りＡインク−
２エース２７０を介して入出力装置に送も。
所で、データ転送は、ソフトウェー？の仕様の関係から
Ｎ又は２Ｎ（Ｎは１以上の整数）バイト単位で行われ、
いずれか一方がＤＭＡレジスタ部２１ＯのＭＯＤＲにセ
ットされると、そのハ・イ１−中位の転送モートで最後
までデータ転送が行われる。
Ｎ又は２Ｎ（Ｎは１以上の整数）バイト単位で行われ、
いずれか一方がＤＭＡレジスタ部２１ＯのＭＯＤＲにセ
ットされると、そのハ・イ１−中位の転送モートで最後
までデータ転送が行われる。
従って、例えば総転送バイト数が４ｎ＋２ （ｎは１
以上の整数）バイトの場合は、４バイト単位の転送モー
ドでデータ転送を行うと、最後に２バイトが転送されず
に残ることになる。この為・４ｎ＋２バイトのデータを
転送する場合は、４バイトモードで転送することは不可
能となり、最初から２バイトモードで４ｎ＋２バイトの
データ転送することが必要である。一般にＮ又は２Ｎバ
イト単位のデータ転送モードを持つＤＭＡコントローラ
により２Ｎｘｎ＋Ｎバイトの全データを残すことなく転
送する為には、最初からＮバイトモードで転送すること
が必要である。
以上の整数）バイトの場合は、４バイト単位の転送モー
ドでデータ転送を行うと、最後に２バイトが転送されず
に残ることになる。この為・４ｎ＋２バイトのデータを
転送する場合は、４バイトモードで転送することは不可
能となり、最初から２バイトモードで４ｎ＋２バイトの
データ転送することが必要である。一般にＮ又は２Ｎバ
イト単位のデータ転送モードを持つＤＭＡコントローラ
により２Ｎｘｎ＋Ｎバイトの全データを残すことなく転
送する為には、最初からＮバイトモードで転送すること
が必要である。
従来のＤＭＡ転送制御方式は、前述の様に、転送モード
がＮ又は２Ｎバイト単位である場合、２ＮＸｎバイトの
データは２Ｎバイトモードで転送出来るのに対し、２Ｎ
ｘｎ＋ＮバイトのデータはＮバイトモードで転送しなけ
ればならなかった。
がＮ又は２Ｎバイト単位である場合、２ＮＸｎバイトの
データは２Ｎバイトモードで転送出来るのに対し、２Ｎ
ｘｎ＋ＮバイトのデータはＮバイトモードで転送しなけ
ればならなかった。
この為、２ＮＸｎ＋Ｎバイトのデータ転送に要する時間
が２ Ｎ Ｘ ｎバイトのデータ転送に要する時間の２
倍近く掛るという問題があった。
が２ Ｎ Ｘ ｎバイトのデータ転送に要する時間の２
倍近く掛るという問題があった。
本発明は、Ｎ及び２Ｎバイトを位のデータ転送モードを
持つＤＭＡシステムにおいて、２ Ｎ Ｘ ｎ＋Ｎバイ
トのデータも２ＮＸｎバイトのデータ転送時と同程度に
効率良く転送出来るＤＭＡ転送制御方式を提供すること
を目的とする。
持つＤＭＡシステムにおいて、２ Ｎ Ｘ ｎ＋Ｎバイ
トのデータも２ＮＸｎバイトのデータ転送時と同程度に
効率良く転送出来るＤＭＡ転送制御方式を提供すること
を目的とする。
〔問題点を解決するための手段］
従来のＤＭＡ転送方式における前述の問題点を解決する
為に本発明が講じた手段を、第１図を参照して説明する
。
為に本発明が講じた手段を、第１図を参照して説明する
。
第１図は、本発明のＤＭＡコントローラの構成をブロッ
ク図で示したものである。
ク図で示したものである。
第１図において、１００は、全体のＤＭＡコントローラ
である。１０１はＤＭＡコントローラ本体で、従来のＤ
ＭＡコントローラの機能を有している。ＢＣＲはバイト
カウント・レジスタである。
である。１０１はＤＭＡコントローラ本体で、従来のＤ
ＭＡコントローラの機能を有している。ＢＣＲはバイト
カウント・レジスタである。
転送データ残量判別回路（ＤＲＤ回路）１４０及び転送
モード変換回路（ＭＤＸ回路）１９０は、本発明によっ
て新たに付加された構成である。
モード変換回路（ＭＤＸ回路）１９０は、本発明によっ
て新たに付加された構成である。
ＤＲＤ回路１４０は、転送されるデータ残量が２Ｎバイ
ト以上であるか否かを判別し、その内容を示す判別信号
ＳｃをＭＤＸ回路１９０に送る。
ト以上であるか否かを判別し、その内容を示す判別信号
ＳｃをＭＤＸ回路１９０に送る。
ＭＤＸ回路１９０は、入力された判別信号Ｓｃの示す判
別結果が２Ｎバイト以上のときは２Ｎバイト単位の転送
モードを指示し、２Ｎバイトより小さいときはＮバイト
単位の転送モードに切替え５ことを指示する。
別結果が２Ｎバイト以上のときは２Ｎバイト単位の転送
モードを指示し、２Ｎバイトより小さいときはＮバイト
単位の転送モードに切替え５ことを指示する。
ＤＭＡコントローラ１００は、Ｎ及び２Ｎバイト単位の
転送モードを持っている。
転送モードを持っている。
（作 用〕
転送されるデータの総バイト数が２Ｎｘｎバイトである
場合も、２Ｎｘｎ十Ｎバイトである場合も、ＤＭＡコン
トローラ１００は、２Ｎバイト単位の転送モードに初期
設定される。
場合も、２Ｎｘｎ十Ｎバイトである場合も、ＤＭＡコン
トローラ１００は、２Ｎバイト単位の転送モードに初期
設定される。
ＤＲＤ回路１４０は、転送されるデータ残量が２Ｎバイ
ト以上であるか否かを判別する、この判別は、例えばＤ
ＭＡコントローラ本体１０１内にあるバイトカウント・
レジスタ（ＢＣＲ）のバイトカウント値をチェックする
ことにより行うことが出来る。
ト以上であるか否かを判別する、この判別は、例えばＤ
ＭＡコントローラ本体１０１内にあるバイトカウント・
レジスタ（ＢＣＲ）のバイトカウント値をチェックする
ことにより行うことが出来る。
ＤＲＤ回路１４０は、その判別結果を判別信号Ｓｃによ
りＭＤＸ回路１９０に加える。
りＭＤＸ回路１９０に加える。
ＭＤＸ回路１９０は、判別されたデータ残量が２Ｎバイ
ト以上である間は２Ｎバイト単位の転送を指示する。
ト以上である間は２Ｎバイト単位の転送を指示する。
２Ｎバイｔ−ａ位で０回データ転送が行われると、ＤＲ
Ｄ回路１４０は、転送データ残量が２Ｎバイ１−より小
さくなったことを判別してＭＤＸ回路１９０に通知する
。
Ｄ回路１４０は、転送データ残量が２Ｎバイ１−より小
さくなったことを判別してＭＤＸ回路１９０に通知する
。
ＭＤＸ回路１９０は、この通知を受けるとデータ転送単
位をＮバイトに切替え、Ｎバイト単位でデータ転送を行
わせる。これにより残ったＮバイトのデータが転送され
、２Ｎ Ｘ ｎ ＋ Ｎバイトの全データの転送が終了
する。
位をＮバイトに切替え、Ｎバイト単位でデータ転送を行
わせる。これにより残ったＮバイトのデータが転送され
、２Ｎ Ｘ ｎ ＋ Ｎバイトの全データの転送が終了
する。
なお、転送されるデータの総バイト数が２ＮＸｎバイト
である場合は、２Ｎバイト単位で０回データ転送が行わ
れるとデータ残量は零になるので、その時点でＤＭＡは
終了する。
である場合は、２Ｎバイト単位で０回データ転送が行わ
れるとデータ残量は零になるので、その時点でＤＭＡは
終了する。
以上の様に、本発明は、バー！Ｓウェアが残りのデータ
バイト数をチェックし、２Ｎノ＼イトよりも少くなった
ことを検出すると、転送ノ＼イ）１ｍ（ｆｆヲ２Ｎバイ
トからＮバイトに自動的に切替える様にしたものである
。
バイト数をチェックし、２Ｎノ＼イトよりも少くなった
ことを検出すると、転送ノ＼イ）１ｍ（ｆｆヲ２Ｎバイ
トからＮバイトに自動的に切替える様にしたものである
。
これにより、転送されるデータの総）＼イト数カ（２Ｎ
Ｘｎ＋Ｎバイトの場合も、残りがＮ）＼°イトζこ達す
る迄は、転送データ゛の総バイト数が２Ｎｘｎバイトの
場合と同様Ｃ，： ２ Ｎバイト単位でデータ転送する
ことが可能となり、データ転送レートを向上させること
が出来る。
Ｘｎ＋Ｎバイトの場合も、残りがＮ）＼°イトζこ達す
る迄は、転送データ゛の総バイト数が２Ｎｘｎバイトの
場合と同様Ｃ，： ２ Ｎバイト単位でデータ転送する
ことが可能となり、データ転送レートを向上させること
が出来る。
本発明の一実施例を、第２図を参照して説明する。
第２図は、本発明の一実施例の構成をブロック図で示し
たものである。
たものである。
（構成の説明）
第２図におい゛乙ＤＭＡコントローラ１００゜ＤＭＡコ
ントローラ本体１０１、ＤＲＤ回路１４０、ＭＤＸ回路
１９０については、第１図で説明した通りである。
ントローラ本体１０１、ＤＲＤ回路１４０、ＭＤＸ回路
１９０については、第１図で説明した通りである。
ＯＭＡコントローラ本体１０１において、１１０はＤＭ
Ａレジスタ部で、内部にある（ｍ＋１）個のエントリに
は、アドレス・レジスタ （ＡＤＲ）、バ・イトカウン
ト・レジスタ（ＢＣＲ）、モード・レジスタ（ＭＯＤＲ
）及びステータス・レジスタ（ＳＴＳＲ）が、Ｏ−ｍの
サフィックスで示される（ｍ＋１）組設けられている。
Ａレジスタ部で、内部にある（ｍ＋１）個のエントリに
は、アドレス・レジスタ （ＡＤＲ）、バ・イトカウン
ト・レジスタ（ＢＣＲ）、モード・レジスタ（ＭＯＤＲ
）及びステータス・レジスタ（ＳＴＳＲ）が、Ｏ−ｍの
サフィックスで示される（ｍ＋１）組設けられている。
各エントリのレジスタには、対応する入出力装置（図示
せず）のデータ転送制御に関する各データがセットされ
る。
せず）のデータ転送制御に関する各データがセットされ
る。
ＡＤＲには、対応する入出力装置がデータ転送するメモ
リ領域（図示せず）のアドレスがセントされる。ＢＣＲ
には、転送されるデータの総バイト数がセントされる。
リ領域（図示せず）のアドレスがセントされる。ＢＣＲ
には、転送されるデータの総バイト数がセントされる。
ＭＯＤＲには、転送時の転送バイトモード（２Ｎバイト
）及び転送方向がセットされる。５ＴＳＲには、転送終
了やエラー発生等の動作状態がセントされる。これら各
レジスタのデータは、動作開始時にＣＰ（Ｊ （図示せ
ず）から初期設定される。
）及び転送方向がセットされる。５ＴＳＲには、転送終
了やエラー発生等の動作状態がセントされる。これら各
レジスタのデータは、動作開始時にＣＰ（Ｊ （図示せ
ず）から初期設定される。
１２０はアドレス更新回路（ＩＮＧ回路）で、１回デー
タ転送が行われると、ＭＤＸ回路１９０の指示する転送
バイト値だけＡＤＲのアドレス値を増分する。
タ転送が行われると、ＭＤＸ回路１９０の指示する転送
バイト値だけＡＤＲのアドレス値を増分する。
１３０はＢＣ更新回路（ＤＥＣ回路）で、１回ダーク転
送が行われると、ＭＤＸ回路１９０の指衣する転送バイ
ト値だけＢＣＲのバイトカウント（直をｌ成分させる。
送が行われると、ＭＤＸ回路１９０の指衣する転送バイ
ト値だけＢＣＲのバイトカウント（直をｌ成分させる。
１５０はプライオリティ制御回路（ＰＯＣ回路）で、Ｄ
ＭＡ要求の中から最もプライオリティの高いＤＭＡ要求
を選択し、ＤＭＡレジスタ部１１０にあるそのＤＭＡ要
求を行った入出力装置のエンｌ−り中の各レジスタから
、ＤＭＡ制御に関するデータを取り出す。
ＭＡ要求の中から最もプライオリティの高いＤＭＡ要求
を選択し、ＤＭＡレジスタ部１１０にあるそのＤＭＡ要
求を行った入出力装置のエンｌ−り中の各レジスタから
、ＤＭＡ制御に関するデータを取り出す。
１６０はメモリインタフェースで、図示しないメモリと
ＤＭＡコントローラを接続する。１７０はＤＭＡインタ
フェースで、図示しない入出力装置とＤＭＡコントロー
ラを接続する。
ＤＭＡコントローラを接続する。１７０はＤＭＡインタ
フェースで、図示しない入出力装置とＤＭＡコントロー
ラを接続する。
１８０は転送制御回路で、ＤＭＡインタフェース１７０
と応答し、メモリインタフェース１６０を制御して、Ｍ
ＯＤＲから指示された転送モード（２Ｎバイト）及び転
送方向で、メモリと入出力装置間のデータ転送を行わせ
る。
と応答し、メモリインタフェース１６０を制御して、Ｍ
ＯＤＲから指示された転送モード（２Ｎバイト）及び転
送方向で、メモリと入出力装置間のデータ転送を行わせ
る。
ＤＲＤ回路１４０は、ＢＣＲからバイトカウント値が入
力され、ＭＯＤＲから転送モードが入力される。ＤＲＤ
回路１４０は、ＢＣＲから入力されたへ″イトカウント
イ直をチェックし、バイトカウント値がＭＯＤＲの指示
する転送バイト単位の２Ｎバイト以上であるかそれより
少ないかを示す判別信号ＳｃをＭＤＸ回路１９０に送る
。Ｂ ＣＲのバイトカウント値が零になったときは、Ｄ
ＭＡ終了信号ＳｆをＤＭＡインタフェース１７０に送る
。
力され、ＭＯＤＲから転送モードが入力される。ＤＲＤ
回路１４０は、ＢＣＲから入力されたへ″イトカウント
イ直をチェックし、バイトカウント値がＭＯＤＲの指示
する転送バイト単位の２Ｎバイト以上であるかそれより
少ないかを示す判別信号ＳｃをＭＤＸ回路１９０に送る
。Ｂ ＣＲのバイトカウント値が零になったときは、Ｄ
ＭＡ終了信号ＳｆをＤＭＡインタフェース１７０に送る
。
ＭＤＸ回路１９０には、ＤＲＤ回路１４０から判別信号
Ｓｃが入力され、ＭＯＤＲから転送モードが入力される
。ＭＤＸ回路１９０は、判別信号Ｓｃが転送バイト単位
即ち２Ｎバイト以上のバイトカウント値を指示するとき
は、ＭＯＤＲより指示された転送バイト単位即ち２Ｎバ
イトの値をｌＮＣ回路１２０及びＤＥＣ回路１３０に送
る。判別信号ＳＯがＢＣＲのバイトカウント値が２Ｎバ
イトより少くなったことを指示するときは、転送バイト
数変更信号を転送制御回路１８０に送りＮバイト値をＩ
ＮＣ回路１２０及びＤＥＣ回路１３０に送る。
Ｓｃが入力され、ＭＯＤＲから転送モードが入力される
。ＭＤＸ回路１９０は、判別信号Ｓｃが転送バイト単位
即ち２Ｎバイト以上のバイトカウント値を指示するとき
は、ＭＯＤＲより指示された転送バイト単位即ち２Ｎバ
イトの値をｌＮＣ回路１２０及びＤＥＣ回路１３０に送
る。判別信号ＳＯがＢＣＲのバイトカウント値が２Ｎバ
イトより少くなったことを指示するときは、転送バイト
数変更信号を転送制御回路１８０に送りＮバイト値をＩ
ＮＣ回路１２０及びＤＥＣ回路１３０に送る。
（動作の説明）
−ＤＭＡレジスタ部１１部内１０内ジスタには、図示し
ないＣＰＵによりＤＭＡ制御用の各データが初期設定さ
れるが、転送されるデータの総バイト数が２ＮＸｎバイ
トである場合も’ｌ Ｎ Ｘ ｎ ＋ Ｎバイトである
場合も、ＭＯＤＲには２Ｎバイトの転送モードが初期設
定される。
ないＣＰＵによりＤＭＡ制御用の各データが初期設定さ
れるが、転送されるデータの総バイト数が２ＮＸｎバイ
トである場合も’ｌ Ｎ Ｘ ｎ ＋ Ｎバイトである
場合も、ＭＯＤＲには２Ｎバイトの転送モードが初期設
定される。
図示しない入出力装置がＤＭＡ転送方式によりメモリ間
のデータ転送を行、う場合は、入出力装置は、ＤＭＡイ
ンタフェース１７０にＤＭＡ要求信号を送る。
のデータ転送を行、う場合は、入出力装置は、ＤＭＡイ
ンタフェース１７０にＤＭＡ要求信号を送る。
２００回路は、入力されたＤＭＡ要求のプライオリティ
が最も高い場合は、その入出力装置に対応するエントリ
中の各レジスタのデータを撓み出す。
が最も高い場合は、その入出力装置に対応するエントリ
中の各レジスタのデータを撓み出す。
いま、読み出される各レジスタが“０”番地ツエントリ
にあるとすると、Ａ Ｄ Ｒｏのデータが■ＮＣ回路１
２０に、ＢｃＲｏのデータがＤＥＣ回路１３０及びＢＣ
チェック回路１４０に、ＭＯＤＲｏのデータがＤＲＤ回
路１４０．ＭＤＸ回路１９０及び転送制御回路１８０に
それぞれ入力される。
にあるとすると、Ａ Ｄ Ｒｏのデータが■ＮＣ回路１
２０に、ＢｃＲｏのデータがＤＥＣ回路１３０及びＢＣ
チェック回路１４０に、ＭＯＤＲｏのデータがＤＲＤ回
路１４０．ＭＤＸ回路１９０及び転送制御回路１８０に
それぞれ入力される。
２Ｎバイト単位でデータが１回転送される毎にＤＲＤ回
路１４０は、ＢＣＲｏから入力されるバイトカウント値
が２Ｎバイト以上であるが否かをチェックし、その内容
をチェック信号ＳｃでＭＤＸ回路１９０に通知する。
路１４０は、ＢＣＲｏから入力されるバイトカウント値
が２Ｎバイト以上であるが否かをチェックし、その内容
をチェック信号ＳｃでＭＤＸ回路１９０に通知する。
ＭＤＸ回路１９０は、判別信号Ｓｃが２Ｎバイト以上の
カウント値を示すときは、データ転送単位が２Ｎバイト
であることを指示する。
カウント値を示すときは、データ転送単位が２Ｎバイト
であることを指示する。
２Ｎバイト単位で０回データ転送が行われると、ＤＲＤ
回路１４０は、ＢＣＲｏのバイトカウント値が２Ｎバイ
トより小さいなったことを検出してＭＤＩ回路１９０に
通知する。
回路１４０は、ＢＣＲｏのバイトカウント値が２Ｎバイ
トより小さいなったことを検出してＭＤＩ回路１９０に
通知する。
ＭＤＸ回路１９０は、ＤＲＤ回路１４０よりこの通知を
受けると、データ転送単位を２ＮバイトからＮバイトに
切替える信号を発生し、転送制御回路１８０に信号を送
りＮバイト単位でデータ転送を行わせる。これにより残
ったＮバイトのデータが転され、２Ｎｘｎ＋Ｎバイトの
全データの転送が終了する。
受けると、データ転送単位を２ＮバイトからＮバイトに
切替える信号を発生し、転送制御回路１８０に信号を送
りＮバイト単位でデータ転送を行わせる。これにより残
ったＮバイトのデータが転され、２Ｎｘｎ＋Ｎバイトの
全データの転送が終了する。
なお、転送されるデータの総バイト数が２ＮＸｎバイト
である場合は、２Ｎバイト単位で０回データ転送が行わ
れると全データの転送が終了する。
である場合は、２Ｎバイト単位で０回データ転送が行わ
れると全データの転送が終了する。
全データの転送が終了するとＢＣＲｏのバイトカウント
値は零となるので、ＤＲＤ回路１４０はＤＭＡ終了信号
ＳｆをＤＭＡインタフェース１７０を経由して入出力装
置に送り、ＤＭＡ転送を終了する。
値は零となるので、ＤＲＤ回路１４０はＤＭＡ終了信号
ＳｆをＤＭＡインタフェース１７０を経由して入出力装
置に送り、ＤＭＡ転送を終了する。
以上本発明の一実施例について説明したが、本発明の各
構成は、この実施例の構成に限定されるものではない。
構成は、この実施例の構成に限定されるものではない。
例えば、ＤＲＤ回路１４０はチェック信号Ｓｃのみを発
生し、ＤＭＡ転送終了信号Ｓｆを第３図の様に別個のＢ
Ｃ零値検出回路（２４０）に行わせる様にしてもよい。
生し、ＤＭＡ転送終了信号Ｓｆを第３図の様に別個のＢ
Ｃ零値検出回路（２４０）に行わせる様にしてもよい。
〔発明の効果〕
以上説明した様に、本発明によれば、転送されるデータ
の総バイト数が２ＮＸｎ＋Ｎバイトの場合も、残りがＮ
バイトに達する迄は、転送データの総バイト数が２ＮＸ
ｎバイトの場合と同様に２Ｎバイト単位でデータ転送す
ることが可能となり、データ転送レートを向上させるこ
とが出来る。
の総バイト数が２ＮＸｎ＋Ｎバイトの場合も、残りがＮ
バイトに達する迄は、転送データの総バイト数が２ＮＸ
ｎバイトの場合と同様に２Ｎバイト単位でデータ転送す
ることが可能となり、データ転送レートを向上させるこ
とが出来る。
第１図・・・本発明の詳細な説明図、
第２図・・・本発明の一実施例の説明図、第３図・・・
従来のＤＭＡコントローラの説明図、第１図及び第２図
において、 １００・・・ＤＭＡコントローラ、１０１・・・ＤＭＡ
コントローラ本体、１４０・・・転送データ残量判別（
ＤＲＤ回路）、１９０・・・転送モード変換（ＭＤＸ）
回路、ＢＣＲ・・・バイトカウント・レジスタ。 特許出願人 富 士 通 株式会社第１図
従来のＤＭＡコントローラの説明図、第１図及び第２図
において、 １００・・・ＤＭＡコントローラ、１０１・・・ＤＭＡ
コントローラ本体、１４０・・・転送データ残量判別（
ＤＲＤ回路）、１９０・・・転送モード変換（ＭＤＸ）
回路、ＢＣＲ・・・バイトカウント・レジスタ。 特許出願人 富 士 通 株式会社第１図
Claims (1)
- 【特許請求の範囲】 Ｎ及び２Ｎ（Ｎは１以上の整数）バイト単位のデータ転
送モードを持つ直接メモリアクセスコントローラのデー
タ転送制御方式において、 （ａ）転送されるデータ残量が２Ｎバイト以上であるか
否かを判別する転送データ残量判別回路（１４０）と、 （ｂ）判別結果が２Ｎバイト以上であるときは２Ｎバイ
ト単位の転送モードを指示し、２Ｎバイトより小さいと
きはＮバイト単位の転送モードに切替えさせる転送モー
ド変換回路（１９０）、を備えたことを特徴とする直接
メモリアクセス転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242185A JPS6292053A (ja) | 1985-10-18 | 1985-10-18 | 直接メモリアクセス転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242185A JPS6292053A (ja) | 1985-10-18 | 1985-10-18 | 直接メモリアクセス転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292053A true JPS6292053A (ja) | 1987-04-27 |
Family
ID=16938993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242185A Pending JPS6292053A (ja) | 1985-10-18 | 1985-10-18 | 直接メモリアクセス転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292053A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490799U (ja) * | 1990-12-20 | 1992-08-07 | ||
| JPH053797U (ja) * | 1991-07-03 | 1993-01-22 | 川崎重工業株式会社 | 低温地下式貯槽の屋根内面保冷構造における保冷パネル目地構造 |
| JPH0546465A (ja) * | 1991-08-16 | 1993-02-26 | Fujitsu Ltd | 計算機のデータアクセス方式 |
| JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116139A (en) * | 1980-02-18 | 1981-09-11 | Fujitsu Ltd | Production system of transfer data quantity |
-
1985
- 1985-10-18 JP JP23242185A patent/JPS6292053A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116139A (en) * | 1980-02-18 | 1981-09-11 | Fujitsu Ltd | Production system of transfer data quantity |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490799U (ja) * | 1990-12-20 | 1992-08-07 | ||
| JPH053797U (ja) * | 1991-07-03 | 1993-01-22 | 川崎重工業株式会社 | 低温地下式貯槽の屋根内面保冷構造における保冷パネル目地構造 |
| JPH0546465A (ja) * | 1991-08-16 | 1993-02-26 | Fujitsu Ltd | 計算機のデータアクセス方式 |
| JPH05204827A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
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