JPH10320175A - エンディアン変換方式 - Google Patents

Abstract

(57)【要約】 【課題】 メモリを介したＣＰＵ間通信の場合には、メ
モリへのアクセスはワードまたはバイト単位固定であっ
たために、メモリ内の必要な領域を読み書きするのにア
クセス回数が多くなったり、不必要な領域にアクセスし
なければならず、アクセス時間がかかり、メモリデバイ
スの寿命を縮めていた。メモリを介したＣＰＵ間通信の
場合には、通信するＣＰＵのエンディアン方式に応じ
て、予めデータ配置をＳ／ＷもしくはＨ／Ｗで設定して
しまうので、片方のＣＰＵをエンディアン方式の異なる
ＣＰＵに変更することが容易ではなかった。 【解決手段】 お互いに通信するＣＰＵ１、２のエンデ
ィアン方式、メモリ書き込み時のアクセス方式を記憶し
てデータバスの入れ換えを判断するエンディアン／アク
セス方式制御手段１０と、通信する片方のＣＰＵを異な
るエンディアン方式に変更してもデータバスを容易に入
れ換えられるエンディアン変換手段１１、１２を設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ間のデータ通信
に関し、特に、互いに通信するＣＰＵのメモリへのアク
セス方式、エンディアン方式に対応するデータ通信にお
けるエンディアン変換方式に関する。

【０００２】

【従来の技術】第１の従来例として、特開平６−６９９
７８号公報に開示されたプロセッサ間通信方式があげら
れる。

【０００３】この第１の従来例は、プロセッサ間通信の
エンディアンを統一し、相手プロセッサのエンディアン
を意識することなく通信を行うことを目的としており、
リトルエンディアンプロセッサからのパケットを、ビッ
グエンディアンプロセッサが受信した場合に、ビッグエ
ンディアンプロセッサは、受信したパケットのデータを
エンディアン変換処理部でリトルエンディアンからビッ
グエンディアンに変換する。ビッグエンディアンプロセ
ッサがリトルエンディアンプロセッサへパケットを送信
する場合には、ビッグエンディアンプロセッサは、パケ
ット処理部でビッグエンディアンとして生成されたパケ
ット上のデータを、上記のエンディアン変換処理部でリ
トルエンディアンに変換して相手プロセッサへ送信す
る。

【０００４】第２の従来例として、特開平６−５２１０
２号公報に開示されたデータ転送装置があげられる。

【０００５】この第２の従来例は、エンディアン形式の
異なる装置間において、様々な長さのデータ要素からな
るデータブロックの転送をプログラムによらず高速に行
うデータ転送装置を提供することを目的としたものであ
り、異なる長さのデータ要素が複数含まれてなるデータ
構造のデータブロックを転送元から受ける入力回路と、
この入力回路で受けたデータをデータ要素に組立て、転
送先のエンディアン形式に構造変換するデータ構造変換
部と、このデータ構造変換部によって構造変換されたデ
ータ要素を転送先へ与える出力回路と、転送するデータ
ブロックのデータ構造を保持するデータ構造保持回路
と、転送元のエンディアンと転送先のエンディアンを保
持するエンディアン保持回路と、データ構造変換部を制
御する制御回路とから構成されている。

【０００６】従来の技術を図３、図４を参照して説明す
る。

【０００７】図４はメモリ３を介した異なるデータバス
サイズのＣＰＵ間通信の従来例を示すブロック図であ
る。

【０００８】図４において、ＣＰＵ１はデータバス４、
５の２本のデータバスからなり、１本のデータバスは８
本のデータ信号からなる。つまりＣＰＵ１は２バイトの
データが１度に送受信可能である。またＣＰＵ２はデー
タバス６、７の２本のデータバスからなり、２バイトの
データが１度に送受信可能である。この時、メモリ３に
対するアクセス方式はワード単位もしくはバイト単位が
固定化されていた。

【０００９】図３はエンディアン方式のデータ配置につ
いて示す図である。エンディアン方式にはリトルエンデ
ィアンとビッグエンディアンの２方式が知られている。

【００１０】図中、各アルファベット、アドレス値の１
桁は１６進数の数を表す。

【００１１】図３（ａ）に示す２バイト長のデータをメ
モリに格納する際に、図３（ｂ）に示すように下位デー
タをアドレスの低い方に、上位データをアドレスの高い
方に格納する方式がリトルエンディアン方式である。ま
た図３（ｃ）に示すように、下位データをアドレスの高
い方に、上位データをアドレスの低い方に格納する方式
がビッグエンディアン方式である。

【００１２】よって図４に示すようなメモリ３を介した
ＣＰＵ間通信の場合には、ＣＰＵのエンディアン方式が
異なると、データが格納されるアドレスが異なるため
に、通信するＣＰＵのエンディアン方式に応じてデータ
配置の入れ替えをＨ／ＷもしくはＳ／Ｗで予め制御して
おく必要があった。

【００１３】

【発明が解決しようとする課題】しかしながら、叙上の
従来技術には以下に示す如き欠点があった。

【００１４】第１の問題点は、図４に示すメモリを介し
たＣＰＵ間通信の場合には、ワード単位でアクセスする
か、バイト単位でアクセスするかは固定であったため
に、メモリ内の必要な領域を読み書きするのにアクセス
回数が多くなったり、不必要な領域にアクセスしなけれ
ばならなかった。

【００１５】その理由を図３（ｂ）を参照して説明す
る。メモリのアドレス０番地にＢＢ、アドレス１番地に
ＡＡの２バイト（１ワード）のデータが書かれている。

【００１６】メモリに対するアクセス方式がバイト単位
固定の場合には、アドレス０番地のデータと１番地のデ
ータが必要であれば、ＣＰＵはアドレス０番地とアドレ
ス１番地の２回に分けてメモリにアクセスをしなければ
ならなかった。つまりワードアクセスでアドレス０番地
とアドレス１番地のデータを同時に読み込むのに比べて
２倍の時間を費やさなければならなかった。

【００１７】また、メモリに対するアクセス方式がワー
ド単位固定の場合には、メモリの０番地に１バイトのデ
ータＢＢのみを書くのにアドレス１番地にも同時にアク
セスがされてデータを書き込んでしまうために、メモリ
のデバイス寿命を縮めることになった。

【００１８】第２の問題点は、図４に示すメモリ３を介
したＣＰＵ間通信の場合には、片方のＣＰＵをエンディ
アン方式の異なるＣＰＵに変更することが容易ではなか
った。

【００１９】その理由は、通信するＣＰＵのエンディア
ン方式に応じて、予めデータ配置をＳ／ＷもしくはＨ／
Ｗで設定してしまうからである。

【００２０】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記課題を解決する為になされたものであ
り、従って本発明の目的は、ＣＰＵ間のメモリに対する
アクセス方式を固定化しないことで、通信の高速化をは
かり、メモリ領域を効率的に使用して、メモリデバイス
の寿命を延ばすことを可能とした新規なエンディアン変
換方式を提供することにある。

【００２１】本発明の他の目的は、通信する片方のＣＰ
Ｕを異なるエンディアン方式に変更する際に、Ｈ／Ｗで
容易に制御することを可能とした新規なエンディアン変
換方式を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成する為
に、本発明に係るエンディアン変換方式は、互いに通信
するＣＰＵのエンディアン方式及びメモリ書き込み時の
アクセス方式を記憶してデータバスの入れ替えを判断す
るエンディアン／アクセス方式制御手段（図１の１０）
と、この制御手段の判断結果により制御されデータバス
の入れ替えを容易に行うエンディアン変換手段（図１の
１１、１２）を設ける。

【００２３】

【作用】本発明においては、エンディアン／アクセス方
式制御手段がＣＰＵの持つエンディアン方式とメモリの
各データ領域に対するアクセス方式を記憶し、制御信号
を作ることで、エンディアン変換手段によってデータバ
スのエンディアン変換、メモリへのアクセス方式を容易
に切り換えることができる。

【００２４】

【発明の実施の形態】

［１］構成の説明 次に、本発明の一実施の形態について図１を参照して説
明する。

【００２５】図１は本発明による一実施の形態を示すブ
ロック構成図である。本発明はメモリ３を介したＣＰＵ
１とＣＰＵ２間の通信である。

【００２６】図１を参照するに、ＣＰＵ１、ＣＰＵ２に
は、それぞれデータバス４、５、データバス６、７の、
データバスが２本ずつ設けられている。１本のデータバ
スは８本のデータ信号からなる。つまりＣＰＵ１、ＣＰ
Ｕ２共に１度に２バイトのデータが送受信可能である。
各ＣＰＵ１、ＣＰＵ２からはアドレスバス８、９、バイ
トアドレスか、ワードアドレスかを示すバイト／ワード
信号２１、２２、読み出しモードか書き込みモードかを
示すリード／ライト信号２３、２４がエンディアン／ア
クセス方式制御回路１０に接続されている。

【００２７】エンディアン／アクセス方式制御回路１０
は、ＣＰＵ１とＣＰＵ２のエンディアン方式と、各ＣＰ
Ｕ１、ＣＰＵ２からメモリ３の各データ領域に対するア
クセス方式を記憶し、制御信号１３〜２０を作る回路で
ある。

【００２８】エンディアン変換回路１１は、制御信号１
３〜１６を受けてデータバス４、５とデータバス３３、
３４のつなぎ変えを行う回路である。

【００２９】エンディアン変換回路１２は、制御信号１
７〜２０を受けてデータバス６、７とデータバス３５、
３６のつなぎ変えを行う回路である。

【００３０】［２］動作の説明 次に本発明による実施の形態の動作について図１を参照
して説明する。

【００３１】ＣＰＵ２がメモリ３のあるデータ領域へデ
ータを書き込み、これをＣＰＵ１がそのデータをメモリ
３から読み出す場合を説明する。

【００３２】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１とＣＰＵ２のエンディアン方式を予め記憶
させておく。

【００３３】ＣＰＵ２から出力されたデータは２本のデ
ータバス６、７にのせられ、エンディアン変換回路１２
に入力される。

【００３４】エンディアン変換回路１２はデータバス６
をデータバス３５へ、データバス７をデータバス３６へ
接続する。

【００３５】この時、ＣＰＵ２は、アドレスバス９、バ
イト／ワード信号２２、リード／ライト信号２４を使用
して、エンディアン／アクセス方式制御回路１０にメモ
リ３のあるアドレスにバイトもしくはワードアクセスで
データを書き込んだことを記憶させる。

【００３６】ＣＰＵ１はメモリ３からＣＰＵ２が書き込
んだデータを読み込む際に、エンディアン／アクセス方
式制御回路１０へアドレスバス８を介してアドレスとリ
ード／ライト信号２３を送り、これを受けたエンディア
ン／アクセス方式制御回路１０は、ＣＰＵ１が読み込も
うとしているメモリ３のあるデータ領域がバイト単位で
書かれているか、ワード単位で書かれているかをバイト
／ワード信号２１によってＣＰＵ１に教える。エンディ
アン／アクセス方式制御回路１０はまた、ＣＰＵ１とＣ
ＰＵ２のエンディアン方式により、制御信号１３〜１６
を生成し、エンディアン変換回路１１に送信する。

【００３７】制御信号１３〜１６はエンディアン変換回
路１１の双方向バッファのゲートの開閉を行う。これに
より、データバス３３、３４はデータバス４もしくは５
に接続されて、ＣＰＵ１は適切なデータをメモリ３から
読み出すことができる。

【００３８】

【実施例】

［１］実施例の構成の説明 次に、本発明の一実施例の構成について図面を参照して
詳細に説明する。

【００３９】本発明は、図１に示すようにＣＰＵ１、Ｃ
ＰＵ２、メモリ３、エンディアン／アクセス方式制御回
路１０、エンディアン変換回路１１、１２からなる。

【００４０】エンディアン変換回路１１のＣＰＵ１側で
は、双方向バッファ２５、２６がデータバス４に、双方
向バッファ２７、２８がデータバス５にそれぞれ接続さ
れている。また、メモリ３側では、双方向バッファ２
５、２７がデータバス３３に、双方向バッファ２６、２
８がデータバス３４にそれぞれ接続されている。

【００４１】同様に、エンディアン変換回路１２のＣＰ
Ｕ２側では、双方向バッファ２９、３０がデータバス６
に、双方向バッファ３１、３２がデータバス７にそれぞ
れ接続されている。

【００４２】また、メモリ３側では、双方向バッファ２
９、３１がデータバス３５に、双方向バッファ３０、３
２がデータバス３６にそれぞれ接続されている。

【００４３】ＣＰＵ１、ＣＰＵ２のアドレスバス８、９
はメモリ３とエンディアン／アクセス方式制御回路１０
の両方に接続されている。ＣＰＵ１、ＣＰＵ２からはそ
れぞれバイトアクセスか、ワードアクセスかを示すバイ
ト／ワード信号２１、２２、読み出しモードか書き込み
モードかを示すリード／ライト信号２３、２４がエンデ
ィアン／アクセス方式制御回路１０に接続されている。

【００４４】エンディアン／アクセス方式制御回路１０
からはエンディアン変換回路１１の双方向バッファ２５
〜２８のゲートに対して４本の制御信号１３〜１６が、
エンディアン変換回路１２の双方向バッファ２９〜３２
のゲートに対して４本の制御信号１７〜２０がそれぞれ
接続されている。

【００４５】［２］実施例の動作の説明 次に、本発明の一実施例の動作について図１、図３を参
照して詳細に説明する。

【００４６】まず、ＣＰＵ１とＣＰＵ２が両者共にビッ
グエンディアン方式、つまり両者共に同じエンディアン
方式であり、ＣＰＵ２がメモリ３のあるデータ領域へワ
ード単位でデータを書き込み、これをＣＰＵ１がそのデ
ータをメモリ３から読み出す場合を説明する。

【００４７】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１とＣＰＵ２が共にビッグエンディアン方式
であることを手動のスイッチで記憶させておく。

【００４８】まず、ＣＰＵ２はメモリ３のアドレス０番
地にワードアクセスで図３（ａ）に示すような２バイト
データＡＡＢＢを書き込む。各アルファベットの１桁は
１６進数を表わす。

【００４９】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はワードアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にワードアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９、３２のゲート
を開き、双方向バッファ３０、３１のゲートを閉じるよ
うな制御信号１７〜２０を生成する。

【００５０】よって上位データＡＡは、データバス６に
のり、双方向バッファ２９を介して、データバス３５に
接続され、メモリ３の０番地へ格納される。

【００５１】下位データＢＢは、データバス７にのり、
双方向バッファ３２を介してデータバス３６に接続さ
れ、メモリ３の１番地へ格納される。よってメモリ３で
のデータ構造は図３（ｃ）のようになる。

【００５２】次に、ＣＰＵ２が書き込んだデータをＣＰ
Ｕ１がメモリ３から読み出す場合を説明する。

【００５３】ＣＰＵ１はエンディアン／アクセス方式制
御回路１０へアドレスバス８を介してアドレス信号とリ
ード／ライト信号２３を送り、これからメモリ３の０番
地からデータを読み込むことを示す。エンディアン／ア
クセス方式制御回路１０にはＣＰＵ１とＣＰＵ２が同じ
エンディアン方式であり、メモリ３の０番地にはワード
アクセスでデータが書き込まれたことが記憶されている
ので、エンディアン／アクセス方式制御回路１０は、バ
イト／ワード信号２１からＣＰＵ１に対してワードアク
セスするように命令し、双方向バッファ２５、２８のゲ
ートを開き、双方向バッファ２６、２７のゲートを閉じ
るような制御信号１３〜１６を生成する。

【００５４】よって、メモリ３のデータＡＡはデータバ
ス３３にのり、双方向バッファ２５を介してデータバス
４に接続され、ＣＰＵ１の上位データとして読み込まれ
る。データＢＢはデータバス３４にのり、双方向バッフ
ァ２８を介してデータバス５に接続され、ＣＰＵ１の下
位データとして読み込まれる。

【００５５】次に、ＣＰＵ１とＣＰＵ２が両者共にビッ
グエンディアン方式、つまり両者共に同じエンディアン
方式であり、ＣＰＵ２がメモリ３のあるデータ領域へバ
イト単位でデータを書き込み、これをＣＰＵ１がそのデ
ータをメモリ３から読み出す場合を説明する。

【００５６】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１とＣＰＵ２が共にビッグエンディアン方式
であることを手動のスイッチで記憶させておく。

【００５７】まず、ＣＰＵ２はメモリ３のアドレス０番
地にバイトアクセスで１バイトデータＡＡを書き込む。

【００５８】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はバイトアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にバイトアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９のゲートを開
き、双方向バッファ３０、３２のゲートを閉じるような
制御信号１７〜２０を生成する。

【００５９】よってデータＡＡは、データバス６にの
り、双方向バッファ２９を介して、データバス３５に接
続され、メモリ３の０番地へ格納される。

【００６０】次に、ＣＰＵ２が書き込んだデータをＣＰ
Ｕ１がメモリ３から読み出す場合を説明する。ＣＰＵ１
はエンディアン／アクセス方式制御回路１０へアドレス
バス８を介してアドレス信号とリード／ライト信号２３
を送り、これからメモリ３の０番地からデータを読み込
むことを示す。エンディアン／アクセス方式制御回路１
０にはＣＰＵ１とＣＰＵ２が同じエンディアン方式であ
り、メモリ３の０番地にはバイトアクセスでデータが書
き込まれたことが記憶されているので、エンディアン／
アクセス方式制御回路１０は、バイト／ワード信号２１
からＣＰＵ１に対してバイトアクセスするように命令
し、双方向バッファ２５のゲートを開き、双方向バッフ
ァ２６〜２８のゲートを閉じるような制御信号１３〜１
６を生成する。

【００６１】よって、メモリ３のデータＡＡは、データ
バス３３にのり、双方向バッファ２５を介してデータバ
ス４に接続され、ＣＰＵ１の上位データとして読み込ま
れる。

【００６２】では、ＣＰＵ１がリトルエンディアン方式
でＣＰＵ２がビッグエンディアン方式、つまり両者が異
なるエンディアン方式であり、ＣＰＵ２がメモリ３のあ
るデータ領域へワード単位でデータを書き込み、これを
ＣＰＵ１がそのデータをメモリ３から読み出す場合を説
明する。

【００６３】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１がリトルエンディアン方式でＣＰＵ２がビ
ッグエンディアン方式であることを手動のスイッチで記
憶させておく。まず、ＣＰＵ２はメモリ３のアドレス０
番地にワードアクセスで図３（ａ）に示すような２バイ
トデータＡＡＢＢを書き込む。

【００６４】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はワードアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にワードアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９、３２のゲート
を開き、双方向バッファ３０、３１のゲートを閉じるよ
うな制御信号１７〜２０を生成する。

【００６５】よって上位データＡＡは、データバス６に
のり、双方向バッファ２９を介して、データバス３５に
接続され、メモリ３の０番地へ格納される。

【００６６】下位データＢＢは、データバス７にのり、
双方向バッファ３２を介してデータバス３６に接続さ
れ、メモリ３の１番地へ格納される。よってメモリ３で
のデータ構造は図３（ｃ）のようになる。

【００６７】次に、ＣＰＵ２が書き込んだデータをＣＰ
Ｕ１がメモリ３から読み出す場合を説明する。

【００６８】ＣＰＵ１はエンディアン／アクセス方式制
御回路１０へアドレスバス８を介してアドレス信号とリ
ード／ライト信号２３を送り、これからメモリ３の０番
地からデータを読み込むことを示す。エンディアン／ア
クセス方式制御回路１０にはＣＰＵ１とＣＰＵ２が異な
るエンディアン方式であり、メモリ３の０番地にはワー
ドアクセスでデータが書き込まれたことが記憶されてい
るので、エンディアン／アクセス方式制御回路１０は、
バイト／ワード信号２１からＣＰＵ１に対してワードア
クセスするように命令し、双方向バッファ２６、２７の
ゲートを開き、双方向バッファ２５、２８のゲートを閉
じるような制御信号１３〜１６を生成してエンディアン
変換を行う。

【００６９】よって、メモリ３のデータＡＡは、データ
バス３３にのり、双方向バッファ２７を介してデータバ
ス５に接続され、ＣＰＵ１の下位データとして読み込ま
れる。データＢＢはデータバス３４にのり、双方向バッ
ファ２６を介してデータバス４に接続され、ＣＰＵ１の
上位データとして読み込まれる。

【００７０】次に、ＣＰＵ１がリトルエンディアン方式
でＣＰＵ２がビッグエンディアン方式、つまり両者は異
なるエンディアン方式であり、ＣＰＵ２がメモリ３のあ
るデータ領域へバイト単位でデータを書き込み、これを
ＣＰＵ１がそのデータをメモリ３から読み出す場合を説
明する。

【００７１】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１がリトルエンディアン方式で、ＣＰＵ２が
ビッグエンディアン方式であることを手動のスイッチで
記憶させておく。まず、ＣＰＵ２はメモリ３のアドレス
０番地にバイトアクセスで１バイトデータＡＡを書き込
む。

【００７２】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はバイトアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にバイトアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９のゲートを開
き、双方向バッファ３０〜３２のゲートを閉じるような
制御信号１７〜２０を生成する。よってデータＡＡは、
データバス６にのり、双方向バッファ２９を介して、デ
ータバス３５に接続され、メモリ３の０番地へ格納され
る。

【００７３】次にＣＰＵ１がメモリ３からＣＰＵ２が書
き込んだデータを読み出す場合を説明する。

【００７４】ＣＰＵ１はエンディアン／アクセス方式制
御回路１０へアドレスバス８を介してアドレス信号と、
リード／ライト信号２３を送り、これからメモリ３の０
番地からデータを読み込むことを示す。エンディアン／
アクセス方式制御回路１０にはＣＰＵ１がリトルエンデ
ィアンで、ＣＰＵ２がビッグエンディアン方式であり、
メモリ３の０番地にはバイトアクセスでデータが書き込
まれたことが記憶されているので、エンディアン／アク
セス方式制御回路１０は、バイト／ワード信号２１から
ＣＰＵ１に対してバイトアクセスするように命令し、双
方向バッファ２７のゲートを開き、双方向バッファ２
５、２６、２８のゲートを閉じるような制御信号１３〜
１６を生成する。

【００７５】よって、メモリ３のデータＡＡは、データ
バス３３にのり、双方向バッファ２７を介してデータバ
ス５に接続され、ＣＰＵ１の下位データとして読み込ま
れる。

【００７６】続いて、ＣＰＵ１がビッグエンディアン方
式でＣＰＵ２がリトルエンディアン方式、つまり両者が
異なるエンディアン方式であり、ＣＰＵ２がメモリ３の
あるデータ領域へワード単位でデータを書き込み、これ
をＣＰＵ１がそのデータをメモリ３から読み出す場合を
説明する。

【００７７】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１がビッグエンディアン方式でＣＰＵ２がリ
トルエンディアン方式であることを手動のスイッチで記
憶させておく。まず、ＣＰＵ２はメモリ３のアドレス０
番地にワードアクセスで図３（ａ）に示すような２バイ
トデータＡＡＢＢを書き込む。

【００７８】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はワードアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にワードアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９、３２のゲート
を開き、双方向バッファ３０、３１のゲートを閉じるよ
うな制御信号１７〜２０を生成する。

【００７９】よって上位データＡＡは、データバス６に
のり、双方向バッファ２９を介して、データバス３５に
接続され、メモリ３の０番地へ格納される。下位データ
ＢＢは、データバス７にのり、双方向バッファ３２を介
してデータバス３６に接続され、メモリ３の１番地へ格
納される。よってメモリ３でのデータ構造は図３（ｃ）
のようになる。

【００８０】次に、ＣＰＵ１がメモリ３からＣＰＵ２が
書き込んだデータを読み出す場合を説明する。

【００８１】ＣＰＵ１はエンディアン／アクセス方式制
御回路１０へアドレスバス８を介してアドレス信号とリ
ード／ライト信号２３を送り、これからメモリ３の０番
地からデータを読み込むことを示す。エンディアン／ア
クセス方式制御回路１０にはＣＰＵ１とＣＰＵ２が異な
るエンディアン方式であり、メモリ３の０番地にはワー
ドアクセスでデータが書き込まれたことが記憶されてい
るので、エンディアン／アクセス方式制御回路１０は、
バイト／ワード信号２１からＣＰＵ１に対してワードア
クセスするように命令し、双方向バッファ２６、２７の
ゲートを開き、双方向バッファ２５、２８のゲートを閉
じるような制御信号１３〜１６を生成してエンディアン
変換を行う。

【００８２】よって、メモリ３のデータＡＡは、データ
バス３３にのり、双方向バッファ２７を介してデータバ
ス５に接続され、ＣＰＵ１の下位データとして読み込ま
れる。データＢＢはデータバス３４にのり、双方向バッ
ファ２６を介してデータバス４に接続され、ＣＰＵ１の
上位データとして読み込まれる。

【００８３】次に、ＣＰＵ１がビッグエンディアン方式
でＣＰＵ２がリトルエンディアン方式、つまり両者が異
なるエンディアン方式であり、ＣＰＵ２がメモリ３のあ
るデータ領域へバイト単位でデータを書き込み、これを
ＣＰＵ１がそのデータをメモリ３から読み出す場合を説
明する。

【００８４】エンディアン／アクセス方式制御回路１０
にはＣＰＵ１がビッグエンディアン方式で、ＣＰＵ２が
リトルエンディアン方式で手動のスイッチで記憶させて
おく。まず、ＣＰＵ２はメモリ３のアドレス０番地にバ
イトアクセスで１バイトデータＡＡを書き込む。

【００８５】この時リード／ライト信号２４は書き込み
モードを、バイト／ワード信号２２はバイトアクセスを
示すので、エンディアン／アクセス方式制御回路１０で
はメモリ３の０番地にバイトアクセスで書き込みが行わ
れたことを記憶し、双方向バッファ２９のゲートを開
き、双方向バッファ３０〜３２のゲートを閉じるような
制御信号１７〜２０を生成する。よってデータＡＡは、
データバス６にのり、双方向バッファ２９を介して、デ
ータバス３５に接続され、メモリ３の０番地へ格納され
る。

【００８６】次にＣＰＵ１がメモリ３からＣＰＵ２が書
き込んだデータを読み出す場合を説明する。

【００８７】ＣＰＵ１はエンディアン／アクセス方式制
御回路１０へアドレスバス８を介してアドレス信号と、
リード／ライト信号２３を送り、これからメモリ３の０
番地からデータを読み込むことを示す。エンディアン／
アクセス方式制御回路１０にはＣＰＵ１がビッグエンデ
ィアンで、ＣＰＵ２がリトルエンディアン方式であり、
メモリ３の０番地にはバイトアクセスでデータが書き込
まれたことが記憶されているので、エンディアン／アク
セス方式制御回路１０は、バイト／ワード信号２１から
ＣＰＵ１に対してバイトアクセスするように命令し、双
方向バッファ２７のゲートを開き、双方向バッファ２
５、２６、２８のゲートを閉じるような制御信号１３〜
１６を生成する。

【００８８】よって、メモリ３のデータＡＡは、データ
バス３３にのり、双方向バッファ２７を介してデータバ
ス５に接続され、ＣＰＵ１の下位データとして読み込ま
れる。

【００８９】図２はエンディアン／アクセス方式制御回
路の具体例を示すブロック構成図である。

【００９０】図２を参照するに、エンディアン／アクセ
ス方式制御回路１０は、リトルエンディアンかあるいは
ビッグエンディアン方式かのエンディアン方式を例えば
手動のスイッチ等で設定し設定／記憶するエンディアン
方式設定／記憶部１０１と、バイトまたはワードのアク
セス方式を記憶するバイト／ワード記憶部１０２と、ア
ドレスパス８、９のアドレス信号、リード／ライト信号
２３、２４、エンディアン方式設定／記憶部１０１の出
力信号及びバイト／ワード記憶部１０２の出力信号に基
づいて、エンディアン変換回路１１、１２を切換制御す
る制御信号１３〜１６、１７〜２０を発生する制御信号
生成部１０３とを備えている。

【００９１】

【発明の効果】本発明は以上の如く構成され、作用する
ものであり、従って本発明によれば以下に示す効果が得
られる。

【００９２】第１の効果は、メモリを介したＣＰＵ間通
信でメモリへのアクセスが効率的になり、メモリデバイ
スの寿命を長くできることである。

【００９３】その理由は、メモリ領域毎にバイト／ワー
ドアクセスかを記憶することで、メモリへのアクセス回
数や必要のないメモリ領域へのアクセスを軽減できるか
らである。

【００９４】第２の効果は、ＣＰＵ間通信でエンディア
ン方式の異なるＣＰＵへの変更が容易にできることであ
る。

【００９５】その理由は、通信するＣＰＵのエンディア
ン方式に応じて、Ｈ／Ｗでデータバスの入れ換えを行う
からである。

【図面の簡単な説明】

【図１】本発明による一実施の形態に関するＣＰＵ転送
方式のブロック構成図である。

【図２】エンディアン／アクセス方式制御回路の具体例
を示すブロック構成図である。

【図３】（ａ）は２バイト長データを表現した図、
（ｂ）は２バイト長データをリトルエンディアン方式で
表現した図、（ｃ）は２バイト長データをビッグエンデ
ィアン方式で表現した図である。

【図４】従来の技術に関するＣＰＵ転送方式のブロック
図である。

【符号の説明】

１、２…ＣＰＵ ３…メモリ ４〜７、３３〜３６…データバス ８、９…アドレスバス １０…エンディアン／アクセス方式制御回路 １１、１２…エンディアン変換回路 １３〜２０…制御信号 ２１、２２…バイト／ワード信号 ２３、２４…リード／ライト信号 ２５〜３２…双方向バッファ １０１…エンディアン方式設定／記憶部 １０２…バイト／ワード記憶部 １０３…制御信号生成部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 互いに通信するＣＰＵのエンディアン方
   式及びメモリ書き込み時のアクセス方式を記憶してデー
   タバスの入れ替えを判断する判断手段と、該判断手段の
   判断結果により制御されデータバスの入れ替えを行う変
   換手段とを有することを特徴とするエンディアン変換方
   式。
2. 【請求項２】 前記判断手段は、メモリを介して実行さ
   れる第１及び第２のＣＰＵ間の通信システムにおけるエ
   ンディアン／アクセス方式制御回路であり、該エンディ
   アン／アクセス方式制御回路は、前記メモリと前記第１
   のＣＰＵ間に設けられた第１のアドレスバスに接続され
   ると共に前記メモリと前記第２のＣＰＵ間に設けられた
   第２のアドレスバスに接続され、前記変換手段は、前記
   メモリとの間に第１及び第２のデータバスで接続され且
   つ前記第１のＣＰＵとの間に第３及び第４のデータバス
   で接続された第１のエンディアン変換回路と、前記メモ
   リとの間に第５及び第６のデータバスで接続され且つ前
   記第２のＣＰＵとの間に第７及び第８のデータバスで接
   続された第２のエンディアン変換回路とを有することを
   更に特徴とする請求項１に記載のエンディアン変換方
   式。
3. 【請求項３】 前記第１のエンディアン変換回路は、前
   記第１及び第３のデータバスに接続された第１の双方向
   バッファと、前記第２及び第３のデータバスに接続され
   た第２の双方向バッファと、前記第１及び第４のデータ
   バスに接続された第３の双方向バッファと、前記第２及
   び第４のデータバスに接続された第４の双方向バッファ
   とを有し、前記第２のエンディアン変換回路は、前記第
   ５及び第７のデータバスに接続された第５の双方向バッ
   ファと、前記第６及び第７のデータバスに接続された第
   ６の双方向バッファと、前記第５及び第８のデータバス
   に接続された第７の双方向バッファと、前記第６及び第
   ８のデータバスに接続された第８の双方向バッファとを
   有することを更に特徴とする請求項２に記載のエンディ
   アン変換方式。
4. 【請求項４】 前記エンディアン／アクセス方式制御回
   路は、リトルエンディアンかあるいはビッグエンディア
   ンかのエンディアン方式を設定／記憶するエンディアン
   方式設定／記憶部と、バイトまたはワードのアクセス方
   式を記憶するバイト／ワード記憶部と、前記第１及び第
   ２のアドレスバスのアドレス信号、前記第１及び第２の
   ＣＰＵのリード／ライト信号、前記エンディアン方式設
   定／記憶部の出力信号及び前記バイト／ワード記憶部の
   出力信号に基づいて、前記第１及び第２のエンディアン
   変換回路を切換制御する制御信号を発生する制御信号生
   成部とを有することを更に特徴とする請求項２に記載の
   エンディアン変換方式。