JPH0447920B2 - - Google Patents
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- JPH0447920B2 JPH0447920B2 JP59028044A JP2804484A JPH0447920B2 JP H0447920 B2 JPH0447920 B2 JP H0447920B2 JP 59028044 A JP59028044 A JP 59028044A JP 2804484 A JP2804484 A JP 2804484A JP H0447920 B2 JPH0447920 B2 JP H0447920B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing signal
- input
- gate
- write
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 31
- 239000011159 matrix material Substances 0.000 claims description 16
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 14
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Description
【発明の詳細な説明】
１ 発明の技術的分野
本発明は、記憶装置に関し、とくに読み出しと
書き込みが可能なメモリ、例えば、書き換え可能
な読み出し専用メモリ（以下PROM；
Pvogvamable Read Only Memovyという）や
RAMに関する。
書き込みが可能なメモリ、例えば、書き換え可能
な読み出し専用メモリ（以下PROM；
Pvogvamable Read Only Memovyという）や
RAMに関する。
２ 従来技術の説明
一般に、PROMはプログラムやデータの格納
用として情報処理装置をはじめ多くの機器に広く
用いられている。しかし、そのほとんどが書き込
みおよび読み出しの取り扱い単位が固定されてい
る。その中で、現在は１ワード当り８ビツト単位
の構成を取つているのが一般的である。このビツ
ト構成は、１ワード１バイトと呼ばれる構成であ
り、現在最も広く用いられている８ビツト処理の
CPUに適合するものである。とくに、CPU制御、
処理を管理するためのプログラム（OS：オペレ
ーテイングシステム）の格納用としてPROMを
用いると非常に取り扱い易い。さらにその他の周
辺装置の制御やシステムの制御に於いても１ワー
ド８ビツトの構成が採用されている。しかし、近
年の半導体技術の進歩及びCPUアーキテクチヤ
ーの発達により、処理ビツト数の多い16ビツト処
理のCPUが次々と開発、製品化され始め、さら
には32ビツトCPUなども開発されている。また、
用途の多様化に伴ない様々な機能を持つ装置が開
発され、従来の１ワード８ビツトの構成では、扱
いにくい点が出て来た。たとえば、16ビツト
CPUのOSを格納する場合、当然１ワード16ビツ
ト構成のPROMが必要となる。これに対して今
までの１ワード８ビツト構成のPROMであれば、
２個並列に使用したり、あるいは８ビツトずつ２
回にわけて読み出したりしなければならず非常に
手間のかかる処理が必要となる。
用として情報処理装置をはじめ多くの機器に広く
用いられている。しかし、そのほとんどが書き込
みおよび読み出しの取り扱い単位が固定されてい
る。その中で、現在は１ワード当り８ビツト単位
の構成を取つているのが一般的である。このビツ
ト構成は、１ワード１バイトと呼ばれる構成であ
り、現在最も広く用いられている８ビツト処理の
CPUに適合するものである。とくに、CPU制御、
処理を管理するためのプログラム（OS：オペレ
ーテイングシステム）の格納用としてPROMを
用いると非常に取り扱い易い。さらにその他の周
辺装置の制御やシステムの制御に於いても１ワー
ド８ビツトの構成が採用されている。しかし、近
年の半導体技術の進歩及びCPUアーキテクチヤ
ーの発達により、処理ビツト数の多い16ビツト処
理のCPUが次々と開発、製品化され始め、さら
には32ビツトCPUなども開発されている。また、
用途の多様化に伴ない様々な機能を持つ装置が開
発され、従来の１ワード８ビツトの構成では、扱
いにくい点が出て来た。たとえば、16ビツト
CPUのOSを格納する場合、当然１ワード16ビツ
ト構成のPROMが必要となる。これに対して今
までの１ワード８ビツト構成のPROMであれば、
２個並列に使用したり、あるいは８ビツトずつ２
回にわけて読み出したりしなければならず非常に
手間のかかる処理が必要となる。
一方、PROMの特徴はメモリ内容を使用目的
に合せて変更することができる点にあるが、既存
のPROMでは書き込みと読み出しのビツト構成
が同じものでなければ扱えない。例えば、１ワー
ド４ビツト構成のPROMであれば、４ビツトを
単位としてしか書き込み、読み出しが出来ず、８
ビツト構成のPROMでは、８ビツトを単位とし
てしか書き込み、読み出しができない。この様に
従来のメモリでは書き込みと読み出しのビツト構
成が同じでかつ固定されていた。
に合せて変更することができる点にあるが、既存
のPROMでは書き込みと読み出しのビツト構成
が同じものでなければ扱えない。例えば、１ワー
ド４ビツト構成のPROMであれば、４ビツトを
単位としてしか書き込み、読み出しが出来ず、８
ビツト構成のPROMでは、８ビツトを単位とし
てしか書き込み、読み出しができない。この様に
従来のメモリでは書き込みと読み出しのビツト構
成が同じでかつ固定されていた。
しかし、前述した様に16ビツト以上のCPUな
どの製品が開発され、しかも従来の８ビツト用の
装置に対しても互換性を持たなければならないと
なると、１ワード16ビツト構成のものと１ワード
８ビツト構成のものが混在し、同時にこれらに対
応しなければならない場合なども当然起こり得る
ことが予想される。しかし、書き込み・読み出し
時の単位ビツト構成が固定である従来のPROM
（RAMにおいても同様）では、今後のCPUや高
機能の装置、さらに多様化したシステムに対応し
ていくことができない。
どの製品が開発され、しかも従来の８ビツト用の
装置に対しても互換性を持たなければならないと
なると、１ワード16ビツト構成のものと１ワード
８ビツト構成のものが混在し、同時にこれらに対
応しなければならない場合なども当然起こり得る
ことが予想される。しかし、書き込み・読み出し
時の単位ビツト構成が固定である従来のPROM
（RAMにおいても同様）では、今後のCPUや高
機能の装置、さらに多様化したシステムに対応し
ていくことができない。
３ 発明の目的
本発明は書き込み及び読み出し時のビツト構成
を可変にすることができるメモリを提供する事を
目的とする。
を可変にすることができるメモリを提供する事を
目的とする。
４ 発明の構成
本発明は入出力のビツト構成の切り換えを指示
する信号を入力する入力部と、その入力信号に応
答して入出力のビツト構成を切り換える切り換え
回路とをメモリチツプ上に集積化したことを特徴
とする。とくに、切り換え回路はタイミング信号
発生部とゲート部とにより構成される。タイミン
グ信号発生部はゲート部に接続され、ゲートへの
開閉信号を出力する機能をもつている。互いに
別々の端子に接続されているワード線はゲートを
介して接続可能になつており、このゲートがタイ
ミング信号発生部によつて開閉制御される。
する信号を入力する入力部と、その入力信号に応
答して入出力のビツト構成を切り換える切り換え
回路とをメモリチツプ上に集積化したことを特徴
とする。とくに、切り換え回路はタイミング信号
発生部とゲート部とにより構成される。タイミン
グ信号発生部はゲート部に接続され、ゲートへの
開閉信号を出力する機能をもつている。互いに
別々の端子に接続されているワード線はゲートを
介して接続可能になつており、このゲートがタイ
ミング信号発生部によつて開閉制御される。
５ 実施例
本発明の一実施例を図面を参照して以下に説明
する。
する。
本実施例では、最も単純な場合として１ワード
１ビツト単位と１ワード２ビツト単位とに書き込
み・読み出しのビツト構成を切り換る場合を説明
する。１，２は書き込み及び読み出し端子（チツ
プの外部入出力端子）、３，４はメモリー・セ
ル・マトリツクスである。５，７は書き込み回路
であり、６，８は読み出し回路を示す。１１乃至
１５はゲートで、タイミング信号発生部１６から
出力されるタイミング信号φ1乃至φ6よつて開閉
制御される。タイミング信号発生部１６は外部制
御端子１７から入力される制御信号によつてそこ
から出力するタイミング信号のモードが決定され
る。
１ビツト単位と１ワード２ビツト単位とに書き込
み・読み出しのビツト構成を切り換る場合を説明
する。１，２は書き込み及び読み出し端子（チツ
プの外部入出力端子）、３，４はメモリー・セ
ル・マトリツクスである。５，７は書き込み回路
であり、６，８は読み出し回路を示す。１１乃至
１５はゲートで、タイミング信号発生部１６から
出力されるタイミング信号φ1乃至φ6よつて開閉
制御される。タイミング信号発生部１６は外部制
御端子１７から入力される制御信号によつてそこ
から出力するタイミング信号のモードが決定され
る。
タイミング信号φ1〜φ6により書き込み及び読
み出しのビツト構成が切り換えられる例を第２図
を参照して説明する。
み出しのビツト構成が切り換えられる例を第２図
を参照して説明する。
Ａのモードは、端子１と２を使つて２ビツトの
データを並列に書き込む時の信号の状態である。
端子１からの書き込み信号は入出力バツフア回路
９を経て、書き込み回路５に入力され、メモリセ
ルマトリツクス３に書き込まれる。端子２からの
書き込み信号も同様に入出力回路１０を経て、
φ4の“Ｈ”レベルによりON状態のトランスフア
トランジスタ１４を経て、書き込み回路７に入力
され、メモリ・セルマトリクス４に書き込まれ
る。この時書き込み回路５，７はφ1，φ2の“Ｈ”
レベルの信号により書き込み状態にあり、端子１
と２よりの書き込み信号はトランジスタ１１によ
り結ばれているが、φ3“Ｌ”レベルによりトラン
ジスタ１１はOFF状態で切れているので２つの
ワード線は切り離されている。次にＢ１のモード
は端子１よりの信号をメモリセルマトリクス３に
のみ書き込む時の状態で、端子２よりの信号は
φ4の“Ｌ”レベルによりトランジスタ１４で切
られており、端子１よりの書き込み信号はφ3の
“Ｌ”レベルによりトランジスタ１１で切られて
おり、φ2の“Ｌ”レベルにより書き込み回路７
は、非書き込み状態である。よつて端子１からの
書き込み信号は、φ1の“Ｈ”により書き込み状
態にある書き込み回路５を介してメモリセルマト
リツクス３にのみ書き込まれる。Ｂ２のモード
は、Ｂ１と同様に端子１より書き込む時の状態で
あるが、この場合メモリ・セル・マトリクス４に
書き込む状態である。書き込み回路５はφ1の
“Ｌ”レベルにより非書き込み状態であり書き込
み信号はφ3の“Ｈ”レベルによりON状態である
トランジスタ１１を介して書き込み回路７に入力
される。書き込み回路７はφ2の“Ｈ”レベルに
より書き込み状態にあるため端子１からの書き込
み信号はメモリセルマトリクス４の方に書き込ま
れる。
データを並列に書き込む時の信号の状態である。
端子１からの書き込み信号は入出力バツフア回路
９を経て、書き込み回路５に入力され、メモリセ
ルマトリツクス３に書き込まれる。端子２からの
書き込み信号も同様に入出力回路１０を経て、
φ4の“Ｈ”レベルによりON状態のトランスフア
トランジスタ１４を経て、書き込み回路７に入力
され、メモリ・セルマトリクス４に書き込まれ
る。この時書き込み回路５，７はφ1，φ2の“Ｈ”
レベルの信号により書き込み状態にあり、端子１
と２よりの書き込み信号はトランジスタ１１によ
り結ばれているが、φ3“Ｌ”レベルによりトラン
ジスタ１１はOFF状態で切れているので２つの
ワード線は切り離されている。次にＢ１のモード
は端子１よりの信号をメモリセルマトリクス３に
のみ書き込む時の状態で、端子２よりの信号は
φ4の“Ｌ”レベルによりトランジスタ１４で切
られており、端子１よりの書き込み信号はφ3の
“Ｌ”レベルによりトランジスタ１１で切られて
おり、φ2の“Ｌ”レベルにより書き込み回路７
は、非書き込み状態である。よつて端子１からの
書き込み信号は、φ1の“Ｈ”により書き込み状
態にある書き込み回路５を介してメモリセルマト
リツクス３にのみ書き込まれる。Ｂ２のモード
は、Ｂ１と同様に端子１より書き込む時の状態で
あるが、この場合メモリ・セル・マトリクス４に
書き込む状態である。書き込み回路５はφ1の
“Ｌ”レベルにより非書き込み状態であり書き込
み信号はφ3の“Ｈ”レベルによりON状態である
トランジスタ１１を介して書き込み回路７に入力
される。書き込み回路７はφ2の“Ｈ”レベルに
より書き込み状態にあるため端子１からの書き込
み信号はメモリセルマトリクス４の方に書き込ま
れる。
以上のように書き込みについてＡのモードで
は、端子１，２からの２ビツトのデータがメモリ
セルマトリクス３，４にそれぞれ並列に書き込ま
れるのに対し、Ｂ１，Ｂ２の連続するモードでは
端子１から入力されるデータがメモリセルマトリ
クス３と４にわけて書き込まれる。このように書
き込み時のビツト構成をモードを切り換えること
によつて変える事が可能である。
は、端子１，２からの２ビツトのデータがメモリ
セルマトリクス３，４にそれぞれ並列に書き込ま
れるのに対し、Ｂ１，Ｂ２の連続するモードでは
端子１から入力されるデータがメモリセルマトリ
クス３と４にわけて書き込まれる。このように書
き込み時のビツト構成をモードを切り換えること
によつて変える事が可能である。
Ｃのモードは端子１，２へメモリセルマトリク
ス３，４に書き込まれている２ビツトの情報が並
列に読み出される時の状態である。メモリセルマ
トリクス３，４からの読み出す情報はそれぞれ読
み出し回路６，８に入力され、トランジスタ１
３，１５を介し各々９，１０の入出力バツフア回
路に入力され端子１，２より並列に出力される。
この時トランジスタ１３はφ5の“Ｈ”レベルで
ON状態、トランジスタ１５もφ4の“Ｈ”信号で
ON状態であり、２つの読み出し情報はトランジ
スタ１２がφ6の“Ｌ”レベルにより切れている
ため干渉することなく独立に取り出される。Ｄ
１，Ｄ２のモードは端子１のみへ情報の読み出し
を行なう場合であり、Ｄ１はメモリセルマトリク
ス３の情報を読み出す場合で、Ｄ２はメモリセル
マトリクス４の情報を読み出す場合の各信号のレ
ベルである。Ｄ１の場合メモリセルマトリクス３
から読み出すデータはＣの場合と同様に読み出し
回路６を通りトランジスタ１３を介して入出力バ
ツフア９に入力され端子１より出力される。一方
メモリセルマトリクス４から読み出すデータは読
み出し回路８を通り読み出されるが、φ4及びφ6
の“Ｌ”レベルによりOFF状態となつているト
ランジスタ１５，１２により出力されない。次に
Ｄ２の場合、メモリセルマトリクス３から読み出
す情報は読み出し回路６により読み出されるが
φ5の“Ｌ”レベルによりOFF状態であるトラン
ジスタ１３により出力されない。一方メモリセル
マトリクス４からの情報は読み出し回路８により
読み出され、φ6の“Ｈ”レベルによりON状態で
あるトランジスタ１２を介し入出力バツフア９に
入力され端子１より出力される。トランジスタ１
５はφ4の“Ｌ”レベルによりOFF状態なので端
子２からは出力されない。
ス３，４に書き込まれている２ビツトの情報が並
列に読み出される時の状態である。メモリセルマ
トリクス３，４からの読み出す情報はそれぞれ読
み出し回路６，８に入力され、トランジスタ１
３，１５を介し各々９，１０の入出力バツフア回
路に入力され端子１，２より並列に出力される。
この時トランジスタ１３はφ5の“Ｈ”レベルで
ON状態、トランジスタ１５もφ4の“Ｈ”信号で
ON状態であり、２つの読み出し情報はトランジ
スタ１２がφ6の“Ｌ”レベルにより切れている
ため干渉することなく独立に取り出される。Ｄ
１，Ｄ２のモードは端子１のみへ情報の読み出し
を行なう場合であり、Ｄ１はメモリセルマトリク
ス３の情報を読み出す場合で、Ｄ２はメモリセル
マトリクス４の情報を読み出す場合の各信号のレ
ベルである。Ｄ１の場合メモリセルマトリクス３
から読み出すデータはＣの場合と同様に読み出し
回路６を通りトランジスタ１３を介して入出力バ
ツフア９に入力され端子１より出力される。一方
メモリセルマトリクス４から読み出すデータは読
み出し回路８を通り読み出されるが、φ4及びφ6
の“Ｌ”レベルによりOFF状態となつているト
ランジスタ１５，１２により出力されない。次に
Ｄ２の場合、メモリセルマトリクス３から読み出
す情報は読み出し回路６により読み出されるが
φ5の“Ｌ”レベルによりOFF状態であるトラン
ジスタ１３により出力されない。一方メモリセル
マトリクス４からの情報は読み出し回路８により
読み出され、φ6の“Ｈ”レベルによりON状態で
あるトランジスタ１２を介し入出力バツフア９に
入力され端子１より出力される。トランジスタ１
５はφ4の“Ｌ”レベルによりOFF状態なので端
子２からは出力されない。
以上のように読み出し時も書き込み時と同様、
モードの切り換えによつてビツト構成を変えるこ
とができる。すなわちＣの状態では端子１，２か
らメモリセルマトリクス３，４の情報を同時読み
出し、Ｄ１，Ｄ２の状態では端子１からのみメモ
リセルマトリクス３，４の情報を直列に読み出
す。
モードの切り換えによつてビツト構成を変えるこ
とができる。すなわちＣの状態では端子１，２か
らメモリセルマトリクス３，４の情報を同時読み
出し、Ｄ１，Ｄ２の状態では端子１からのみメモ
リセルマトリクス３，４の情報を直列に読み出
す。
６ 発明の効果
以上述べたようにPROMに於いて書き込み及
び読み出し時のビツト構成をモード切り換えによ
つて任意に指定して変更することができる。
び読み出し時のビツト構成をモード切り換えによ
つて任意に指定して変更することができる。
本実施例は書き込み、読み出しビツトを２ビツ
トまたは１ビツトに変える例を示したが、本実施
例を８組並べれば16ビツトと８ビツトの切り換え
が可能となる。すなわち、OS格納用などの用途
を考えると16ビツトCPUに対応できなおかつ８
ビツトCPUにも対応可能である。また16組備え
ると、32ビツトCPU、16ビツトCPUに対応でき、
さらに８ビツトCPU4ビツトCPUなどいろいろな
ビツト構成にする事が可能となる。
トまたは１ビツトに変える例を示したが、本実施
例を８組並べれば16ビツトと８ビツトの切り換え
が可能となる。すなわち、OS格納用などの用途
を考えると16ビツトCPUに対応できなおかつ８
ビツトCPUにも対応可能である。また16組備え
ると、32ビツトCPU、16ビツトCPUに対応でき、
さらに８ビツトCPU4ビツトCPUなどいろいろな
ビツト構成にする事が可能となる。
書き込みについては、本実施例を８組備えた
PROMすなわち16ビツト、８ビツトの切り換え
が可能であるPROMの場合、１ワード８ビツト
の情報を書き込もうとする時に２ワード分すなわ
ち16ビツト同時に書き込む事ができ、従来の
PROMに書き込む時の1/2の時間で書き込む事が
できるという利点があり、８ビツトで読み出せば
１ワード８ビツトの構成で使用できる。
PROMすなわち16ビツト、８ビツトの切り換え
が可能であるPROMの場合、１ワード８ビツト
の情報を書き込もうとする時に２ワード分すなわ
ち16ビツト同時に書き込む事ができ、従来の
PROMに書き込む時の1/2の時間で書き込む事が
できるという利点があり、８ビツトで読み出せば
１ワード８ビツトの構成で使用できる。
なお、第２図に示したタイミングチヤートは各
モードでのタイミング信号の状態を示したもので
あり、端子１７からの制御信号によつて夫々のモ
ードでのタイミング信号がくり返し連続して出力
されるように発生部１６は構成されている。また
PROM以外のメモリにも本発明は十分適用でき
る。
モードでのタイミング信号の状態を示したもので
あり、端子１７からの制御信号によつて夫々のモ
ードでのタイミング信号がくり返し連続して出力
されるように発生部１６は構成されている。また
PROM以外のメモリにも本発明は十分適用でき
る。
第１図は本発明の一実施例に係るメモリ回路、
第２図は本実施例のタイミングチヤートである。 １，２……書き込み・読み出し端子、３，４…
…メモリ・セル・マトリクス、５，７……書き込
み回路、６，８……読み出し回路、９，１０……
入出力バツフア回路、１１，１２，１３，１４，
１５……MOSトランジスタ、１６……タイミン
グ信号発生部、１７……制御信号端子、φ1，φ2，
φ3，φ4，φ5，φ6……切り換え信号。
第２図は本実施例のタイミングチヤートである。 １，２……書き込み・読み出し端子、３，４…
…メモリ・セル・マトリクス、５，７……書き込
み回路、６，８……読み出し回路、９，１０……
入出力バツフア回路、１１，１２，１３，１４，
１５……MOSトランジスタ、１６……タイミン
グ信号発生部、１７……制御信号端子、φ1，φ2，
φ3，φ4，φ5，φ6……切り換え信号。
Claims (1)
- １ 第１および第２のメモリー・セル・マトリツ
クスと、前記第１のメモリー・セル・マトリツク
スに接続された第１の書き込み回路および第１の
読み出し回路と、第２のメモリー・セル・マトリ
ツクスに接続された第２の書き込み回路および第
２の読み出し回路と、第１の入出力バツフア回路
と、第２の入出力バツフア回路と、前記第１の書
き込み回路と前記第１の入出力バツフア回路とを
接続する第１のデータ転送線と、前記第１の読み
出し回路と前記第１の入出力バツフア回路とを第
１のゲートを介して接続する第２のデータ転送線
と、前記第２の書き込み回路と前記第２の入出力
バツフア回路とを第２のゲートを介して接続する
第３のデータ転送線と、前記第２の読み出し回路
と前記第２の入出力バツフア回路とを第３のゲー
トを介して接続する第４のデータ転送線と、前記
第１の書き込み回路と前記第２のゲートとを第４
のゲートを介して接続する第５のデータ転送線
と、前記第１の入出力バツフア回路と前記第２の
読み出し回路とを第５のゲートを介して接続する
第６のデータ転送線と、前記第１の書き込み回路
および読み出し回路を開閉制御する第１のタイミ
ング信号手段と、前記第２の書き込み回路および
読み出し回路を開閉制御する第２のタイミング信
号手段と、前記第１のゲートを開閉制御する第３
のタイミング信号手段と、前記第２のゲートおよ
び第３のゲートを開閉制御する第４のタイミング
信号手段と、前記第４のゲートを開閉制御する第
５のタイミング信号手段と、前記第５のゲートを
開閉制御する第６のタイミング信号手段と、外部
制御から入力される制御信号によつてそこから出
力するタイミング信号のモードを決定するタイミ
ング信号発生部とを具備し、これにより書き込み
もしくは読み出しのビツト構成の切り換えを可能
としたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028044A JPS60171687A (ja) | 1984-02-17 | 1984-02-17 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028044A JPS60171687A (ja) | 1984-02-17 | 1984-02-17 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171687A JPS60171687A (ja) | 1985-09-05 |
| JPH0447920B2 true JPH0447920B2 (ja) | 1992-08-05 |
Family
ID=12237741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028044A Granted JPS60171687A (ja) | 1984-02-17 | 1984-02-17 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171687A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146495A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | メモリ装置 |
| JP2682625B2 (ja) * | 1987-07-15 | 1997-11-26 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH0457299A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001053243A (ja) | 1999-08-06 | 2001-02-23 | Hitachi Ltd | 半導体記憶装置とメモリモジュール |
| JP2005346922A (ja) * | 2005-09-01 | 2005-12-15 | Renesas Technology Corp | 同期型半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
-
1984
- 1984-02-17 JP JP59028044A patent/JPS60171687A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171687A (ja) | 1985-09-05 |
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