JPS62146495A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS62146495A JPS62146495A JP60288775A JP28877585A JPS62146495A JP S62146495 A JPS62146495 A JP S62146495A JP 60288775 A JP60288775 A JP 60288775A JP 28877585 A JP28877585 A JP 28877585A JP S62146495 A JPS62146495 A JP S62146495A
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- JP
- Japan
- Prior art keywords
- output
- bit
- memory device
- memory
- shift signal
- Prior art date
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- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関する。
従来、同一メモリ容量でありながら異るメモリのビット
構成、例えば２５６ワード×４ビツトと１２８ワード×
８ビツトのような各々別のメモリ装置、特に半導体メモ
リ製雪がメーカーにおいては製造され、ユーザに供給さ
れていた。
構成、例えば２５６ワード×４ビツトと１２８ワード×
８ビツトのような各々別のメモリ装置、特に半導体メモ
リ製雪がメーカーにおいては製造され、ユーザに供給さ
れていた。
上述した従来のメモリ装置は、メモリのビット構成毎に
各々製造しなければならず、近年の半導体集積回路技術
手法により製造する場合、大量生産による製造原価上の
利点を受けることが少いという欠点を有している。
各々製造しなければならず、近年の半導体集積回路技術
手法により製造する場合、大量生産による製造原価上の
利点を受けることが少いという欠点を有している。
本発明のメモリ装置は、複数のメモリセルと、各メモリ
セルに対応するビット出力を有するメモリ装置において
、 シフト信号が入力されるシフト端子と、シフト信号が入
力した場合、第１のビット出力を第２のビット出力ヘシ
フトさせる出力論理回路を少なくとも１つ含むことを特
徴とする。
セルに対応するビット出力を有するメモリ装置において
、 シフト信号が入力されるシフト端子と、シフト信号が入
力した場合、第１のビット出力を第２のビット出力ヘシ
フトさせる出力論理回路を少なくとも１つ含むことを特
徴とする。
したがって、メモリセルの数がｎ個で、メモリセルのワ
ード数がｍとすると、メモリ装置は、シフト信号が入力
されないときはｍワードＸｎビット構成の読出専用メモ
リ装置としての動作を行ない、シフト信号が入力された
ときはｍ−ｎワード×１ビット構成の続出専用メモリ装
置として動作する。
ード数がｍとすると、メモリ装置は、シフト信号が入力
されないときはｍワードＸｎビット構成の読出専用メモ
リ装置としての動作を行ない、シフト信号が入力された
ときはｍ−ｎワード×１ビット構成の続出専用メモリ装
置として動作する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリ製分−実施例を示す読出専用メ
モリ装置のブロック図である。
モリ装置のブロック図である。
メモリセル１および２は各々ワード入力Ｗ１〜Ｗ４から
なる４ワード×１ビツトのメモリセルアレイである。こ
のメモリ装置はシフト信号が入力されるシフト端子Ｓを
有し、メモリセル１，２の出力端子ｙＯ，ｙｌ、シフト
端子Ｓとメモリ装置の出力端子ＺＯ，Ｚｌの間にはデコ
ーダ８．アンドゲート４，５．オアゲート６が接続され
ている。
なる４ワード×１ビツトのメモリセルアレイである。こ
のメモリ装置はシフト信号が入力されるシフト端子Ｓを
有し、メモリセル１，２の出力端子ｙＯ，ｙｌ、シフト
端子Ｓとメモリ装置の出力端子ＺＯ，Ｚｌの間にはデコ
ーダ８．アンドゲート４，５．オアゲート６が接続され
ている。
シフト信号Ｓとメモリ装置の出力ＺＱ、Ｚｌとの論理は
Ｚ□＝Ｓ ＠ＹＯ＋Ｓ ＠ＹＩ
Ｚ１＝Ｙｌ
で示される。次表は本論理で示される直理値表であり、
シフト信号Ｓの信号の有無に応じ、メモリ出力ＺＱにメ
モリセル１の信号ＹＯとメモリセル２の信号Ｙ１が出力
される。
シフト信号Ｓの信号の有無に応じ、メモリ出力ＺＱにメ
モリセル１の信号ＹＯとメモリセル２の信号Ｙ１が出力
される。
すなわち、本実施例のメモリ装置は、シフト信号入力Ｓ
綻が°０°゛のとき、４ワードｘ２．ビット構成の読出
専用メモリ装置としての動作を行い、シフト信号入力Ｓ
ｑが°１ｍのとき、出力端子ＺＯをその出力とする８ワ
ード×１ビツト構成の読出専用メモリ装置として動作す
る。
綻が°０°゛のとき、４ワードｘ２．ビット構成の読出
専用メモリ装置としての動作を行い、シフト信号入力Ｓ
ｑが°１ｍのとき、出力端子ＺＯをその出力とする８ワ
ード×１ビツト構成の読出専用メモリ装置として動作す
る。
なお、本発明はメモリセルの数が８つ以上のメモリ装置
にも適用できる。
にも適用できる。
以上説明したように本発明は、シフト端子と出力論理回
路を備え、シフト信号が入力した場合、第１のビット出
力を第２のビット出力ヘシフトすることにより、読出し
専用メモリ装置のビット構成を変えることが可能であり
、製造上２種類のビット構成のメモリ装置を１糧の製造
工程で良いため、大量生産が°可能であり、製造原価を
安くする効果がある。
路を備え、シフト信号が入力した場合、第１のビット出
力を第２のビット出力ヘシフトすることにより、読出し
専用メモリ装置のビット構成を変えることが可能であり
、製造上２種類のビット構成のメモリ装置を１糧の製造
工程で良いため、大量生産が°可能であり、製造原価を
安くする効果がある。
や
第１図は本発明のメモリ装置の実施例を示す読出専用メ
モリ装置のブロック図である。 １．２・・・メモリセル。 ３・・・デコーダ。 ４．５・・・アンドゲート。 ６・・・オアゲート。 Ｓ・・・シフト端子。 ｚＯ≠ｈ ・・・メモリ装置出力端子。 Ｚｌ・・・メモリ装置出力端子。 ＹＱ、Ｙｌ・・・メモリセル出力。 Ｗ１〜Ｗ４・・・ワード入力。 特許出願人 日本電気株式会社 第１図
モリ装置のブロック図である。 １．２・・・メモリセル。 ３・・・デコーダ。 ４．５・・・アンドゲート。 ６・・・オアゲート。 Ｓ・・・シフト端子。 ｚＯ≠ｈ ・・・メモリ装置出力端子。 Ｚｌ・・・メモリ装置出力端子。 ＹＱ、Ｙｌ・・・メモリセル出力。 Ｗ１〜Ｗ４・・・ワード入力。 特許出願人 日本電気株式会社 第１図
Claims (1)
- 【特許請求の範囲】 複数のメモリセルと、各メモリセルに対応するビット出
力を有するメモリ装置において、 シフト信号が入力されるシフト端子と、シフト信号が入
力した場合、第１のビット出力を第２のビット出力ヘシ
フトさせる出力論理回路を少なくとも１つ含むことを特
徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288775A JPS62146495A (ja) | 1985-12-20 | 1985-12-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288775A JPS62146495A (ja) | 1985-12-20 | 1985-12-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146495A true JPS62146495A (ja) | 1987-06-30 |
Family
ID=17734554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288775A Pending JPS62146495A (ja) | 1985-12-20 | 1985-12-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426560B1 (en) | 1999-08-06 | 2002-07-30 | Hitachi, Ltd. | Semiconductor device and memory module |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171687A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 記憶装置 |
-
1985
- 1985-12-20 JP JP60288775A patent/JPS62146495A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171687A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426560B1 (en) | 1999-08-06 | 2002-07-30 | Hitachi, Ltd. | Semiconductor device and memory module |
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