JPH0222409B2 - - Google Patents
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- JPH0222409B2 JPH0222409B2 JP56030206A JP3020681A JPH0222409B2 JP H0222409 B2 JPH0222409 B2 JP H0222409B2 JP 56030206 A JP56030206 A JP 56030206A JP 3020681 A JP3020681 A JP 3020681A JP H0222409 B2 JPH0222409 B2 JP H0222409B2
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- JP
- Japan
- Prior art keywords
- circuit
- basic
- shift
- bit shift
- bit
- Prior art date
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明はCPUの演算等に使用される多ビツ
トシフト回路に関する。
トシフト回路に関する。
従来、シフト演算のための基本回路としてセレ
クタあるいはマルチプレクサが使用されている。
例えばセレクタの原理的構成を示すと第１図のと
おりである。ANDゲートG1，G2によつて入力デ
ータＡ，Ｂのいずれかを選択しORゲートG3を介
して出力データＣとして取出すことになる。この
ような基本構成を多数配列して配線パターンを設
計することにより、所望の多ビツトシフト回路が
構成される。
クタあるいはマルチプレクサが使用されている。
例えばセレクタの原理的構成を示すと第１図のと
おりである。ANDゲートG1，G2によつて入力デ
ータＡ，Ｂのいずれかを選択しORゲートG3を介
して出力データＣとして取出すことになる。この
ような基本構成を多数配列して配線パターンを設
計することにより、所望の多ビツトシフト回路が
構成される。
従つて従来の多ビツトシフト回路は、基本構成
に数個以上の素子を用いるため全体として実装素
子数が非常に多くなり、集積回路のパターン設計
も難しいという欠点があつた。
に数個以上の素子を用いるため全体として実装素
子数が非常に多くなり、集積回路のパターン設計
も難しいという欠点があつた。
この発明は上記の点に鑑み、実装素子数が少な
く、パターン設計の容易な多ビツトシフト回路を
提供することを目的とする。
く、パターン設計の容易な多ビツトシフト回路を
提供することを目的とする。
この発明においては、上記目的を達成するた
め、セレクタの基本素子としてMOSトランスフ
アゲートを用い、これを複数個配列して多ビツト
シフト回路を構成する。その原理的構成を第１図
に対応させて示せば第２図のようになる。即ち
MOSトランスフアゲートT1，T2のソース（また
はドレイン）に入力データＡ，Ｂを与え、ゲート
にシフト量制御信号N1，N2を供給することによ
つて入力データＡ，Ｂを選択して、ドレイン（ま
たはソース）側でワイヤド・オアを採つて出力デ
ータＣを得るものをセレクタ基本回路とする。こ
の基本回路での素子数は僅か２個であるから、こ
れを集積回路として複数個配列して多ビツトシフ
ト回路を構成した場合、従来に比べて実装素子数
が非常に少なくなり、またパターン設計も容易に
なる。
め、セレクタの基本素子としてMOSトランスフ
アゲートを用い、これを複数個配列して多ビツト
シフト回路を構成する。その原理的構成を第１図
に対応させて示せば第２図のようになる。即ち
MOSトランスフアゲートT1，T2のソース（また
はドレイン）に入力データＡ，Ｂを与え、ゲート
にシフト量制御信号N1，N2を供給することによ
つて入力データＡ，Ｂを選択して、ドレイン（ま
たはソース）側でワイヤド・オアを採つて出力デ
ータＣを得るものをセレクタ基本回路とする。こ
の基本回路での素子数は僅か２個であるから、こ
れを集積回路として複数個配列して多ビツトシフ
ト回路を構成した場合、従来に比べて実装素子数
が非常に少なくなり、またパターン設計も容易に
なる。
第３図はこの発明の一実施例の４ビツトシフト
回路である。図中、ａ〜ｄは入力データ、a′〜
d′はシフト後の出力データを表わしている。Q1〜
Q16はｎチヤネルまたはＰチヤネルのＥ型MOSト
ランジスタからなるMOSトランスフアゲートで
あり、シフト量制御信号n0〜n3により選択的に駆
動されることになる。
回路である。図中、ａ〜ｄは入力データ、a′〜
d′はシフト後の出力データを表わしている。Q1〜
Q16はｎチヤネルまたはＰチヤネルのＥ型MOSト
ランジスタからなるMOSトランスフアゲートで
あり、シフト量制御信号n0〜n3により選択的に駆
動されることになる。
この実施例では、所望のシフト量、いまの場合
n0，n1，n2，n3に対応する４個のMOSトランス
フアゲートQ1，Q5，Q9，Q13が１つのセレクタ基
本回路を構成し、同様の基本回路が入力データの
ビツト数、いまの場合ａ，ｂ，ｃ，ｄの４ビツト
分だけ並置される。そして各基本回路の０ビツト
シフト用のMOSトランスフアゲートQ1，Q2，
Q3，Q4の制御ゲートにシフト量制御信号n0が共
通に供給され、１ビツトシフト用のQ5，Q6，Q7，
Q8にシフト量制御信号n1が共通に供給され、以
下同様に各基本回路の対応するトランスフアゲー
トに共通シフト量制御信号が供給される。
n0，n1，n2，n3に対応する４個のMOSトランス
フアゲートQ1，Q5，Q9，Q13が１つのセレクタ基
本回路を構成し、同様の基本回路が入力データの
ビツト数、いまの場合ａ，ｂ，ｃ，ｄの４ビツト
分だけ並置される。そして各基本回路の０ビツト
シフト用のMOSトランスフアゲートQ1，Q2，
Q3，Q4の制御ゲートにシフト量制御信号n0が共
通に供給され、１ビツトシフト用のQ5，Q6，Q7，
Q8にシフト量制御信号n1が共通に供給され、以
下同様に各基本回路の対応するトランスフアゲー
トに共通シフト量制御信号が供給される。
シフト量制御信号n0〜n3は、いまの場合、n0が
０ビツト、n1が０ビツト、n1が１ビツト、n2が２
ビツト、n3が３ビツトのシフト量を与えるもので
ある。例えばトランスフアゲートがｎチヤネルの
場合、n0が“１”（高レベル）になるとMOSトラ
ンスフアゲートQ1〜Q4が導通、残りは非導通で
あつて、入力データａ〜ｄは０ビツトシフトされ
そのままa′〜d′として出力される。またn1が
“１”になるとMOSトランスフアゲートQ5〜Q8
が導通、残りは非導通であつて、ａ→b′、ｂ→
c′、ｃ→d′、ｄ→a′という１ビツトシフトが行わ
れる。以下同様にして、n2，n3が“１”になると
それぞれ２ビツトシフト、３ビツトシフトが行わ
れる。
０ビツト、n1が０ビツト、n1が１ビツト、n2が２
ビツト、n3が３ビツトのシフト量を与えるもので
ある。例えばトランスフアゲートがｎチヤネルの
場合、n0が“１”（高レベル）になるとMOSトラ
ンスフアゲートQ1〜Q4が導通、残りは非導通で
あつて、入力データａ〜ｄは０ビツトシフトされ
そのままa′〜d′として出力される。またn1が
“１”になるとMOSトランスフアゲートQ5〜Q8
が導通、残りは非導通であつて、ａ→b′、ｂ→
c′、ｃ→d′、ｄ→a′という１ビツトシフトが行わ
れる。以下同様にして、n2，n3が“１”になると
それぞれ２ビツトシフト、３ビツトシフトが行わ
れる。
なお、この実施例では、入力データａ〜ｄがい
ずれも１個のMOSトランスフアゲートのみを介
して出力されるため、MOSトランスフアゲート
の動作遅れ時間による出力データの遅延時間を最
小にでき、これにより高速動作が実現できる。
ずれも１個のMOSトランスフアゲートのみを介
して出力されるため、MOSトランスフアゲート
の動作遅れ時間による出力データの遅延時間を最
小にでき、これにより高速動作が実現できる。
第４図は８ビツトシフト回路の実施例である。
この実施例では、シフト量制御信号としてバイナ
リコード信号を用いる。この場合、０ビツトシフ
ト用と１ビツトシフト用の２個のMOSトランス
フアゲート、例えばQ2とQ9が１つのセレクタ基
本回路を構成し、これが入力データのビツト数、
いまの場合８個の基本回路が並置されて１つの回
路グループとなる。各基本回路の０ビツトシフト
用トランスフアゲートQ1，Q2，…，Q8の制御ゲ
ートには共通にシフト量制御信号1が供給され、
１ビツトシフト用トランスフアゲートQ9，Q10，
…，Q16にはこれと補のシフト量制御信号n1が供
給される。そして同様の回路グループがシフト量
に対応する数、いまの場合８ビツトシフトである
から３個縦続配置され、上段の回路グループの基
本回路出力が次段の回路グループの基本回路入力
として順次配線接続される。２段目の回路グルー
プではQ17，Q18，…，Q24が０ビツトシフト用、
Q25，Q26，…，Q32が２ビツトシフト用となり、
３段目の回路グループでは、Q33，Q34，…，Q40
が０ビツトシフト用、Q41，Q42，…，Q48が３ビ
ツトシフト用となつている。例えばMOSトラン
スフアゲートQ1〜Q48をｎチヤネルとして説明す
ると、n1＝n2＝n4＝“０”のときQ1〜Q8、Q17〜
Q24、Q23〜Q40が導通、残りや非導通となつて、
入力データａ〜ｈは０ビツトシフトでそのまま
a′〜h′として出力される。n1＝“１”、n2＝n4＝
“０”のとき、Q9〜Q16、Q17〜Q24、Q33〜Q40が
導通、残りが非導通となつて、ａ→b′、ｂ→c′、
ｃ→d′、…、ｈ→a′なる１ビツトシフトが行われ
る。以下同様にして、シフト量制御信号n1，n2，
n4およびこれらの補信号1，2，4により、０〜
７ビツトのシフト量制御が行われることになる。
この実施例では、シフト量制御信号としてバイナ
リコード信号を用いる。この場合、０ビツトシフ
ト用と１ビツトシフト用の２個のMOSトランス
フアゲート、例えばQ2とQ9が１つのセレクタ基
本回路を構成し、これが入力データのビツト数、
いまの場合８個の基本回路が並置されて１つの回
路グループとなる。各基本回路の０ビツトシフト
用トランスフアゲートQ1，Q2，…，Q8の制御ゲ
ートには共通にシフト量制御信号1が供給され、
１ビツトシフト用トランスフアゲートQ9，Q10，
…，Q16にはこれと補のシフト量制御信号n1が供
給される。そして同様の回路グループがシフト量
に対応する数、いまの場合８ビツトシフトである
から３個縦続配置され、上段の回路グループの基
本回路出力が次段の回路グループの基本回路入力
として順次配線接続される。２段目の回路グルー
プではQ17，Q18，…，Q24が０ビツトシフト用、
Q25，Q26，…，Q32が２ビツトシフト用となり、
３段目の回路グループでは、Q33，Q34，…，Q40
が０ビツトシフト用、Q41，Q42，…，Q48が３ビ
ツトシフト用となつている。例えばMOSトラン
スフアゲートQ1〜Q48をｎチヤネルとして説明す
ると、n1＝n2＝n4＝“０”のときQ1〜Q8、Q17〜
Q24、Q23〜Q40が導通、残りや非導通となつて、
入力データａ〜ｈは０ビツトシフトでそのまま
a′〜h′として出力される。n1＝“１”、n2＝n4＝
“０”のとき、Q9〜Q16、Q17〜Q24、Q33〜Q40が
導通、残りが非導通となつて、ａ→b′、ｂ→c′、
ｃ→d′、…、ｈ→a′なる１ビツトシフトが行われ
る。以下同様にして、シフト量制御信号n1，n2，
n4およびこれらの補信号1，2，4により、０〜
７ビツトのシフト量制御が行われることになる。
第５図は第４図の実施例において、０ビツトシ
フト用と１ビツトシフト用のMOSトランスフア
ゲートを互いに補の導電チヤネルとして、シフト
量制御信号数を減らした８ビツトシフト回路の実
施例である。48個のMOSトランスフアゲートの
うち、Q1〜Q8、Q17〜Q24、Q33〜Q40をｐチヤネ
ルとし、残りをｎチヤネルとした点およびこれに
より1，2，4なるシフト量制御信号を不要とし
て各回路グループのシフト量制御信号線を１本と
した点で第４図と異なつている。シフト量制御信
号n1，n2，n4の組合せにより０〜７ビツトのシフ
ト動作が行われることは第４図の実施例と同様で
ある。
フト用と１ビツトシフト用のMOSトランスフア
ゲートを互いに補の導電チヤネルとして、シフト
量制御信号数を減らした８ビツトシフト回路の実
施例である。48個のMOSトランスフアゲートの
うち、Q1〜Q8、Q17〜Q24、Q33〜Q40をｐチヤネ
ルとし、残りをｎチヤネルとした点およびこれに
より1，2，4なるシフト量制御信号を不要とし
て各回路グループのシフト量制御信号線を１本と
した点で第４図と異なつている。シフト量制御信
号n1，n2，n4の組合せにより０〜７ビツトのシフ
ト動作が行われることは第４図の実施例と同様で
ある。
また、第４図及び第５図の実施例回路では、前
記第３図の実施例回路に比べてMOSトランスフ
アゲートの個数を削減することができる。例え
ば、第３図の実施例回路を８ビツトシフト回路に
拡張した場合には、８ビツトの入力データに対し
てそれぞれ８個のMOSトランスフアゲートが必
要なので、MOSトランスフアゲートは64個であ
る。ところが、第４図もしくは第５図の実施例回
路の場合には48個で済み、MOSトランスフアゲ
ートを16個削減することができる。
記第３図の実施例回路に比べてMOSトランスフ
アゲートの個数を削減することができる。例え
ば、第３図の実施例回路を８ビツトシフト回路に
拡張した場合には、８ビツトの入力データに対し
てそれぞれ８個のMOSトランスフアゲートが必
要なので、MOSトランスフアゲートは64個であ
る。ところが、第４図もしくは第５図の実施例回
路の場合には48個で済み、MOSトランスフアゲ
ートを16個削減することができる。
以上、実施例を挙げて説明したように、この発
明によれば、複数のMOSトランスフアゲートの
出力端をワイヤド・オア接続してセレクタ基本回
路として用いることにより、実装素子数の低減を
図り、パターン設計を容易にした多ビツトシフト
回路を提供することができる。
明によれば、複数のMOSトランスフアゲートの
出力端をワイヤド・オア接続してセレクタ基本回
路として用いることにより、実装素子数の低減を
図り、パターン設計を容易にした多ビツトシフト
回路を提供することができる。
なお実施例では、回転シフト型を説明したが、
この発明は論理シフト、算術シフト等、他のシフ
ト回路にも同様に適用して効果がある。
この発明は論理シフト、算術シフト等、他のシフ
ト回路にも同様に適用して効果がある。
第１図は従来のシフト回路に用いられるセレク
タの原理構成図、第２図はこの発明に用いるセレ
クタの原理構成を示す図、第３図はこの発明の一
実施例の４ビツトシフト回路を示す図、第４図は
別の実施例の８ビツトシフト回路を示す図、第５
図は第４図を変形した別の実施例の８ビツトシフ
ト回路を示す図である。 Q1，Q2，…，Q48…MOSトランスフアゲート、
ａ，ｂ，…，ｈ…入力データ、a′，b′，…，h′…
出力データ、n0，n1，n2，n3，n4，1，2，4…
シフト量制御信号。
タの原理構成図、第２図はこの発明に用いるセレ
クタの原理構成を示す図、第３図はこの発明の一
実施例の４ビツトシフト回路を示す図、第４図は
別の実施例の８ビツトシフト回路を示す図、第５
図は第４図を変形した別の実施例の８ビツトシフ
ト回路を示す図である。 Q1，Q2，…，Q48…MOSトランスフアゲート、
ａ，ｂ，…，ｈ…入力データ、a′，b′，…，h′…
出力データ、n0，n1，n2，n3，n4，1，2，4…
シフト量制御信号。
Claims (1)
- １ それぞれ異なる導電チヤネルの２個のMOS
トランスフアゲートの入力端を接続してセレクタ
基本回路とし、この基本回路を入力データのビツ
ト数だけ並置し、上記基本回路のMOSトランス
フアゲートの制御ゲートにシフト量制御信号であ
るバイナリコード信号の１桁分の制御線を接続し
て１つの回路グループとし、この回路グループを
所望のシフト量2nに対応する数ｎだけ複数個縦続
接続し、前段の回路グループのいずれかの基本回
路入力として順次配線接続してなるローテイト機
能を有することを特徴とする多ビツトシフト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030206A JPS57143637A (en) | 1981-03-03 | 1981-03-03 | Multibit shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030206A JPS57143637A (en) | 1981-03-03 | 1981-03-03 | Multibit shift circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143637A JPS57143637A (en) | 1982-09-04 |
| JPH0222409B2 true JPH0222409B2 (ja) | 1990-05-18 |
Family
ID=12297254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56030206A Granted JPS57143637A (en) | 1981-03-03 | 1981-03-03 | Multibit shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143637A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957339A (ja) * | 1982-09-27 | 1984-04-02 | Matsushita Electric Ind Co Ltd | レジスタ制御回路 |
| US4512018A (en) * | 1983-03-08 | 1985-04-16 | Burroughs Corporation | Shifter circuit |
| US4583197A (en) * | 1983-06-30 | 1986-04-15 | International Business Machines Corporation | Multi-stage pass transistor shifter/rotator |
| JPS60140423A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | ビツト・シフト回路 |
| JPS6132139A (ja) * | 1984-07-24 | 1986-02-14 | Nec Corp | 双方向バレルシフト回路 |
| US4931971A (en) * | 1989-01-13 | 1990-06-05 | International Business Machines Corporation | Partial decode shifter/rotator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425133A (en) * | 1977-07-27 | 1979-02-24 | Nec Corp | Data shift device |
-
1981
- 1981-03-03 JP JP56030206A patent/JPS57143637A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425133A (en) * | 1977-07-27 | 1979-02-24 | Nec Corp | Data shift device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143637A (en) | 1982-09-04 |
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