JP2534652B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2534652B2 JP2534652B2 JP60230205A JP23020585A JP2534652B2 JP 2534652 B2 JP2534652 B2 JP 2534652B2 JP 60230205 A JP60230205 A JP 60230205A JP 23020585 A JP23020585 A JP 23020585A JP 2534652 B2 JP2534652 B2 JP 2534652B2
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- JP
- Japan
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- memory
- circuit
- word
- basic element
- selection circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セミ・カスタムLSIの一つであるゲートア
レイ方式の半導体集積回路に関する。
レイ方式の半導体集積回路に関する。
論理LSIを短時間、低価格で少量生産できるセミ・カ
スタムLSIの一種であるゲート・アレイ方式のLSIは有効
な手段である。しかし、通常の論理回路（組み合せ論理
やフリップ・フロップなどの順序回路）をトランジスタ
や抵抗などの基本素子集合により組むことは容易である
が、多数の素子を必要とするメモリ素子を組むには、上
記と同一の基本素子では、半導体チップ内に大きな面積
を必要とするため効率的でないという欠点があった。そ
こで、メモリ素子を、論理回路を組む基本素子とは別の
領域に予め用意しておき、任意のワード・ビット構成を
配線のみで変えられるメモリ付ゲート・アレイと呼ばれ
るLSIが考えられるようになった。
スタムLSIの一種であるゲート・アレイ方式のLSIは有効
な手段である。しかし、通常の論理回路（組み合せ論理
やフリップ・フロップなどの順序回路）をトランジスタ
や抵抗などの基本素子集合により組むことは容易である
が、多数の素子を必要とするメモリ素子を組むには、上
記と同一の基本素子では、半導体チップ内に大きな面積
を必要とするため効率的でないという欠点があった。そ
こで、メモリ素子を、論理回路を組む基本素子とは別の
領域に予め用意しておき、任意のワード・ビット構成を
配線のみで変えられるメモリ付ゲート・アレイと呼ばれ
るLSIが考えられるようになった。
しかし、あるワード・ビット構成を持った複数のメモ
リブロックのいくつか、あるいは全部を選択回路に接続
し、より大きなワード・ビット構成を持ったメモリとし
て使う場合に比べて、個々のメモリブロックを一つ一つ
独立したメモリとして使用する場合では、個々のメモリ
ブロックのアドレス線、データ入出力線、各種コントロ
ール信号線等の総本数が当然多くなる。このように従来
技術としてはメモリからの信号線の総本数がメモリのワ
ード・ビット構成により違うため、信号線が一番多くな
る時のメモリ構成にあわせて、メモリブロックと論理回
路を組む基本素子集合との間に配線領域を取っていた。
リブロックのいくつか、あるいは全部を選択回路に接続
し、より大きなワード・ビット構成を持ったメモリとし
て使う場合に比べて、個々のメモリブロックを一つ一つ
独立したメモリとして使用する場合では、個々のメモリ
ブロックのアドレス線、データ入出力線、各種コントロ
ール信号線等の総本数が当然多くなる。このように従来
技術としてはメモリからの信号線の総本数がメモリのワ
ード・ビット構成により違うため、信号線が一番多くな
る時のメモリ構成にあわせて、メモリブロックと論理回
路を組む基本素子集合との間に配線領域を取っていた。
上述したように従来の技術では、信号線の総本数が一
番多くなる時のメモリ構成にあわせて配線領域を取って
いるため、配線領域をそれ程必要としないメモリ構成で
は配線領域がそのままデッドスペースとなるという欠点
がある。
番多くなる時のメモリ構成にあわせて配線領域を取って
いるため、配線領域をそれ程必要としないメモリ構成で
は配線領域がそのままデッドスペースとなるという欠点
がある。
本発明は、それぞれが予め定められたワード・ビット
構成を有するとともにデータの書き込み・読み出し回路
およびアドレスコード回路を有する複数のメモリブロッ
クが形成されたメモリ部と、複数の基本素子列が形成さ
れた論理ゲート部と、前記メモリ部と前記論理ゲート部
との間に介在し複数の基本素子で構成された選択回路で
あって、これら基本素子間の配線により全体としてのワ
ード・ビット構成を可変にするために設けれたた選択回
路とを有することを特徴とする半導体集積回路。
構成を有するとともにデータの書き込み・読み出し回路
およびアドレスコード回路を有する複数のメモリブロッ
クが形成されたメモリ部と、複数の基本素子列が形成さ
れた論理ゲート部と、前記メモリ部と前記論理ゲート部
との間に介在し複数の基本素子で構成された選択回路で
あって、これら基本素子間の配線により全体としてのワ
ード・ビット構成を可変にするために設けれたた選択回
路とを有することを特徴とする半導体集積回路。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するブロック図であ
る。第１図は半導体チップ100内に書き込み、読み出し
部、アドレスデコーダ部等を有するｍワード×ｎビット
構成のメモリブロック111,112,113,114、論理回路を構
成する基本素子列131,132,133,134および上記のメモリ
ブロック群111〜114のワード・ビット構成より大きなワ
ード・ビット構成として使用するためのメモリブロック
選択回路120より成る。この選択回路は基本素子集合130
と同様の素子群により構成されている。信号線141,142,
143,144は各メモリブロックのアドレス線、データ入出
力線、コントロール信号線等の線群をまとめて示したも
のである。また、信号線150は上記のメモリブロック選
択回路と基本素子集合にて構成される論理回路とを接続
している信号群線である。
る。第１図は半導体チップ100内に書き込み、読み出し
部、アドレスデコーダ部等を有するｍワード×ｎビット
構成のメモリブロック111,112,113,114、論理回路を構
成する基本素子列131,132,133,134および上記のメモリ
ブロック群111〜114のワード・ビット構成より大きなワ
ード・ビット構成として使用するためのメモリブロック
選択回路120より成る。この選択回路は基本素子集合130
と同様の素子群により構成されている。信号線141,142,
143,144は各メモリブロックのアドレス線、データ入出
力線、コントロール信号線等の線群をまとめて示したも
のである。また、信号線150は上記のメモリブロック選
択回路と基本素子集合にて構成される論理回路とを接続
している信号群線である。
第２図は、個々のメモリブロック111〜114の一つをブ
ロック図で示したものである。160はセル部、170はアド
レスデコーダ部、180は入出力部である。190はａビット
のアドレス入力（AD）、200は制御信号（CONT）、210は
ｎビットのデータ入出力線（MD）である。
ロック図で示したものである。160はセル部、170はアド
レスデコーダ部、180は入出力部である。190はａビット
のアドレス入力（AD）、200は制御信号（CONT）、210は
ｎビットのデータ入出力線（MD）である。
第１図のように結線することにより、例えば個々のメ
モリブロックがｍワード×ｎビットの構成ならば（ｍ×
４）ワード×ｎビットのメモリとして使用することがで
きる。
モリブロックがｍワード×ｎビットの構成ならば（ｍ×
４）ワード×ｎビットのメモリとして使用することがで
きる。
第３図は、選択回路120の具体例である。選択信号31
1,312は、301,302,303,304のセレクタS1〜S4のどれか一
つを選択するための信号であり、その状態により、デー
タ入出力信号210はメモリブロックM1〜M4のどれか１つ
にアクセスすることができる。同様に制御信号200も選
択信号311,312によりアクセスするメモリブロックが変
わる。
1,312は、301,302,303,304のセレクタS1〜S4のどれか一
つを選択するための信号であり、その状態により、デー
タ入出力信号210はメモリブロックM1〜M4のどれか１つ
にアクセスすることができる。同様に制御信号200も選
択信号311,312によりアクセスするメモリブロックが変
わる。
第４図は、セレクタS1〜S4を相補型電界効果トランジ
スタの伝達ゲートスイッチにより構成した具体的回路例
である。図では４ビットのデータ入出力線が示されてい
る。
スタの伝達ゲートスイッチにより構成した具体的回路例
である。図では４ビットのデータ入出力線が示されてい
る。
第５図は、第１図のように個々のメモリブロックのワ
ード・ビット構成より大きな構成でメモリを使用する際
の選択回路を構成しないため、未使用の素子列120上を
配線領域として使用した例である。論理回路を組んだ基
本素子集合130と接続する信号線群141,142,143,144は、
第１図の時の150として示された、第２図および第３図
の190,200,210,311,312の各信号群より多いことは明ら
かである。従って配線領域としては大きな面積を必要と
するが、素子列120の上を配線領域として使用している
ため余分な面積は増加しないことが分る。
ード・ビット構成より大きな構成でメモリを使用する際
の選択回路を構成しないため、未使用の素子列120上を
配線領域として使用した例である。論理回路を組んだ基
本素子集合130と接続する信号線群141,142,143,144は、
第１図の時の150として示された、第２図および第３図
の190,200,210,311,312の各信号群より多いことは明ら
かである。従って配線領域としては大きな面積を必要と
するが、素子列120の上を配線領域として使用している
ため余分な面積は増加しないことが分る。
第６図は、上述したメモリブロック選択回路を構成す
る時の素子列120を基本素子集合130内の素子列131〜134
とまったく同様に扱って、論理回路を組んだ例である。
信号線群141〜144がそれ程配線領域を必要としない接続
方法が取れる場合に有効な例であり、論理回路を構成で
きる素子数が効果的に増加していることが分る。
る時の素子列120を基本素子集合130内の素子列131〜134
とまったく同様に扱って、論理回路を組んだ例である。
信号線群141〜144がそれ程配線領域を必要としない接続
方法が取れる場合に有効な例であり、論理回路を構成で
きる素子数が効果的に増加していることが分る。
以上説明したように本発明は、配線層により任意のワ
ード・ビット構成を選択できるメモリブロックと論理回
路を構成する基本素子集合とを有するゲート・アレイ方
式のLSIにおいて、複数のメモリブロックと基本素子集
合との間に、基本素子と同様の素子群を置くことによ
り、個々のメモリブロックより大きなワード・ビット構
成を持ったメモリを構成する選択回路を作ること、およ
びこの選択回路の一部あるいは全部を使用しない時に上
述の素子群を配線領域として使用すること、および素子
群を論理回路を組むための基本素子集合の一部として使
用することが可能になり、特別な配線領域の増加なくし
てメモリの任意のワード・ビット構成に対応できる効果
がある。
ード・ビット構成を選択できるメモリブロックと論理回
路を構成する基本素子集合とを有するゲート・アレイ方
式のLSIにおいて、複数のメモリブロックと基本素子集
合との間に、基本素子と同様の素子群を置くことによ
り、個々のメモリブロックより大きなワード・ビット構
成を持ったメモリを構成する選択回路を作ること、およ
びこの選択回路の一部あるいは全部を使用しない時に上
述の素子群を配線領域として使用すること、および素子
群を論理回路を組むための基本素子集合の一部として使
用することが可能になり、特別な配線領域の増加なくし
てメモリの任意のワード・ビット構成に対応できる効果
がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図はメモリブロックのブロック図、第３図はメモリブロ
ック選択回路の具体的回路例を示す図、第４図はセレク
タ回路の具体例、第５図は本発明の第２の実施例を示す
ブロック図、第６図は本発明の第３の実施例で示すブロ
ック図である。 110〜114……メモリブロック、130〜134……基本素子集
合、120……選択回路を構成するための素子群、141〜14
4,150……メモリ入出力信号線、190〜194……メモリの
アドレス入力、200〜204……メモリの制御信号、210〜2
14……メモリの入出力データ、300〜304……セレクタ、
311,312……選択信号。
図はメモリブロックのブロック図、第３図はメモリブロ
ック選択回路の具体的回路例を示す図、第４図はセレク
タ回路の具体例、第５図は本発明の第２の実施例を示す
ブロック図、第６図は本発明の第３の実施例で示すブロ
ック図である。 110〜114……メモリブロック、130〜134……基本素子集
合、120……選択回路を構成するための素子群、141〜14
4,150……メモリ入出力信号線、190〜194……メモリの
アドレス入力、200〜204……メモリの制御信号、210〜2
14……メモリの入出力データ、300〜304……セレクタ、
311,312……選択信号。
Claims (1)
- 【請求項１】それぞれが予め定められたワード・ビット
構成を有するとともにデータの書き込み・読み出し回路
およびアドレスコード回路を有する複数のメモリブロッ
クが形成されたメモリ部と、複数の基本素子列が形成さ
れた論理ゲート部と、前記メモリ部と前記論理ゲート部
との間に介在し前記論理ゲート部の基本素子と同様の複
数の基本素子により構成された選択回路であって、これ
ら基本素子間の配線により前記メモリ部のワード・ビッ
ト構成を可変にするために設けられた選択回路とを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230205A JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230205A JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288336A JPS6288336A (ja) | 1987-04-22 |
| JP2534652B2 true JP2534652B2 (ja) | 1996-09-18 |
Family
ID=16904221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230205A Expired - Lifetime JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534652B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812903B2 (ja) * | 1987-10-19 | 1996-02-07 | 三菱電機株式会社 | ゲートアレイ集積回路 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| JPH05267626A (ja) * | 1992-01-24 | 1993-10-15 | Toshiba Corp | ゲートアレイ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS6025251A (ja) * | 1983-07-20 | 1985-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1985
- 1985-10-15 JP JP60230205A patent/JP2534652B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6288336A (ja) | 1987-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |