JPS58212149A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS58212149A JPS58212149A JP9482482A JP9482482A JPS58212149A JP S58212149 A JPS58212149 A JP S58212149A JP 9482482 A JP9482482 A JP 9482482A JP 9482482 A JP9482482 A JP 9482482A JP S58212149 A JPS58212149 A JP S58212149A
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- 230000006386 memory function Effects 0.000 claims abstract description 15
- 239000000203 mixture Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920000057 Mannan Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、論理機能回路と記憶機能回路が混在する集積
回路装置に関し、特にマスタ・スライス方式の集積回路
装置に関する。
回路装置に関し、特にマスタ・スライス方式の集積回路
装置に関する。
従来技術
従来の集積回路装置で、論理機能回路と記憶機能回路が
混在する例としては、各種マイクロプロセッサ（日経エ
レクトロニクス゛８１．４．８１号Ｐ、１４８〜Ｐ、１
５８参照）、ロジック、イン、メモリ素子（同上’？９
．１２．１４号 Ｐ、 １０４〜Ｐ、１８０）、１万ゲ
−）ＬＳＩプロセッサ（同上”８１．６．２２号Ｐ、
２．０５〜Ｐ、９２５）などがある。これらは、いずれ
も個別設計により作られた、いわゆる非マスタ・スライ
ス方式のものである。
混在する例としては、各種マイクロプロセッサ（日経エ
レクトロニクス゛８１．４．８１号Ｐ、１４８〜Ｐ、１
５８参照）、ロジック、イン、メモリ素子（同上’？９
．１２．１４号 Ｐ、 １０４〜Ｐ、１８０）、１万ゲ
−）ＬＳＩプロセッサ（同上”８１．６．２２号Ｐ、
２．０５〜Ｐ、９２５）などがある。これらは、いずれ
も個別設計により作られた、いわゆる非マスタ・スライ
ス方式のものである。
また、論理部をマスク・スライス方式とし、記憶部は特
定の容量をもつレジスタ・ファイル、几ＡＭ／几ＯＭに
より構成された例もある。
定の容量をもつレジスタ・ファイル、几ＡＭ／几ＯＭに
より構成された例もある。
非マスタ・スライスの場合は、論理規模、記憶容量と本
あらかじめ定めて個別設計するため、集積回路装置とし
ての実装効率の向上がはかれ、集積回路装置製造時の歩
留りを左右するチップサイズを極力小さくすることが可
能な利点がある。
あらかじめ定めて個別設計するため、集積回路装置とし
ての実装効率の向上がはかれ、集積回路装置製造時の歩
留りを左右するチップサイズを極力小さくすることが可
能な利点がある。
一方、マスク・スライスの場合には、トランジスタ、抵
抗等の回路要素を設けた下地層（拡散層）を、論理機能
回路領域と記憶機能回路領域とに分離した形でマスクを
一種つくる。このマスクに対し、論理機能領域での配線
層のパターンを変化させて各種の論理機能をもたせる。
抗等の回路要素を設けた下地層（拡散層）を、論理機能
回路領域と記憶機能回路領域とに分離した形でマスクを
一種つくる。このマスクに対し、論理機能領域での配線
層のパターンを変化させて各種の論理機能をもたせる。
同様に１記憶機能領域はワード数、ビット数を選択して
記憶容量を決定する。この様にマスク・スライスの場合
は、マスクとなる下地に対し、配線層を変えること罠よ
り、広汎な種類の集積回路装置を設計・製造することが
できる。したがって、集積回路装置１品種当りの設計工
数の低減がはかれ、少量多品種となる場合には、大きな
利点となる。ただマスク・スライスの場合には、下地層
に設けられた回路要素をすべて使用することはまれで、
非マスタ・スライスの場合より集積効率の低下する欠点
がある。
記憶容量を決定する。この様にマスク・スライスの場合
は、マスクとなる下地に対し、配線層を変えること罠よ
り、広汎な種類の集積回路装置を設計・製造することが
できる。したがって、集積回路装置１品種当りの設計工
数の低減がはかれ、少量多品種となる場合には、大きな
利点となる。ただマスク・スライスの場合には、下地層
に設けられた回路要素をすべて使用することはまれで、
非マスタ・スライスの場合より集積効率の低下する欠点
がある。
発明の目的および総括的説明
前述のように、論理機能回路と記憶機能回路の混在する
マスク・スライス構成の集積回路装置においては、マス
クとなる下地層に論理機能回路用の回路要素と記憶機能
回路用の回路要素とをそれぞれ予め決めた独立した領域
に設ける。この場合、論理機能回路数と、記憶機能回路
数の最大値は、下地層の各領域に設けられた回路要素数
により一意的に決まる。そして、マスクに対する配線層
は個別に設計し、何種かの異なった集積回路装置を設計
・製造することになる。しかし実際には、品種ごとに論
理規模、記憶容量は異なるので、マスクを一種とした場
合、品種によっては下地層に設けられた論理機能回路用
の回路要素、および／または記憶機能回路用回路素子に
余分な部分が生じ、その結果、集積回路装置の実装効率
が低下する。
マスク・スライス構成の集積回路装置においては、マス
クとなる下地層に論理機能回路用の回路要素と記憶機能
回路用の回路要素とをそれぞれ予め決めた独立した領域
に設ける。この場合、論理機能回路数と、記憶機能回路
数の最大値は、下地層の各領域に設けられた回路要素数
により一意的に決まる。そして、マスクに対する配線層
は個別に設計し、何種かの異なった集積回路装置を設計
・製造することになる。しかし実際には、品種ごとに論
理規模、記憶容量は異なるので、マスクを一種とした場
合、品種によっては下地層に設けられた論理機能回路用
の回路要素、および／または記憶機能回路用回路素子に
余分な部分が生じ、その結果、集積回路装置の実装効率
が低下する。
記憶機能用回路素子はその配列構成に規則性が ゛
あり、非常に集積度が高い。このため、記憶機能回路用
の回路素子の余分となったものを利用すれば、その効果
は大きい。
あり、非常に集積度が高い。このため、記憶機能回路用
の回路素子の余分となったものを利用すれば、その効果
は大きい。
したがって本発明の目的は、マスクの記憶機能回路用領
域の余分となった部分にある回路素子を利用して論理機
能回路、Ｉ′を構成することに′より、実装効率を向上
した集積回路装置を提供することにある。
域の余分となった部分にある回路素子を利用して論理機
能回路、Ｉ′を構成することに′より、実装効率を向上
した集積回路装置を提供することにある。
具体的な例として、Ｃ−ＭＯ８Ｌ８ｉ の場合をとりあ
げて本発明の詳細な説明する。記憶回路の基本単位とな
るクリップ・７０ツブ回路の一例を示すと、第１図（α
）に示す様に１ビット当り、Ｐ−ＭＯＳ）ランジスタと
Ｎ−ＭＯＳ）ランジスタ、各々８個づつで回路が構成さ
れる。もしこの６個のトランジスタが記憶回路として利
用されない場合、本発明ではこれらトランジスタの配線
を変えて、例えば第１図（ｈ）に示す様な３人力ＮＡＮ
Ｄゲ−）１個を構成する。すなわち、記憶機能としての
１ビット分を論理機能としての８人力ＮＡＮＤゲー）１
個に置き換えて活用する。
げて本発明の詳細な説明する。記憶回路の基本単位とな
るクリップ・７０ツブ回路の一例を示すと、第１図（α
）に示す様に１ビット当り、Ｐ−ＭＯＳ）ランジスタと
Ｎ−ＭＯＳ）ランジスタ、各々８個づつで回路が構成さ
れる。もしこの６個のトランジスタが記憶回路として利
用されない場合、本発明ではこれらトランジスタの配線
を変えて、例えば第１図（ｈ）に示す様な３人力ＮＡＮ
Ｄゲ−）１個を構成する。すなわち、記憶機能としての
１ビット分を論理機能としての８人力ＮＡＮＤゲー）１
個に置き換えて活用する。
発明の実施例
第２図ないし第６図によって、本発明の一実施例を説明
する。
する。
第２図は論理機能回路と記憶機能回路を混在した一般的
な集積回路装置のチップの平面構成を概念的に示したも
のであり、マスク・スライスの論理部１１記憶部（几Ａ
Ｍ／几ＯＭ部）２、人出力バツファ群８、及びボンディ
ング・パッド部４等から構成される。
な集積回路装置のチップの平面構成を概念的に示したも
のであり、マスク・スライスの論理部１１記憶部（几Ａ
Ｍ／几ＯＭ部）２、人出力バツファ群８、及びボンディ
ング・パッド部４等から構成される。
論理部１の部分拡大図を第３図に示す。この図でわかる
様に、論理部ｌは下地層に形成されたセル５と、下地上
の配線層に形成された横方向配線６および縦方向配置７
から成っている。一般には、横方向配線６はアルミニウ
ム配線の第一層、縦方向配線は第二層で実現する。（な
お、第８図は実配線状態を示しているわけではない。）
次に、記憶部２について第４図により説明する。
様に、論理部ｌは下地層に形成されたセル５と、下地上
の配線層に形成された横方向配線６および縦方向配置７
から成っている。一般には、横方向配線６はアルミニウ
ム配線の第一層、縦方向配線は第二層で実現する。（な
お、第８図は実配線状態を示しているわけではない。）
次に、記憶部２について第４図により説明する。
第４図（α）は記憶部２の機能ブロック図であり、ライ
ト・アドレス部１００とリード・アドレス部１０１から
メモリーセル１０２ｏ”−１０２ｗ−０がアクセスされ
ることを示す（ルビット、ｍワードの場合）。
ト・アドレス部１００とリード・アドレス部１０１から
メモリーセル１０２ｏ”−１０２ｗ−０がアクセスされ
ることを示す（ルビット、ｍワードの場合）。
第４図（ｂ）は、同図（α）の機能をチップの上で実現
した場合のセルのレイアウトの概略図を示す。同図１０
はライト・アドレスセル（１００）、１１はリード・ア
ドレスセル゛（１０１）を示し、１２〜１５がメモリー
セル部（１０２゜〜１０２ニー１）にあたる１，１２が
データ人力バッファセル、１８がフリップシロップセル
、１４が付加論理セル、１５はドライバーセルである。
した場合のセルのレイアウトの概略図を示す。同図１０
はライト・アドレスセル（１００）、１１はリード・ア
ドレスセル゛（１０１）を示し、１２〜１５がメモリー
セル部（１０２゜〜１０２ニー１）にあたる１，１２が
データ人力バッファセル、１８がフリップシロップセル
、１４が付加論理セル、１５はドライバーセルである。
本図からも明らかな様に記憶部２は規則正しく構成され
ており、回路素子も高密度に配されている。
ており、回路素子も高密度に配されている。
本発明によれば、前述のような記憶部に余分なところが
できた場合に、これを論理部に置き換える。その具体例
を第５図（α）と（ｂ）Ｋ示す。
できた場合に、これを論理部に置き換える。その具体例
を第５図（α）と（ｂ）Ｋ示す。
第５図（−）は第４図（ｂ）と同じ図で、符号１０−１
５も第４図（ａ）と同じ意味をもつ。第５図（α）の下
位数ピッ）（Ａ部）を記憶部として使用しない場合、本
発明にあってはＡ部を例えば第５図＜ｂ＞の様な構成に
して論理回路として利用するわけである。すなわち、第
５図（ｈ）では余分となったＡ部のビット列のうち、−
列おきに回路要素領域を活性領域としては使用せず配線
領域１７に置き換える一方、残りの回路要素領域はメモ
リーセルとして使用する場合とは配線形態を変えて論理
セル１６を構成する。この場合下地層の回路要声そのも
のの構成は変化しない。メモリーセルラー理セルに置き
換える方法としては、第１図によって述べた様に７リツ
プ・フロップの配線を変更して、８人力ＮＡＮＤゲート
を構成するという具合である。
５も第４図（ａ）と同じ意味をもつ。第５図（α）の下
位数ピッ）（Ａ部）を記憶部として使用しない場合、本
発明にあってはＡ部を例えば第５図＜ｂ＞の様な構成に
して論理回路として利用するわけである。すなわち、第
５図（ｈ）では余分となったＡ部のビット列のうち、−
列おきに回路要素領域を活性領域としては使用せず配線
領域１７に置き換える一方、残りの回路要素領域はメモ
リーセルとして使用する場合とは配線形態を変えて論理
セル１６を構成する。この場合下地層の回路要声そのも
のの構成は変化しない。メモリーセルラー理セルに置き
換える方法としては、第１図によって述べた様に７リツ
プ・フロップの配線を変更して、８人力ＮＡＮＤゲート
を構成するという具合である。
この・ようにして実現された、本発明による集積回路装
置のチップは平面構成の概念図を第６図に示す。図示の
ように、本発明によれば同一のマスクに対し、記憶部の
一部を擬似論理マスクに置き換えられる。第６図の例で
は、第−論理マスク部２０と第二論理マスタ部２１のう
ち、第二論理マスタ部ｚ１が記憶回路部を論理回路部に
置き換えた部分である。この様な方式を用いることによ
り記憶容量を少ししか使用しない場合には、論理回路数
を増やして集積回路装置としての実装効率は高くするこ
とができる。
置のチップは平面構成の概念図を第６図に示す。図示の
ように、本発明によれば同一のマスクに対し、記憶部の
一部を擬似論理マスクに置き換えられる。第６図の例で
は、第−論理マスク部２０と第二論理マスタ部２１のう
ち、第二論理マスタ部ｚ１が記憶回路部を論理回路部に
置き換えた部分である。この様な方式を用いることによ
り記憶容量を少ししか使用しない場合には、論理回路数
を増やして集積回路装置としての実装効率は高くするこ
とができる。
なお、前記のように記憶部の一部を配線変更によって論
理部に置き換えるのは、回路の配置・配線等をコンピュ
ータで処理する場合にそのアルゴリズムが多少複雑には
なるが、集積回路装置の集積度の向上という観点からす
れば、大きな利点共が得られる。 ：：・１： 発明の効果 以上に詳述したように、本発明によれば、一種のマスク
から様々な論理規模、様々な記憶容量の集積回路装置を
実装効率よく設計・製造できる。
理部に置き換えるのは、回路の配置・配線等をコンピュ
ータで処理する場合にそのアルゴリズムが多少複雑には
なるが、集積回路装置の集積度の向上という観点からす
れば、大きな利点共が得られる。 ：：・１： 発明の効果 以上に詳述したように、本発明によれば、一種のマスク
から様々な論理規模、様々な記憶容量の集積回路装置を
実装効率よく設計・製造できる。
また、同一のマスタに対して任意に記憶容量を選択夫得
て、それＫよって論理回路数の許容数を変化できるとい
うことは、集積回路装置の設計に融通性をもたせること
ができる。
て、それＫよって論理回路数の許容数を変化できるとい
うことは、集積回路装置の設計に融通性をもたせること
ができる。
第１図（α）および（ｂ）は同一の回路要素で構成され
るフリップフロップ回路と８人力ＮＡＮＤゲートを示す
回路図、第８図はマスク・スライス方式の集積回路装置
のチップの一般的な平面構成を概念的に示す図、第８図
は第２図中の論理部の部分拡大図、第４図（−）および
（ｂ）は第２図中の記憶部の機能ブロック図およびレイ
アウト概略図、第５図（α）はマスク上の記憶部のレイ
アウト概略図、第５図（ｂ）は第５図（α）に示す記憶
部の一部を論理部に変更するときのレイアウト概略図、
第６図は本発明によるマスク・スライス方式集積回路装
置のチップの平面構成の一例を示す概念図である。 １・・・論理部、２・・・記憶部、５・・・論理セル、
１３３・・・フリップフロップセル、１６・・・論理セ
ル、１７・・・配線領域、２０・・・第−論理部、ｚｌ
・・・第二論理部、ｚ２・・・記憶部。 代理人 弁理士 薄 １） 利 幸第１図 ヒ す・ 第２図 第３図 第４図 ′ｍワード 手続補正書（方式） 昭和５７年特許願第 ９４８２１ 号発明の名称
集積回路装置 補正をする者 ・ｌｌｉ’ｌとσ珊ＩＩｔ 特許出願人１Ｆ ＋
’ｎ 〒１００東京都千代田区丸の内−口」５静
１号ン： ＋！ＩＣ５Ｉ Ｑ ’株式会１１
日 立 製 作 所代 表 名 三：、１月
勝 茂代 理 人
−Ｆ＋ｌｆ正の内容 明細書第９頁第９行、「・・・示す図、」とある次に、
「第２図は一般的゛な集積回路装置のチップの平面構成
を示す概念図、」を加入する。 以上 ・：１
るフリップフロップ回路と８人力ＮＡＮＤゲートを示す
回路図、第８図はマスク・スライス方式の集積回路装置
のチップの一般的な平面構成を概念的に示す図、第８図
は第２図中の論理部の部分拡大図、第４図（−）および
（ｂ）は第２図中の記憶部の機能ブロック図およびレイ
アウト概略図、第５図（α）はマスク上の記憶部のレイ
アウト概略図、第５図（ｂ）は第５図（α）に示す記憶
部の一部を論理部に変更するときのレイアウト概略図、
第６図は本発明によるマスク・スライス方式集積回路装
置のチップの平面構成の一例を示す概念図である。 １・・・論理部、２・・・記憶部、５・・・論理セル、
１３３・・・フリップフロップセル、１６・・・論理セ
ル、１７・・・配線領域、２０・・・第−論理部、ｚｌ
・・・第二論理部、ｚ２・・・記憶部。 代理人 弁理士 薄 １） 利 幸第１図 ヒ す・ 第２図 第３図 第４図 ′ｍワード 手続補正書（方式） 昭和５７年特許願第 ９４８２１ 号発明の名称
集積回路装置 補正をする者 ・ｌｌｉ’ｌとσ珊ＩＩｔ 特許出願人１Ｆ ＋
’ｎ 〒１００東京都千代田区丸の内−口」５静
１号ン： ＋！ＩＣ５Ｉ Ｑ ’株式会１１
日 立 製 作 所代 表 名 三：、１月
勝 茂代 理 人
−Ｆ＋ｌｆ正の内容 明細書第９頁第９行、「・・・示す図、」とある次に、
「第２図は一般的゛な集積回路装置のチップの平面構成
を示す概念図、」を加入する。 以上 ・：１
Claims (1)
- （１）論理機能回路用の多数の回路要素を予め決められ
た１つ以上の第１の領域に形成し、かつ記憶機能回路用
の多数の回路要素を他の予め決められた１つ以上の第２
の領域に形成した下地層と、この下地層上の回路要素の
相互間および外部との配線を形成した配線層とを具備し
１．論理機能回路と記憶機能回路とを混在させて実装し
て成るマスク・スライス方式の集積回路装置において、
前記第２の領域に形成された回路要素の一部を前記配線
層によって論理機能回路を構成するように配線したこと
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9482482A JPS58212149A (ja) | 1982-06-04 | 1982-06-04 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9482482A JPS58212149A (ja) | 1982-06-04 | 1982-06-04 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58212149A true JPS58212149A (ja) | 1983-12-09 |
Family
ID=14120797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9482482A Pending JPS58212149A (ja) | 1982-06-04 | 1982-06-04 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212149A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS60134438A (ja) * | 1983-12-22 | 1985-07-17 | Nippon Telegr & Teleph Corp <Ntt> | モノリシツク論理機能セルアレイ半導体装置 |
| JPS6132442A (ja) * | 1984-07-25 | 1986-02-15 | Nec Corp | ゲ−トアレイ大規模集積回路 |
| JPS6265439A (ja) * | 1985-09-18 | 1987-03-24 | Fujitsu Ltd | ゲ−トアレイ型半導体集積回路 |
| JPS6288336A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 半導体集積回路 |
| JPS6448445A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Semiconductor integrated circuit device having logic macro and ram macro |
| JPH03225956A (ja) * | 1990-01-31 | 1991-10-04 | Nec Corp | 全面素子形成型ゲートアレイ |
-
1982
- 1982-06-04 JP JP9482482A patent/JPS58212149A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS60134438A (ja) * | 1983-12-22 | 1985-07-17 | Nippon Telegr & Teleph Corp <Ntt> | モノリシツク論理機能セルアレイ半導体装置 |
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| JPS6448445A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Semiconductor integrated circuit device having logic macro and ram macro |
| JPH03225956A (ja) * | 1990-01-31 | 1991-10-04 | Nec Corp | 全面素子形成型ゲートアレイ |
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